專利名稱：電路模塊上提供時(shí)鐘信號(hào)與多電路單元之拓?fù)涞闹谱鞣椒?br> 技術(shù)領(lǐng)域：
本案系關(guān)于一種在電路模塊上用以提供時(shí)鐘信號(hào)至多電路單元之拓?fù)?，特別是關(guān)于一種適合用來(lái)分配時(shí)鐘信號(hào)至位于內(nèi)存模塊上的多內(nèi)存芯片之拓?fù)洹?br> 背景技術(shù)：
第4圖中系顯示一種用以提供時(shí)鐘信號(hào)至多內(nèi)存芯片之現(xiàn)行的時(shí)鐘拓?fù)?，?圖中所示之時(shí)鐘拓?fù)湎涤诂F(xiàn)行的DDR1與DDR2內(nèi)存模塊中執(zhí)行。
現(xiàn)行的內(nèi)存模塊包含一具有多個(gè)邊緣連接器12的電路板10，其中一個(gè)邊緣連接器系為一時(shí)鐘輸入12a，電路板10可用邊緣連接器而被插入至在母板上所提供相匹配的插接連接器，如此時(shí)鐘輸入12a可被連接至一外部的時(shí)鐘線，使得可再時(shí)鐘輸入12a上接收一外部的時(shí)鐘訊號(hào)。
多內(nèi)存芯片20a至20i系被提供在內(nèi)存模塊電路板10上，另外，以PLL芯片形式的相位鎖定回路單元22(PLL單元)亦被提供在該電路板10上。PLL 22的PLL時(shí)鐘輸入系被連接至該時(shí)鐘輸入12a，而PLL回饋回路24則被連接在PLL回饋回路輸出與PLL單元的PLL回饋回路輸入之間。再者，PLL單元22系包含多個(gè)PLL時(shí)鐘輸出，每個(gè)時(shí)鐘輸出系藉由對(duì)應(yīng)的時(shí)鐘線26而被連接至一個(gè)或是多個(gè)內(nèi)存芯片，該等時(shí)鐘線26則被連接至各自的內(nèi)存芯片20a至20i的內(nèi)存芯片時(shí)鐘輸入。
PLL單元22基于透過(guò)時(shí)鐘輸入12a所接收的外部時(shí)鐘信號(hào)而藉由時(shí)鐘線26來(lái)提供一內(nèi)部時(shí)鐘信號(hào)至內(nèi)存芯片20a至20i。在此種理想的實(shí)例中，PLL單元22提供具有零相移的內(nèi)部時(shí)鐘信號(hào)給在內(nèi)存模塊上所有的內(nèi)存芯片20a至20i，其中的內(nèi)存模塊系可以做為一種DIMM模塊來(lái)實(shí)施。此外，在此理想實(shí)例中，PLL單元22可提供從PLL時(shí)鐘信號(hào)至各自的內(nèi)存芯片(亦即DRAM芯片)時(shí)鐘輸入28之零延遲。
第一圖中所示的拓?fù)洌渚哂袃蓚€(gè)主要的缺點(diǎn)。第一個(gè)缺點(diǎn)是所有的時(shí)鐘線26(亦即所有的時(shí)鐘追蹤)必須與最長(zhǎng)時(shí)鐘線的長(zhǎng)度相匹配，使得由線路長(zhǎng)度所提供的延遲可由相應(yīng)地適應(yīng)PLL回饋回路24的長(zhǎng)度而被補(bǔ)償。因此，就必須使鄰近于PLL芯片22的時(shí)鐘追蹤26具有“迂回曲折(meander)”或是“彎彎曲曲(serpentine)”的架構(gòu)，如第4圖中所示。此種架構(gòu)占據(jù)了印刷電路板10許多的面積，因此，在大部分的實(shí)例中，時(shí)鐘信號(hào)路由(routing)需要多層印刷電路板的一分開(kāi)的層。再者，當(dāng)與利用較短的時(shí)鐘追蹤可獲致的效能相比較時(shí)，將所有時(shí)鐘追蹤的長(zhǎng)度匹配于最長(zhǎng)的一個(gè)會(huì)導(dǎo)致較差的性能。
第一圖中所示的時(shí)鐘追蹤拓鋪之另一個(gè)主要缺點(diǎn)為，針對(duì)內(nèi)存應(yīng)用所設(shè)計(jì)之大部分現(xiàn)行的PLL芯片具有10個(gè)時(shí)鐘輸出，亦即如果有差動(dòng)信號(hào)傳輸(differential signal transmission)時(shí)則有10對(duì)的時(shí)鐘輸出。如果內(nèi)存模塊具有36個(gè)內(nèi)存芯片(與1個(gè)或是2個(gè)內(nèi)存緩存器)時(shí)，其負(fù)載會(huì)是每個(gè)PLL時(shí)鐘輸出4個(gè)DRAM芯片。如此會(huì)降低在高頻時(shí)的跳越率(slew rate)，使得在大于166MHz頻率上的運(yùn)轉(zhuǎn)出現(xiàn)問(wèn)題。而具有18至20對(duì)時(shí)鐘輸入的PLL芯片，原則上可以解決此等問(wèn)題，但是，不幸的是，市面上并不存在此類的PLL芯片，另外，利用具有18到20對(duì)的時(shí)鐘輸出會(huì)增加關(guān)于上述追蹤長(zhǎng)度的問(wèn)題。

發(fā)明內(nèi)容
本案的目的是提供一種電路模塊，其具有用以提供時(shí)鐘信號(hào)至電路模塊上多電路單元之拓?fù)洌?dāng)與習(xí)知技術(shù)領(lǐng)域解決方式相比較時(shí)，其可容許增加的時(shí)鐘頻率。
此目的可透過(guò)根據(jù)權(quán)利要求第1項(xiàng)的電路模塊而達(dá)成。
本案所提供的電路模塊，其包含一電路板；位于該電路板上的多個(gè)電路單元；至少一時(shí)鐘輸入，其位于該電路板上，用以接收一外部時(shí)鐘信號(hào)；一第一相位鎖定回路單元(PLL單元)，其位于該電路板上，用以基于該外部時(shí)鐘信號(hào)來(lái)提供一內(nèi)部時(shí)鐘信號(hào)給至少第一個(gè)該電路單元；一第二相位鎖定回路單元，其位于該電路板上，用以基于該外部時(shí)鐘信號(hào)來(lái)提供一內(nèi)部時(shí)鐘信號(hào)給至少第二個(gè)該電路單元。
本案系建立在上述與習(xí)知技術(shù)領(lǐng)域解決方式相關(guān)聯(lián)的問(wèn)題可藉由使用每個(gè)模塊多于一個(gè)PLL單元而被解決或是減低之發(fā)現(xiàn)上。透過(guò)多PLL單元之使用，可減少在PLL單元與各自的電路單元間的線路長(zhǎng)度，此外，當(dāng)利用具有10個(gè)PLL時(shí)鐘輸出的現(xiàn)行PLL芯片(舉例而言)，可減少各個(gè)PLL時(shí)鐘輸出的負(fù)載。
在本案的較佳實(shí)施例中，電路模塊系為一內(nèi)存模塊，例如DIMM模塊，而該電路模塊為內(nèi)存芯片，例如DRAM芯片。
根據(jù)本案，復(fù)數(shù)個(gè)PLL單元的PLL時(shí)鐘輸入可被連接至內(nèi)存模塊板上相同的時(shí)鐘輸入，或是內(nèi)存模塊板上不同的時(shí)鐘輸入。每一個(gè)PLL單元可與個(gè)別的回饋回路相關(guān)聯(lián)?？晒┻x擇地，共享的回饋回路系為了兩個(gè)或是多個(gè)PLL單元而準(zhǔn)備，因?yàn)閮?nèi)部的時(shí)鐘信號(hào)系藉由一個(gè)PLL單元而被輸出至共享回饋回路上，而回饋回路系分支成多路回饋回路分支，透過(guò)各自的回饋回路分支所傳輸?shù)臅r(shí)鐘信號(hào)之各自的版本系被兩個(gè)或是多個(gè)PLL單元所接收。


接下來(lái)，本案的較佳實(shí)施例系參考所附圖標(biāo)來(lái)進(jìn)一步說(shuō)明。在不同的圖標(biāo)中，互相對(duì)應(yīng)的組件系以相同的參考數(shù)字表示，其中省略相同組件重復(fù)的說(shuō)明。
第1A圖與第1B圖系顯示根據(jù)本案內(nèi)存模塊的第一個(gè)較佳實(shí)施例；第2A圖與第2B圖系顯示根據(jù)本案內(nèi)存模塊的第二個(gè)較佳實(shí)施例；第3A圖與第3B圖系顯示根據(jù)本案內(nèi)存模塊的第三個(gè)較佳實(shí)施例；以及第4圖系顯示習(xí)用的內(nèi)存模塊。
具體實(shí)施例方式
如第1A圖中所示，根據(jù)本案第一個(gè)較佳實(shí)施例的內(nèi)存模塊包含一模塊電路板50a，在該模塊電路板50a的一表面上提供了多個(gè)電路芯片20a至20i，為了表明內(nèi)存芯片的對(duì)應(yīng)數(shù)字也可被設(shè)置在模塊電路板50a的背面上，如第1A圖所示的52a至52i，其偏移于內(nèi)存芯片20a至20i。內(nèi)存芯片20a至20i與52可以是在現(xiàn)行的DDR1與DDR2內(nèi)存拓?fù)渲兴褂玫牧?xí)用DRAM芯片。
第1A圖中所示的內(nèi)存模塊系為DIMM模塊形式，其具有多個(gè)邊緣連接器12，模塊電路板50a適合被插入至母板上相匹配的插接連接器，使得邊緣連接器12可與插接連接器匹配的相似件(counterparts)接觸。如第1A圖中所示，邊緣連接器包含兩個(gè)電路板時(shí)鐘輸入12a與12b。當(dāng)內(nèi)存模塊被插入到母板的匹配插接連接器時(shí)，電路板時(shí)鐘輸入12a與12b系將被耦合至母板上的時(shí)鐘線。
再者，第一PLL單元60與第二PLL單元62系被提供在電路板50a上，第一PLL單元60與第二PLL單元62可藉由具有10個(gè)時(shí)鐘輸出端口之現(xiàn)行的PLL芯片(舉例而言)而形成。當(dāng)?shù)诙LL單元62的PLL時(shí)鐘輸入被連接至?xí)r鐘輸入12b時(shí)，第一PLL單元60的PLL時(shí)鐘輸入則被連接至?xí)r鐘輸入12a。而第一回饋回路64系針對(duì)第一PLL單元60所準(zhǔn)備，并且第二回饋回路66則是為了第二PLL單元62而準(zhǔn)備。
第一PLL單元60各自的PLL時(shí)鐘輸出系藉由時(shí)鐘追蹤70而被連接至內(nèi)存芯片20a、20b、20c與20d的時(shí)鐘輸入28。此外，每個(gè)時(shí)鐘PLL輸出系被連接至兩個(gè)內(nèi)存芯片(也就是，20a與52a、20b與52b等等)的時(shí)鐘輸入。第二PLL單元62各自的時(shí)鐘輸出則藉由相關(guān)的時(shí)鐘追蹤70而被連接至內(nèi)存芯片20e至20i與52e至52i的時(shí)鐘輸入28。
PLL單元60與62透過(guò)時(shí)鐘輸入12a與12b來(lái)接收外部的時(shí)鐘信號(hào)，并且基于該外部的時(shí)鐘信號(hào)來(lái)提供內(nèi)部的時(shí)鐘信號(hào)給內(nèi)存芯片。更清楚的說(shuō)，當(dāng)?shù)诙LL單元62提供內(nèi)部的時(shí)鐘信號(hào)給內(nèi)存芯片20e至20I與52e至52i時(shí)，第一PLL單元60提供該內(nèi)部的時(shí)鐘信號(hào)給內(nèi)存芯片20a至20d與52a至52d。
如第1A圖中所見(jiàn)，當(dāng)與第4圖中所示習(xí)用的模塊追蹤長(zhǎng)度互相比較時(shí)，如第一圖中透過(guò)使用兩個(gè)PLL單元而不是單一的PLL單元，其可降低各自的時(shí)鐘追蹤70的追蹤長(zhǎng)度。
為了可以清楚表示的目的，在本案較佳實(shí)施例中，第1A圖、第2A圖、第3A圖與第4圖中顯示之所有的時(shí)鐘追蹤，由差動(dòng)追蹤所形成之一樣的單一結(jié)束追蹤(single ended traces)將由第1B圖、第2B圖與第3B圖的說(shuō)明而更加清晰。
第2B圖系為第1A圖的內(nèi)存模塊更詳細(xì)的圖標(biāo)，在第2B圖中，時(shí)鐘輸入12a與12b系以差動(dòng)時(shí)鐘輸入顯示。時(shí)鐘輸入12a與12b系透過(guò)各自的第一傳輸線TL1而分別被連接至第一PLL單元60與第二PLL單元62。為了預(yù)防在各自的PLL單元的輸入上的反射，各自的終止電阻器R1系被連接在將時(shí)鐘輸入12a連接至第一PLL單元60與將時(shí)鐘輸入12b連接至第二PLL單元62的傳輸線之差動(dòng)追蹤之間，此等終止電阻器系被提供在鄰近各自的PLL單元。
每個(gè)PLL單元60與62包含一時(shí)鐘輸入CLKin、多個(gè)時(shí)鐘輸出CLKout、一回饋輸入Fbin與一回饋輸出FBout。各自的PLL時(shí)鐘輸入CLKin系分別被連接至傳輸線TL1與TL2，用以接收分別實(shí)施至?xí)r鐘輸入12a與12b的一外部時(shí)鐘信號(hào)。
每個(gè)PLL時(shí)鐘輸出CLKout透過(guò)各自的第二傳輸線TL2與第三傳輸線TL3而被連接至兩個(gè)內(nèi)存芯片。再一次說(shuō)明，終止電阻器R1是為了預(yù)防反射而被提供。在一實(shí)際的應(yīng)用中，第二傳輸線TL2的長(zhǎng)度比第三傳輸線TL3的長(zhǎng)度長(zhǎng)了許多，因此，當(dāng)考慮反射時(shí)，第三傳輸線TL3的長(zhǎng)度可被忽略并且各自的終止電阻器R1可被提供在各自的分支點(diǎn)80之前，其中該分支點(diǎn)80系為終止線TL2劃分為兩個(gè)分開(kāi)的線路TL3之處，而每個(gè)第三傳輸線TL3系被連接至各自的內(nèi)存芯片。
為了能清楚表示的目的，第1B圖僅顯示有關(guān)于PLL單元60的一個(gè)PLL時(shí)鐘輸出至DRAM芯片20a與52a之連接，以及有關(guān)于PLL單元62的一個(gè)PLL時(shí)鐘輸出至DRAM芯片20a與52e之連接。對(duì)于習(xí)知領(lǐng)域的人士來(lái)說(shuō)，其可以清楚的了解每個(gè)PLL單元包含一些PLL時(shí)鐘輸出，其適合用來(lái)提供到內(nèi)存模塊之所有內(nèi)存芯片之連接，其中每個(gè)時(shí)鐘輸出系以上述有關(guān)內(nèi)存芯片20a、52a、20e與52e之方式而被連接至兩個(gè)內(nèi)存芯片。
如第1B圖中所示，當(dāng)?shù)诙仞伝芈?6被連接在第二PLL單元62的回饋回路輸出FBout與回饋回路輸入Fbin之間時(shí)，第一回饋回路64系被連接在PLL單元60的回饋回路輸出Fbout與回饋回路輸入Fbin之間。回饋回路64與66系設(shè)計(jì)來(lái)顯示在各自的PLL單元之回饋回路輸出與回饋回路輸入間的運(yùn)轉(zhuǎn)狀態(tài)，其系類似于在PLL單元的PLL時(shí)鐘輸出與內(nèi)存芯片的時(shí)鐘輸入之間各自的時(shí)鐘追蹤的運(yùn)轉(zhuǎn)狀態(tài)。直至最后，回饋回路系被設(shè)計(jì)為具有類似于時(shí)鐘追蹤的結(jié)構(gòu)，并且包含一各自的第四傳輸線TL4與一各自的終止電阻器R1。第四傳輸線可具有與在PLL單元及內(nèi)存芯片之間的時(shí)鐘追蹤長(zhǎng)度相同的線路長(zhǎng)度。為了考慮兩個(gè)內(nèi)存芯片系被連接至每個(gè)PLL時(shí)鐘輸出的事實(shí)，因而必須在回饋回路中提供另外的電容器C，此等電容器C，除了各自的PLL單元的回饋回路輸入之外，還代表了各自的回饋回路“虛擬的”第二負(fù)載，使得時(shí)鐘追蹤的負(fù)載狀況與回饋回路相等，并且回饋回路系顯示類似于時(shí)鐘追蹤的運(yùn)轉(zhuǎn)狀態(tài)。
如習(xí)知領(lǐng)域中已知的，PLL單元60與62系分別藉由回饋回路輸出Fbout而將內(nèi)部時(shí)鐘信號(hào)輸出至回饋回路64與66，因此，其中一個(gè)正規(guī)的PLL時(shí)鐘輸出可被用來(lái)做為回饋回路輸出，經(jīng)由回饋回路所傳輸?shù)膬?nèi)部時(shí)鐘信號(hào)系在回饋回路輸入Fbin上被接收。PLL單元基于比較實(shí)施在PLL時(shí)鐘輸入CLKin的外部時(shí)鐘信號(hào)與在回饋回路輸入Fbin之內(nèi)部時(shí)鐘信號(hào)版本，來(lái)控制內(nèi)部時(shí)鐘信號(hào)的頻率。更清楚的說(shuō)，實(shí)施至PLL時(shí)鐘輸入之外部時(shí)鐘信號(hào)的相位與在回饋回路上傳輸?shù)膬?nèi)部時(shí)鐘信號(hào)的相位系被進(jìn)行比較，且來(lái)自PLL時(shí)鐘輸出的內(nèi)部時(shí)鐘信號(hào)輸出則被控制，如此，在理想的狀況下，至內(nèi)存模塊上所有內(nèi)存芯片的相移為零，并且，在理想的狀況下，來(lái)自PLL時(shí)鐘輸入至內(nèi)存芯片時(shí)鐘輸入的延遲為零。
根據(jù)第1A圖與第1B圖所示的實(shí)施例中，系使用兩個(gè)獨(dú)立的PLL單元，而更清楚的說(shuō)，每個(gè)PLL單元分別在電路板上具有自己的時(shí)鐘輸入12a與12b，與自己的回饋回路64與66。此種解決方式具有減少在PLL單元與內(nèi)存芯片間之網(wǎng)絡(luò)長(zhǎng)度的優(yōu)點(diǎn)，以及降低此等網(wǎng)絡(luò)所占據(jù)面積的優(yōu)點(diǎn)。然而，第1A圖中所顯示的實(shí)施例中，兩個(gè)分開(kāi)的時(shí)鐘輸入系被提供在電路板上。可選擇地，一個(gè)單一的時(shí)鐘輸入可被提供在電路板上，其稍后將參考第3B圖來(lái)說(shuō)明。此外，根據(jù)上述的實(shí)施例，每個(gè)個(gè)別的PLL芯片可具有相位誤差，以及，在最差的狀況下，在內(nèi)存模塊右邊與左邊部分間的相位誤差將會(huì)是兩倍。
第2A圖與第2B圖，其系顯示本案另一個(gè)實(shí)施例，在此實(shí)例中，兩個(gè)PLL單元60與62共享一個(gè)回饋回路，此外，PLL單元60與62兩者接被連接至模塊電路板50b上相同的時(shí)鐘輸入12a。
如第2B圖中可見(jiàn)的，PLL單元60與62系透過(guò)第一傳輸線的第一部分TL1a與第一傳輸線的第二部分TL1b而被連接到相同的電路板時(shí)鐘輸入12a。在此種情況中，終止電阻器R1系被連接在第一部分TL1a與分支點(diǎn)92之間，該分支點(diǎn)92系為第一部分TL1a分支為兩個(gè)第二部分TL1b之處。共享的回饋回路90包含一共享回饋回路部分90a、一分支點(diǎn)94、一第一回饋回路分支90b與一第二回饋回路分支90c。共享回饋回路部分90a系被連接至PLL單元60的回饋回路輸出Fbout并且包含一傳輸線TL5與終止電阻器R1。在分支點(diǎn)，共享部分90a系分支為第一回饋回路分支90b與第二回饋回路分支90c，其中第一回饋回路分支90b系被連接至PLL單元60的回饋回路輸入FBin，而第二回饋回路分支90c則被連接至PLL單元62的回饋回路輸入FBin。每個(gè)回饋回路分支皆包含一傳輸線TL6。
如指示箭頭100所指示，在特定的實(shí)施例中所示，回饋回路分支為共享回饋回路部分分支的數(shù)量系對(duì)應(yīng)于被連接至每個(gè)時(shí)鐘輸出CLKout的內(nèi)存芯片之?dāng)?shù)量。此種狀況對(duì)于將Fbout的負(fù)載設(shè)計(jì)為類似于CLKout的負(fù)載是非常有幫助的。
第2A圖與第2B圖中所顯示的實(shí)施例系移除了在PLL單元60與62間之靜態(tài)相位偏移中的差異，至此部分，PLL單元60與62必須在電路板50b上設(shè)置為彼此互相接近，以為了保持類似于在PLL單元與內(nèi)存芯片間的時(shí)鐘追蹤之回饋回路的網(wǎng)絡(luò)結(jié)構(gòu)。然而，當(dāng)與第1A圖與第1B圖中所示的實(shí)施例相比較時(shí)，透過(guò)將PLL芯片彼此互相接近的設(shè)置方式，會(huì)增加所需要的線路長(zhǎng)度。藉由共享回饋回路之使用，PLL單元62并不需要分開(kāi)的回饋回路輸出，使得第2B圖中所示做為回饋回路輸出的輸出，可被以做為一正規(guī)的時(shí)鐘輸出而使用。
本案另一個(gè)利用共享回饋回路與提供降低的時(shí)鐘追蹤長(zhǎng)度的實(shí)施例系顯示于第3A圖與第3B圖中。如第一圖中所示，PLL單元系在電路芯片20a至20e之間以一種非對(duì)稱的方式，彼此隔開(kāi)而被設(shè)置。PLL單元60與62的時(shí)鐘輸入系被連接至相同的電路板時(shí)鐘輸入12a，PLL單元60與62兩者利用一共享回饋回路102，其中，由于PLL單元間的空間距離，PLL回路的結(jié)構(gòu)系不同于在PLL單元與內(nèi)存芯片間的時(shí)鐘追蹤結(jié)構(gòu)，關(guān)于此點(diǎn)系于第3A圖中的線路104來(lái)表示。
如第3B圖中所示，PLL單元60與62的時(shí)鐘輸入，系透過(guò)第一傳輸線的第一部分TL1a與各自的第一傳輸線的第二部分TL1b而被連接至共享電路板時(shí)鐘數(shù)入12a。而終止電阻器則被連接在分支點(diǎn)92前的第一部分TL1a的差動(dòng)線路間，傳輸線TL1a與TL1b的長(zhǎng)度系取決于模塊電路板上PLL單元的位置而定。
共享回饋回路102包含一共享回饋回路部分10a、一分支點(diǎn)106、一第一回饋回路分支102b與一第二回饋回路分支102c。第一回饋回路分支102b與一第二回饋回路分支102c彼此是類似的。第3B圖組件的連接方式是類似于第2B圖中所描述的方式。然而，第3B圖的實(shí)例中，當(dāng)與PLL單元及內(nèi)存芯片間追蹤的結(jié)構(gòu)比較時(shí)，與每個(gè)PLL單元相關(guān)聯(lián)的回饋回路則具有一不同的結(jié)構(gòu)。與PLL單元60相關(guān)聯(lián)的回饋回路系為包含共享部分102a與第一分支102b的回饋回路；而與PLL單元62相關(guān)聯(lián)的回饋回路系為包含共享部分102與第二分支102c的回饋回路，因此，在第三圖中所示的實(shí)施例中，另外的組件必須被連接至回饋回路中，以獲得一電的運(yùn)轉(zhuǎn)狀態(tài)，其類似于在PLL單元與內(nèi)存芯片間時(shí)鐘追蹤之電的運(yùn)轉(zhuǎn)狀態(tài)。而在第3B圖所示的實(shí)施例中，此可透過(guò)將位于回饋回路的差動(dòng)線路間的匹配電容器CM1與CM2并聯(lián)連接至終止電阻器R1，在此實(shí)施例中，PLL單元的位置是以PLL至DRAM可能最短的路由為最好的方式。
并且，以上雖然未明確的描述，但清楚的是，對(duì)于每個(gè)實(shí)施例而言，在PLL單元與不同的內(nèi)存芯片間各自的時(shí)鐘追蹤長(zhǎng)度必須適合于最長(zhǎng)時(shí)鐘追蹤的長(zhǎng)度。再者，對(duì)于熟習(xí)此項(xiàng)技藝之人士而言可以明了的是，終止電阻器可被設(shè)置在其它或是另外的位置，以達(dá)到在防止反射方面所需要的性能。
組件符號(hào)說(shuō)明10 Circuit board 電路板12 Edge connectors 邊緣連接器12a，12b Clock inputs 時(shí)鐘輸入20a-20i Memory chips 內(nèi)存芯片22 PLL unit PLL 單元24 PLL feedback loop PLL 饋回路26 Clock lines 時(shí)鐘線28 Memory chip clock input 內(nèi)存芯片時(shí)鐘輸入50a，50b，50c Module circuit boards 模塊電路板52a-52i Backside chips 后方芯片60 First PLL unit 第一PLL單元62 Second PLL unit 第二PLL單元64 First feedback loop 第一回饋回路66 Second feedback loop 第二回饋回路70 Clock traces 時(shí)鐘追蹤TL1 First transmission line 第一傳輸線R1 Termination resistor 終止電阻器CLKin PLL Clock input PLL 時(shí)鐘輸入CLKout PLL Clock output PLL 時(shí)鐘輸出Fbin Feedback loop input 回饋回路輸入Fbout Feedback loop output 回饋回路輸出TL2 Second transmission line 第二傳輸線TL3 Third transmission line 第三傳輸線TL4 Fourth transmission line 第四傳輸線80 Branching point 分支點(diǎn)C Capacitor 電容器90 Feedback loop 回饋回路TL1a First portion of first transmission line 第一傳輸線之第一部分TL1b Second portion of first transmission line 第一傳輸線之第二部分92 Branching point 分支點(diǎn)90a Common portion of feedback loop 回饋回路之共享部分90b First feedback loop branch 第一回饋回路分支90c Second feedback loop branch 第二回饋回路分支94 Branching point 分支點(diǎn)TL5，TL6 Transmission lines 傳輸線100 Indication arrow 指示箭頭101 Shared feedback loop 共享回饋回路104 Line 線路102a Common feedback loop portion 共享回饋回路部分102b First feedback loop branch 第一回饋回路分支102c Second feedback loop branch 第二回饋回路分支105 Branching point 分支點(diǎn)106 CM1，CM2Matching capacitors 匹配電容器
權(quán)利要求
1.一種電路模塊，其包含一電路板(50a、50b、50c)；多電路單元(20a至20e、52a至52e)，其位于該電路板上；至少一時(shí)鐘輸入(12a、12b)，其位于該電路板上，用以接收一外部時(shí)鐘信號(hào)；一第一相位鎖定回路(PLL)單元(60)，其位于該電路板上，用以基于該外部時(shí)鐘信號(hào)來(lái)提供一內(nèi)部時(shí)鐘信號(hào)給至少第一個(gè)該電路單元；以及一第二相位鎖定回路(PLL)單元(62)，其位于該電路板上，用以基于該外部時(shí)鐘信號(hào)來(lái)提供一內(nèi)部時(shí)鐘信號(hào)給至少第二個(gè)該電路單元。
2.如權(quán)利要求第1項(xiàng)所述之電路模塊，其中該電路模塊系為一內(nèi)存模塊，且其中該電路單元系為一內(nèi)存芯片。
3.如權(quán)利要求第1項(xiàng)或第2項(xiàng)所述之電路模塊，其中各該P(yáng)LL單元(60、62)具有一PLL時(shí)鐘輸入(CLKin)，且其中該P(yáng)LL單元的該時(shí)鐘輸入系被連接至該電路板(50a)上不同的時(shí)鐘輸入(12a、12b)。
4.如權(quán)利要求第1項(xiàng)或第2項(xiàng)所述之電路模塊，其中各該P(yáng)LL單元(60、62)具有一PLL時(shí)鐘輸入(CLKin)，且其中該P(yáng)LL單元的該P(yáng)LL時(shí)鐘輸入系被連接至該電路板(50b、50c)上相同的時(shí)鐘輸入(12a)。
5.如權(quán)利要求第1項(xiàng)至第4項(xiàng)其中之一所述之電路模塊，其中各該P(yáng)LL單元(60、62)與一回饋回路相關(guān)(64、66；90；102)，該回饋回路(64、66；90；102)系被設(shè)計(jì)來(lái)顯示一工作態(tài)樣，其類似于在該P(yáng)LL單元(60、62)與其中一該電路單元之間時(shí)鐘信號(hào)路徑的工作態(tài)樣，其中該內(nèi)部時(shí)鐘信號(hào)的頻率系基于在該P(yáng)LL單元(60、62)的PLL時(shí)鐘輸入(CLKin)上所接收的該外部時(shí)鐘信號(hào)與在該回饋路徑上所傳輸?shù)膬?nèi)部時(shí)鐘信號(hào)的版本之比較而被控制。
6.如權(quán)利要求第5項(xiàng)所述之電路模塊，其中該P(yáng)LL單元(60、62)兩者共享一共享回饋回路(90；102)，因?yàn)樵摶仞伝芈返囊还蚕聿糠?90a；102a)系被連接至該第一PLL單元(60)的一回饋回路輸出(Fbout)，而該共享部分(90a；102a)系分支為兩個(gè)回饋路徑分支(90b、90c；102b、102c)，其中該回饋路徑分支(90b；102b)其中之一系被連接至該第一PLL單元(60)的一回饋路徑輸入(Fbin)，而他一該回饋路徑分支(90c；102c)系被連接至該第二PLL單元(62)的一回饋路徑輸入(Fbin)。
7.如權(quán)利要求第6項(xiàng)所述之電路模塊，其中該共享部分(90a；102a)系分支為多回饋路徑分支，而其中該多回饋路徑分支的數(shù)量系相當(dāng)于連接至該P(yáng)LL單元(60、62)的其中一PLL時(shí)鐘輸出(CLKout)之電路單元數(shù)量。
全文摘要
一種電路模塊，其具有一電路板(50a)、多個(gè)位于該電路板上的電路單元(20a至52i)、至少一位于該電路板(50a)上的時(shí)鐘輸入(12a)用以接收一外部時(shí)鐘信號(hào)。該電路模塊具有位于該電路板(50a)上的一第一相位鎖定回路(PLL)單元(60)，用以基于該外部時(shí)鐘信號(hào)來(lái)提供一內(nèi)部時(shí)鐘信號(hào)給至少第一個(gè)該電路單元。此外，該電路模塊具有位于該電路板(50a)上的一第二相位鎖定回路(PLL)單元(62)，用以基于該外部時(shí)鐘信號(hào)來(lái)提供一內(nèi)部時(shí)鐘信號(hào)給至少第二個(gè)該電路單元。
文檔編號(hào)G11C7/22GK1531204SQ20041002841
公開(kāi)日2004年9月22日 申請(qǐng)日期2004年3月11日 優(yōu)先權(quán)日2003年3月11日
發(fā)明者A·巴奇, M·庫(kù)茲門卡, S·穆夫, S·拉格胡拉姆, A 巴奇, 窈 , 讓趴 申請(qǐng)人:因芬尼昂技術(shù)股份公司