專利名稱：半導體存儲器件的制作方法
技術領域：
本發(fā)明涉及一種半導體存儲器件，特別涉及一種具有能夠處理有缺陷存儲單元的冗余電路的半導體存儲器件。
背景技術：
在半導體存儲器的生產(chǎn)過程中，因芯片表面的灰塵、拋光晶片表面的研磨劑的不勻性等等，而使得在芯片上產(chǎn)生缺陷。當芯片上產(chǎn)生一微小缺陷時，盡管僅具有缺陷部分的存儲單元是損壞的，而其他部分仍可以正常工作，但芯片本身卻仍被認為是有缺陷的產(chǎn)品。通過在半導體存儲器芯片上提供備用的存儲單元，并且用備用存儲單元的數(shù)據(jù)來取代缺陷存儲單元的讀/寫數(shù)據(jù)，以提高制造成品率是可能的。由于該原因，通過增加半導體存儲器的存儲容量來提供包含備用存儲單元的冗余電路和控制電路變的很普遍。
請參閱

圖1所示，解釋了芯片上的存儲單元與備用存儲單元之間的關系。如圖1A所示，存儲塊71具有多個段71-0，71-1，…。一個段是當芯片上產(chǎn)生缺陷時被指定用來修復有缺陷的存儲單元的單元。冗余存儲塊72具有用來替代包括缺陷存儲單元段的冗余段72-0和72-1。當在存儲塊71中產(chǎn)生的缺陷75的尺寸很小時，缺陷75僅適存在于存儲塊71的單個段71-0，如圖1A中所示例子的情形。通過冗余存儲塊72中的冗余段72-0來修復存儲在與缺陷75關聯(lián)的存儲單元組的信息。
然而，隨著芯片的加工尺度逐年減小以及存儲單元尺寸的縮小，缺陷的尺寸與存儲單元的尺寸相比就變得相對大了，如圖1B所示。結(jié)果，該缺陷就不是存在于單個段，而是在相鄰的連續(xù)段上產(chǎn)生。由于這個原因，甚至當產(chǎn)生與圖1A所示缺陷尺寸大小同樣的缺陷75時，在圖1B所示的例子中，從段73-0到73-2的三個段都是有缺陷的。因此，修復該缺陷的冗余存儲塊74就需要三個或更多的冗余段。如上所述，在圖1A所示的例子中，單個冗余段能夠修復缺陷75。然而，目前當芯片加工尺度減小時，就需要三個冗余段，同時缺陷存儲單元集中在特定的存儲塊并且被不均勻的分布，如圖1B所示。
另一方面，表示與缺陷75關聯(lián)的存儲單元組的缺陷地址由冗余電路保持。熔絲(fuse)常常被用來保持有缺陷的地址。在圖1A的實例中，熔絲保持作為缺陷地址的段71-0表示的地址。當訪問存儲塊71時，并且當由熔絲保持的缺陷地址與訪問地址相符時，則訪問該冗余存儲塊72中的段72-0。
近年來，由于存儲器容量的增加，增加了存儲器的地址信息。如上述提到的，冗余存儲器的自身容量也不得不增加。冗余存儲器容量的增加導致了保持缺陷地址的熔絲數(shù)量增加。
參考圖2描述了傳統(tǒng)冗余存儲器的結(jié)構(gòu)。如圖2所示，系統(tǒng)具有子底板81-0到81-7，子底板譯碼器82和列譯碼器83，其中為每個子底板提供一冗余電路。通常，冗余電路提供在行側(cè)和列側(cè)兩者中間。為簡化說明，在圖2中僅示出行側(cè)，下面將解釋在行側(cè)中的冗余電路。這里，輸入14位的地址X0到X13作為行地址。地址X11到X13用來選擇8個子底板中的一個。地址X3到X10用來選擇已選子底板的256條主字線MWD中的一條。地址X0到X2用來選擇8條子字線SWD中的一條。由于8條子字線SWD涉及關于字線的一條主字線MWD，每個子底板總共具有2048條字線(256條主字線×8條子字線)。因而，圖2示出了具有用于每個子底板中的2048條字線的8條備用字線的存儲器。
通過由子底板譯碼器82生成的子底板選擇信號SM0到SM7分別選擇子底板81-0到81-7。為子底板81-0提供作為存儲塊的存儲單元陣列85-0、行地址譯碼器86-0、作為冗余存儲塊的冗余存儲單元陣列87-0、冗余行地址譯碼器88-0、冗余ROM電路91-0-0到91-0-7、子字譯碼器89-0、與門(AND)電路93-0，和或(OR)電路94-0。應當指出的是，所給出的附屬于參考符號的附加符號是為了區(qū)分相似的元件，當相似元件之間無需區(qū)分時，可以省略該附加符號。同樣，其他的子底板81-1到81-7具有與子底板81-0相同的結(jié)構(gòu)配置。其區(qū)別僅在于輸入各個SM1到SM7作為子底板的選擇信號SM。因此，這里僅給出關于子底板81-0的描述，而省略對其他子底板81-1到81-7的描述。
在子底板81-0中，存儲單元陣列85-0是一組主體存儲單元。激活連接到由行地址譯碼器86-0和子字譯碼器89-0選擇的字線的存儲單元行，并通過讀出放大器(sense amplifer)84-0放大存儲單元的數(shù)據(jù)。此外，通過列地址譯碼器83選擇讀出放大器，并將數(shù)據(jù)傳送到I/O電路(未示出)。
將行地址X3到X10輸入給行地址譯碼器86-0。對輸入的行地址進行譯碼，選擇256條主字線MWD中的一條并激活。子字譯碼器89-0接收行地址X0到X2，選擇8條子字線SWD中的一條，激活連接到已激活的主字線MWD的子字線SWD。從而，通過行地址譯碼器86-0和子字譯碼器89-0來激活2048條字線中的一條。
冗余存儲單元陣列87-0是用于修復存儲單元陣列85-0中的缺陷部分的冗余存儲單元。通過冗余行地址譯碼器88-0激活冗余存儲單元陣列87-0中的冗余主字線RMWD。
冗余行地址譯碼器88-0譯碼冗余存儲單元陣列87-0中的行地址。從冗余ROM電路91-0-0到91-0-7輸出的冗余選擇信號RE輸入到冗余行地址譯碼器88-0，激活冗余主字線RMWD。從而，當任一冗余選擇信號RE-0-0到RE-0-7被激活時，則冗余行地址譯碼器88-0激活冗余主字線RMWD。
冗余ROM電路91-0-0到91-0-7保持缺陷地址，該缺陷地址表示將要被取代的存儲單元陣列85-0中的缺陷位置，以確定冗余存儲單元陣列87-0是否被選擇。當冗余存儲單元陣列87-0被選擇時，冗余選擇信號RE被激活。關于存儲單元陣列85-0中的缺陷地址，相應于行地址X0到X10的地址信息在提供給冗余ROM電路91-0-0到91-0-7的熔絲中進行編程。當存儲單元陣列85-0被訪問時，冗余ROM電路91-0-0到91-0-7將熔絲中編程的地址信息與將要被訪問的行地址X0到X10相比較。如果地址比較的結(jié)果相匹配，則冗余ROM電路91-0-0到91-0-7確定將要被訪問的行地址是有缺陷的地址，并激活冗余選擇信號RE。如果地址比較的結(jié)果不相匹配，則主體存儲單元陣列將被選擇，而不激活冗余選擇信號RE。
子字譯碼器89-0譯碼行地址的低位X0到X2，激活連接到由行地址譯碼器86-0激活的主字線MWD的子字線SWD，并激活將要被訪問的存儲單元行的字線。當缺陷地址被訪問時，將訪問代替由行地址指定的存儲單元行的冗余存儲單元陣列87-0。因此，必須使輸入到子字譯碼器89-0的行地址無效，并根據(jù)從冗余ROM電路輸出的冗余選擇信號RE訪問冗余存儲單元陣列87-0，該冗余ROM電路保持冗余ROM電路91-0-0到91-0-7之間的缺陷地址。由于該原因，子字譯碼器89-0接收從各個冗余ROM電路91-0-0到91-0-7輸出的冗余選擇信號RE-0-0到RE-0-7。當任一冗余選擇信號RE-0-0到RE-0-7被激活時，子字譯碼器89-0通過使用或門電路的輸出轉(zhuǎn)換子字譯碼器89-0的選擇器。同樣，子字譯碼器89-0輸出冗余選擇信號RE，該冗余選擇信號RE代替通過譯碼行地址的低三位獲得的信號作為用于選擇冗余子字線RSWD的信號。
與門電路93-0生成用于激活冗余ROM電路91-0-0到91-0-7的冗余激活信號BE。表示子底板81-0被選擇的子底板選擇信號SM0和表示存儲單元將要被訪問的訪問激活信號AE的邏輯乘是用于激活冗余ROM電路91-0-0到91-0-7的一個條件。
或門電路94-0接收從冗余ROM電路91-0-0到91-0-7輸出的冗余選擇信號RE-0-0到RE-0-7，并輸出它的邏輯加法作為行地址譯碼器抑制器信號XDK。行地址譯碼器86-0進入激活狀態(tài)，響應行地址譯碼器抑制器信號XDK。從而，存儲單元陣列85-0處于非激活狀態(tài)。
如下執(zhí)行上述結(jié)構(gòu)中的常規(guī)存儲器訪問。這里將解釋讀取存儲在存儲單元中的數(shù)據(jù)的操作。
當給出訪問地址和指令來讀取數(shù)據(jù)時，使行地址X0到X13有效，并且激活訪問激活信號AE。高位的行地址X11到X13被輸入到子底板譯碼器82，并且激活子底板選擇信號SM0到SM7中的一個信號，該子底板選擇信號選擇任一個將要被訪問的子底板81-0到81-7。當行地址X11到X13都為0時，行地址表示子底板81-0將要被訪問，并激活子底板選擇信號SM0。當子底板選擇信號SM0被激活時，與門電路93-0執(zhí)行訪問激活信號AE與子底板選擇信號SM0的邏輯乘，以激活冗余激活信號BE。冗余激活信號BE激活冗余ROM電路91-0-0到91-0-7。
冗余ROM電路91-0-0到91-0-7將熔絲狀態(tài)預先存儲在鎖存電路中，在初始設置時候，例如在通電時。在地址比較器中比較鎖存電路中保持的缺陷地址和輸入的行地址X0到X10的信息。
如果地址比較的結(jié)果不相匹配，則表示位于將要被訪問的地址的存儲單元沒有缺陷。從而，訪問存儲單元85-0，不激活冗余選擇信號RE。除非在任何一個冗余ROM電路91-0-0到91-0-7被激活情況下，不激活行地址譯碼抑制器信號XDK，而激活由行地址譯碼器86-0選擇的主字線MWD。類似地，在子字譯碼器89-0中，不激活或門電路的輸出，而激活基于行地址X0到X2選擇的一條子字線。激活存儲單元行80，該存儲單元行80連接到根據(jù)接收行地址X3到X10的行地址譯碼器86-0和接收行地址X00X2的子字譯碼器89-0中的譯碼結(jié)果所選擇的字線。相應于訪問地址的數(shù)據(jù)通過讀出放大器84-0從存儲單元行80輸出，由具有列地址的列地址譯碼器83來選擇該讀出放大器84-0。
如果地址比較的結(jié)果相匹配，則表示位于訪問地址的存儲單元有缺陷，隨后訪問冗余存儲單元陣列87-0。為了訪問冗余存儲單元陣列87-0，保持與冗余ROM電路91-0-0到91-0-7中的訪問地址相匹配的缺陷地址的冗余ROM電路91激活冗余選擇信號RE。當冗余選擇信號RE被激活時，或門電路94-0激活行地址譯碼抑制器信號XDK，以激活行地址譯碼器86-0。從而，存儲單元陣列85-0不能被訪問。冗余選擇信號RE-0-0到RE-0-7被提供到冗余行地址譯碼器88-0，冗余存儲單元陣列87-0中的冗余主字線RMWD被激活。由于輸入到子字譯碼器89-0的冗余選擇信號RE-0-0到RE-0-7中的一個被激活，因此轉(zhuǎn)換選擇器。從子字譯碼器89輸出的信號不是由相應于行地址X0到X2的譯碼結(jié)果來選擇存儲單元陣列85-0中的一條子字線SWD的信號，而是選擇由冗余ROM電路91-0指定的冗余子字線RSWD的信號。
被激活的存儲單元行92連接到由冗余ROM電路91-0指定的冗余子字線RSWD所選擇的冗余存儲單元陣列87-0中的字線。相應于訪問地址的數(shù)據(jù)被冗余存儲單元陣列87-0的數(shù)據(jù)替代，并且通過讀出放大器84-0從存儲單元行92輸出，由具有列地址的列地址譯碼器83來選擇該讀出放大器84-0。
在上述例子的情況下，每一個冗余ROM電路91具有用于保持缺陷地址的熔絲數(shù)量是11條，這相應于11位行地址X0到X10。同樣，一個子底板中的8個行地址也能夠被代替。從而，如果在一個子底板81中的9個或更多個行地址中檢測到缺陷，則存儲芯片無法被修復，即使在其他的子底板81中不存在缺陷。
因此，使用冗余電路來有效地執(zhí)行修復同時通過設計專用的冗余電路盡可能的減小芯片尺寸是有必要的。在缺陷被均勻地分布在存儲塊上及存儲器塊之間的情況下，通過提供冗余電路來修復有缺陷的單元是可能的，該缺陷單元的數(shù)量是隨機確定的。然而，修復存儲塊中產(chǎn)生的缺陷受到提供在塊中的冗余電路的數(shù)量的限制。問題在于，當缺陷單元集中在特定的存儲塊以及要被取代的地址的數(shù)量超過冗余電路的數(shù)量時，存儲芯片就無法被修復。
接下來，說明了一種可變通的方法，該方法彌補了上述提及的缺點并提高了修復效率。根據(jù)所考慮的可變通的方法，并不是為每個存儲塊都提供冗余電路，而是為較大的存儲塊提供較大的冗余電路。盡管每一個存儲塊的小部分冗余電路尺寸是相同的，但由于處理存儲塊的冗余電路的絕對數(shù)量增加了，因此也能夠修復不均勻分布的缺陷。
例如，圖2所示的冗余ROM電路91被圖3所示的冗余ROM電路96所代替。每個冗余電路中用于保持缺陷地址的熔絲數(shù)量和圖2中的電路相比增加3條，以及圖2中訪問行地址X0到X10與行地址圖3中X0到X13相比較。訪問激活信號AE直接被提供給冗余ROM電路91，使得只要任意一個子底板81-0到81-7被訪問，該信號AE就被激活。于是，冗余ROM電路96就能夠被共有地在所有子底板81中使用。圖2中，8個冗余電路被提供給每一個子底板81-0到81-7。根據(jù)圖3所示的冗余ROM電路，提供了由各個子底板81-0到81-7共享的64個冗余電路。因此，即使在子底板81-0中存在有10個將要被替代的缺陷地址，如果在子底板81-0到81-7中根本不存在有缺陷，芯片也能夠被修復。
如上面所規(guī)定的，在冗余ROM電路96中用于控制缺陷地址的熔絲數(shù)量是14條，這相應于行地址X0到X13。同樣，在一個存儲塊中能夠被取代的缺陷的數(shù)量是64個。
根據(jù)該可變通的方法，盡管提高了修復不均勻分布的缺陷的能力。但還存在這樣的問題，由于將要被取代的存儲塊尺寸的增加，而增加了冗余電路中熔絲的數(shù)量。
熔絲的大小近似于60微米的3倍，這樣的尺寸與近似于0.13平方微米的存儲單元的尺寸相比是非常大的。因此，熔絲的數(shù)量應當盡可能的少。例如，當存儲器被分為2n個存儲塊并且為每個存儲塊提供m個冗余存儲單元行時，冗余存儲單元行的數(shù)量是m×2n。當指定冗余存儲單元行的地址的位數(shù)是X時，則在前述方法中提供給冗余電路的熔絲的數(shù)量是(X-n)×m×2n，在后者方法中熔絲的數(shù)量是X×m×2n。例如，與存儲器被分成8(n＝3)個存儲塊并且在上述的情形中提供8條冗余電路的情況相比較，在后情形中需要額外的192條熔絲。
如上所描述的，當存儲器容量增加而存儲單元尺寸減小時，減少熔絲的數(shù)量是很重要的。結(jié)合前者和后者的方法也是已知的(例如，日本未決專利申請JP-P2001-143494A)。根據(jù)該方法，一些冗余電路被分配給已被劃分的存儲塊，剩余的冗余電路被分配給多個劃分的存儲塊。
同樣，日本未決專利申請JP-A-Heisei 5-242693公開了一種技術，其中一個列方向中的兩列線同時被一個冗余電路所代替，該冗余電路由兩個冗余塊組成，該兩個冗余塊由低位列地址選擇，冗余電路的ROM電路(熔絲和可編程電路)被共同使用以減少熔絲面積和選擇電路。
發(fā)明概述本發(fā)明的一個目的在于提供一種半導體存儲器件，該半導體存儲器件具有對缺陷的存儲單元執(zhí)行修復的冗余電路并能有效地修復不均勻分布的存儲單元缺陷。
本發(fā)明的另一個目的在于提供一種具有冗余電路的半導體存儲器件，在該冗余電路中減少了用于保持缺陷地址的信息的熔絲數(shù)量。
此外，本發(fā)明的另一個目的在于提供一種具有冗余電路的半導體存儲器件，在該冗余電路中減少了用于保持缺陷地址的信息的熔絲面積。
此外，本發(fā)明的另一個目的在于提供一種半導體存儲器件，該器件能夠修復不均勻分布的缺陷存儲單元并提高成品率。
在本發(fā)明的一個方面中，具有冗余電路的半導體存儲器件被提供多個存儲塊，并且為多數(shù)存儲塊中的每個提供多個冗余存儲塊。用于選擇每個存儲塊的地址位不同于用于選擇每個冗余存儲塊的地址位。
在本發(fā)明的半導體存儲器件中，由每個存儲塊擁有的一個或多個相鄰存儲單元行或列被稱作為一個段，段是作為取代目標的分配單元。具有缺陷的相鄰段由提供在不同的冗余存儲塊中的各個冗余段取代。
在本發(fā)明的半導體存儲器件中，定義所述段的地址位是低地址位。用于選擇多個冗余存儲塊的地址位包括緊接低地址位的高地址位。
在本發(fā)明的半導體存儲器件中，段單元的數(shù)量等于子字線的數(shù)量。
在本發(fā)明的另一個方面中，半導體存儲器件具有一個存儲塊和多個冗余存儲塊。該存儲塊具有多個段，并且為每個段提供多個存儲單元。多個冗余存儲塊被提供給存儲塊。每個冗余存儲塊具有一個冗余段。該冗余段替代多數(shù)段中的任何具有缺陷的段。多數(shù)段循環(huán)并順序地分配給多個冗余存儲塊。當段具有缺陷時，每個段能夠被所分配的冗余存儲塊取代。
在本發(fā)明的另一個方面中，半導體存儲器件具有多個存儲塊和多個冗余存儲塊。每個存儲塊都具有多個段，并且每個段都具有多個存儲單元。為多個存儲塊提供多個冗余存儲塊。每個冗余存儲塊都具有一個冗余段。該冗余段替代多數(shù)段中的任何具有缺陷的段。多數(shù)段循環(huán)并順序地分配給多個冗余存儲塊。當段具有缺陷時，每個多數(shù)段能夠被所分配的冗余存儲塊取代。
在本發(fā)明的另一個方面中，具有多個存儲塊的半導體存儲器件中，每個存儲塊包括多數(shù)段。替代多個段中任何具有缺陷的段的冗余存儲塊被物理地提供給每個存儲塊。冗余存儲塊被邏輯地分配給共有的多個存儲塊。當段具有缺陷時，每個段能夠被所分配的冗余存儲塊取代。
在本發(fā)明的半導體存儲器件中，多個段的第一段和第二段彼此相鄰。分配給第一段的第一冗余存儲塊和分配給第二段的第二冗余存儲塊是不同的冗余存儲塊。
在本發(fā)明的半導體存儲器件中，表示第一段的地址和表示第二段的地址是連續(xù)的地址。表示第一冗余存儲塊的數(shù)量和表示第二冗余存儲塊的數(shù)量是循環(huán)連續(xù)的。
根據(jù)本發(fā)明的半導體存儲器件，當k是表示分配給任何段的冗余存儲塊的數(shù)量時，m是表示任何段的地址，以及n是多個冗余存儲塊的數(shù)量，k由m被n除所生成的余數(shù)給出。
在本發(fā)明的半導體存儲器件中，多個段中的每個段是一組連接到2n(n＝0，1，2，……)條字線或位線的存儲單元。當字線或位線的數(shù)量是復數(shù)個時，字線或位線是相鄰的。
在本發(fā)明的半導體存儲器件中，輸入到用于選擇任一多數(shù)段的譯碼電路的地址的多個低位同樣也被輸入到用于選擇任一多數(shù)冗余存儲塊的譯碼電路。
根據(jù)本發(fā)明，在半導體存儲器件中能夠提供一種對缺陷存儲單元執(zhí)行修復的冗余電路，以有效地修復不均勻分布的存儲單元缺陷。
同樣，根據(jù)本發(fā)明，能夠提供一種具有冗余電路的半導體存儲器件，在該冗余電路中減少了保持用于指定缺陷存儲單元的缺陷地址的信息的熔絲數(shù)量。
此外，根據(jù)本發(fā)明，能夠提供一種具有冗余電路的半導體存儲器件，由于減少了保持用于指定缺陷存儲單元的缺陷地址的信息的熔絲數(shù)量，因此在該冗余電路中減少了熔絲占用的面積。
加之，根據(jù)本發(fā)明，能夠通過分散冗余電路來修復不均勻分布的缺陷存儲單元，并提高半導體存儲器件的成品率。
附圖簡要說明圖1A是示出根據(jù)常規(guī)技術的一個缺陷段和一個冗余存儲塊之間的關系圖表；圖1B是示出根據(jù)常規(guī)技術的缺陷段和一個冗余存儲塊之間的關系圖表；圖2是示出常規(guī)技術中一個MAT的結(jié)構(gòu)方框圖；圖3是示出根據(jù)常規(guī)技術的擴充冗余ROM電路的一部分結(jié)構(gòu)方框圖；
圖4是示出根據(jù)本發(fā)明第一實施例的DRAM的結(jié)構(gòu)方框圖；圖5是示出根據(jù)本發(fā)明第一實施例的MAT的結(jié)構(gòu)方框圖；圖6是示出根據(jù)本發(fā)明第一實施例的冗余ROM電路的結(jié)構(gòu)方框圖；圖7A是示出根據(jù)本發(fā)明第一實施例的存儲單元陣列中的主字線MWD與子字線SWD之間的關系方框圖；圖7B是示出根據(jù)本發(fā)明第一實施例的冗余存儲單元陣列中的主字線MWD與子字線SWD之間的關系方框圖；圖7C是示出根據(jù)本發(fā)明第二和第三實施例的冗余存儲單元陣列中的主字線MWD與子字線SWD之間的關系方框圖；圖7D是示出根據(jù)本發(fā)明第四實施例的冗余存儲單元陣列中的主字線MWD與子字線SWD之間的關系方框圖；圖8是示出根據(jù)本發(fā)明第一實施例的操作波形時序圖；圖9是示出根據(jù)本發(fā)明的子字和冗余ROM電路之間的關系圖表；圖10是示出根據(jù)本發(fā)明第二實施例的結(jié)構(gòu)的方框圖；圖11是示出根據(jù)本發(fā)明第三實施例的結(jié)構(gòu)的方框圖；和圖12是示出根據(jù)本發(fā)明第四實施例的結(jié)構(gòu)的方框圖。
實施本發(fā)明的最佳模式參考圖4到圖9來描述根據(jù)本發(fā)明第一實施例的半導體存儲器件。通常，半導體存儲器件(DRAM)在一側(cè)或每個行側(cè)和列側(cè)中具有冗余電路。為了簡化描述，下面將描述行側(cè)中的冗余電路。很明顯本發(fā)明同樣也適用于列側(cè)中的冗余電路。
在第一實施例中，作為取代缺陷的單元的段是連接到由行地址選擇的一條字線的存儲單元組。在本發(fā)明中，連接到一條字線的存儲單元組被稱作為子存儲塊。因此，在第一實施例中，段的大小和子存儲塊的大小相同。
在第一實施例中，存儲單元陣列以鑲嵌形式被分配給冗余存儲單元陣列。即使產(chǎn)成的故障位集中在特定的塊上，也能夠進行修復，并且減少冗余選擇電路中的熔絲數(shù)量。換句話說，用于不均勻分布的故障的冗余子存儲塊被分布在冗余存儲單元陣列上。在常規(guī)的技術中，當集中產(chǎn)生故障位時，由于冗余子存儲塊的不足而不能夠進行修復。然而，根據(jù)本實施例的結(jié)構(gòu)，由于故障位組的子存儲塊被分散地分布給冗余存儲單元陣列，因此能夠進行修復。由于存儲單元陣列中的子存儲塊以鑲嵌的形式被分配給冗余存儲單元陣列，因此這樣的結(jié)構(gòu)或方法被稱作鑲嵌段冗余。
圖4示出了具有冗余ROM電路的1G位DRAM的結(jié)構(gòu)方框圖。DRAM芯片10具有控制電路11，I/O電路12和存儲體14-0到14-7。這里，具有連字號和附屬的附加數(shù)字的參考符號表示同樣的配置，當不需要特別區(qū)分時，省略連字號和附屬的附加數(shù)字。
控制電路11是用于控制DRAM操作的電路?？刂齐娐?1分析輸入指令，輸出延時信號和控制信號給每個部件，并相應于該指令執(zhí)行常規(guī)的存儲器操作。
I/O電路12接收表示數(shù)據(jù)位置的外部地址信號，并將數(shù)據(jù)信號表示的數(shù)據(jù)寫入地址信號表示的存儲單元，或輸出從位于該地址的存儲單元讀出的數(shù)據(jù)作為數(shù)據(jù)信號。
存儲體14是其中每個存儲體的存儲單元陣列能被單獨激活的單元。圖4中所示的DRAM具有存儲體14-0到14-7的8塊存儲體配置。存儲體14被劃分成若干部分并被控制。被劃分的存儲單元部件被稱作為底板。在圖4的實例中，每個存儲體14被劃分成4個部分，并且具有底板16-0到16-3。
底板16進一步被劃分成若干部分并被控制。被劃分的存儲單元被稱作為子底板。圖4的實例中，一個底板16具有8個子底板17-0到17-7。用于譯碼列地址(Y地址)的列地址譯碼器18和用于輸入和輸出數(shù)據(jù)的I/O電路19共有地提供給子底板。通過使用行地址(X地址)的高三位(X11到X13)從子底板17-0到17-7中選擇一個子底板。
子底板17是具有存儲單元組的單元，該存儲單元組被行地址譯碼器22和讀出放大器25(包括列SW)包圍。子底板17具有存儲單元陣列21、行地址譯碼器22、冗余存儲單元陣列23、冗余行地址譯碼器24，以及讀出放大器25。
圖5是示出子底板17的結(jié)構(gòu)以及子底板16外圍的方框圖。參考圖5，下面給出關于鑲嵌段冗余的描述。應當指出的是，圖5所示的一部分相應于圖2所示的一部分，其中描述了常規(guī)的技術，每個都具有相同的存儲尺寸。
子底板16還具有子底板譯碼器31，冗余子底板譯碼器32，以及除了列地址譯碼器18和I/O電路19以外作為每個子底板的通用電路的或門電路33。子底板16還具有8個底板17-0到17-7。
子底板譯碼器31是基于行地址的高位來選擇子底板17-0到7-7的譯碼器。子底板譯碼器31接收并譯碼行地址X11到X13，并輸出子底板選擇信號SM0到SM7。子底板選擇信號SM0到SM7被提供給各個子底板17-0到17-7，相應的子底板17被激活。
冗余子底板譯碼器32基于行地址的低位選擇子底板17中的冗余ROM電路28。提供給冗余子底板譯碼器32的是行地址X0到X2和訪問激活信號AE，當?shù)装?6將被激活時，激活訪問激活信號AE。通過譯碼行地址X0到X2獲得的冗余激活信號BE0到BE7被分別輸入給子底板17-0到17-7的冗余ROM電路28。在這種方式中，冗余ROM電路28被獨立于子底板選擇信號SM的冗余激活信號BE激活。
或門電路33從子底板17-0到17-7采集8個冗余選擇信號RE-n-0到RE-n-7，該冗余選擇信號從子底板17中的冗余ROM電路28分別輸出。所采集的64個冗余選擇信號RE的邏輯和作為行地址譯碼器抑制器信號XDK輸出。行地址譯碼器抑制器信號XDK被提供給子底板17-0到17-7使行地址譯碼器22-0到22-7無效。在該實例中，不激活存儲單元陣列21-0到21-7。
列地址譯碼器18基于列地址(Y地址)選擇讀出放大器25-0到25-7中的一個，并激活所選擇的讀出放大器。
子底板17-0具有存儲單元陣列21-0，行地址譯碼器22-0，冗余存儲單元陣列23-0，冗余行地址譯碼器24-0，子字譯碼器27-0，冗余ROM電路28-0-0到28-0-7，和讀出放大器25-0。其他的子底板17-1到17-7具有和子底板17-0相同的結(jié)構(gòu)，子底板選擇信號SM和冗余激活信號BE被提供給每個子底板。由于這個原因，下面給出關于子底板17-0的描述，而省略對其他的子底板17-1到17-7的描述。
在存儲單元陣列21-0中，存儲單元以矩陣的形式排列。通過行地址譯碼器22-0、子字譯碼器27-0、和列地址譯碼器18選擇存儲單元。存儲單元陣列21-0在行方向上具有2048條字線。通過行地址譯碼器22-0與子字譯碼器27-0的輸出選擇一條字線，激活子存儲塊35n，該子存儲塊35n是連接到所選字線的存儲單元組(行)。在本實施例中，子存儲塊25n是當存儲單元中出現(xiàn)缺陷時作為被取代單元的段20。
行地址譯碼器22-0譯碼存儲單元陣列21-0的行地址(X地址)。將要被譯碼的行地址是行地址X0到X10之間的X3到X10，其中用于選擇子底板17-0的高三位被排除。行地址的低三位X0到X2通過子字譯碼器27-0進行譯碼。對輸入的行地址X3到X10進行譯碼，并且激256條主字線MWD中的一條。
冗余存儲單元陣列23-0是用于當存儲單元陣列存在缺陷時取代數(shù)據(jù)的冗余存儲塊。冗余存儲單元陣列23-0具有8條字線和連接到各個字線的8個冗余子存儲塊35r。在本實施例中，用于取代缺陷部分的單元是相應于一條字線的子存儲塊，因此也提供了8個冗余段26。通過冗余行地址譯碼器24-0對冗余選擇信號RE-0-0到RE-0-7進行譯碼，并激活冗余存儲陣列23-0的冗余主字線RMWD。當冗余主字線RMWD被激活時，選擇冗余子存儲塊35r-0到35r-7中的一條。被選擇的冗余子存儲塊取代在存儲單元陣列22中生成缺陷的子存儲塊35n中的一個。也就是說，具有缺陷的段20被冗余段26取代。
冗余行地址譯碼器24-0接收從冗余ROM電路28-0-0到28-0-7輸出的冗余選擇信號RE-0-0到RE-0-7，并激活相應的冗余存儲單元陣列23-0的冗余主字線RMWD。在圖5的實施例中，冗余存儲單元陣列23-0具有相應于各個冗余ROM電路28-0-0到28-0-7的8條冗余主字線RMWD。當任意一個冗余選擇信號RE-0-0到RE-0-7被激活時，冗余行地址譯碼器24-0激活一條相應的冗余主字線RMWD。
子字譯碼器27-0譯碼行地址的低三位X0到X2來選擇一條子字線SWD，并激活所選擇的子存儲塊35n。通過接收由子字譯碼器27-0譯碼的信號的子字驅(qū)動器29和主字線MWD來驅(qū)動子字線SWD，并選擇子存儲塊。與圖2所示的常規(guī)技術的子字譯碼器89比較，由于無需用于切換選擇子字線SWD的信號的選擇器，并且不用輸入冗余選擇信號RE，因此本發(fā)明的子字譯碼器27具有簡化的結(jié)構(gòu)。從而，由于信號切換以及運行速度的增加，因此減少延遲時間是可能的?？蛇x地，子字譯碼器27-0具有與圖2所示的常規(guī)技術同樣的結(jié)構(gòu)。在該實例中，冗余主字線的數(shù)量是一條，并且冗余存儲單元陣列23-0的主字線和子字線通過選擇器被切換。
冗余ROM電路28-0-0到28-0-7保持用于指定底板16中存儲單元陣列21-0到21-7的缺陷存儲單元的缺陷地址，并確定是否選擇冗余存儲單元陣列23-0。當選擇冗余存儲單元陣列23-0時，激活冗余選擇信號RE-0-0到RE-0-7。存儲單元陣列21-0到21-7的缺陷地址相應于包括用于選擇子底板的地址的行地址X3到X13，并且該缺陷地址被編成到提供在冗余ROM電路28-0-0到28-0-7中的熔絲。在初始操作的時刻，熔絲保持的缺陷地址被鎖存電路鎖存。在常規(guī)的讀/寫操作中，當輸入冗余激活信號BE0時，在地址比較器中將輸入的行地址X3到X13和鎖存電路中保持的缺陷地址進行比較。如果比較的結(jié)果相匹配，則輸入的行地址X3到X13被認為是缺陷地址，冗余選擇信號RE被激活。如果比較的結(jié)果不相匹配，不激活則冗余選擇信號RE。8個冗余ROM電路28被提供給子底板17-0，并保持用于指定缺陷存儲單元的最多8個缺陷地址。
讀出放大器25-0是一種用于從存儲單元陣列21-0和冗余存儲單元陣列23-0的存儲單元讀取數(shù)據(jù)的讀出放大器。通過列地址譯碼器18選擇讀出放大器。所選擇的讀出放大器25的輸出作為存儲在存儲器中的數(shù)據(jù)被輸出。
如上所述，當行地址被提供給子底板譯碼器31、行地址譯碼器22，子字譯碼器27和冗余子底板譯碼器32時，則存儲單元陣列21和冗余存儲單元陣列23之間的分配關系就被確定。冗余存儲單元陣列23-0到23-7被分別提供給8個子底板17-0到17-7中的存儲單元陣列21-0到21-7。每個存儲單元陣列21都具有其中通過接收行地址X0到X2的子字譯碼器27選擇的8條子字線的陣列被復制256次的結(jié)構(gòu)。通過用于譯碼行地址X3到X10的行地址譯碼器22選擇該8條子字線的256個陣列。
另一方面，冗余子底板譯碼器32基于行地址X0到X2選擇子底板。被用于進行取代的冗余存儲單元陣列被排列在所選擇的子底板中。因此，8條子字線的陣列和8個子底板通過相同的行地址X0到X2彼此關聯(lián)。即，連接到8條子字線的各個子存儲塊35n被順序地分配給8個冗余存儲單元陣列。此外，由于8條子字線的陣列被行地址X3到X10復制，因此該陣列也同樣被循環(huán)并被順序地分配給冗余存儲單元陣列。
另外，同一冗余存儲單元陣列23-m(m＝0到7)被循環(huán)地分配給8個子存儲塊35-n(n＝0到2047)的每一個。換句話說，滿足n＝8×A+m條件的子存儲塊35n-n被分配給冗余存儲單元陣列23-m(m＝0到7)。這里，A是由行地址X3到X10確定的值，并且是表示根據(jù)本發(fā)明主字線的地址。也就是說，被分配給冗余存儲單元陣列23-X(冗余存儲塊)的子存儲塊35n都具有由行地址X0到X2表示的相同的子字線數(shù)量。
接下來，解釋冗余ROM電路。圖6是示出提供在子底板17-0中的冗余ROM電路28-0-0到28-0-7的結(jié)構(gòu)方框圖。由于冗余ROM電路28-0-0到28-0-7具有同樣的結(jié)構(gòu)，因此下面通過使用參考符號28給出該冗余ROM電路的描述。冗余ROM電路28具有冗余熔絲電路41-3到41-13、由N型MOS晶體管49-3到49-13組成的NOR(或非門)電路50、P型MOS晶體管46、N型MOS晶體管48、反相電路51和52，和P型MOS晶體管53。
冗余熔絲電路41-3到41-13的每個具有熔絲44、P型MOS晶體管45、鎖存電路42，和專用或門電路43。熔絲44保持指定缺陷存儲單元的缺陷地址的一個位的信息。P型MOS晶體管45響應復位信號RST對熔絲44進行預充電。鎖存電路42保持對熔絲44進行預充電的結(jié)果。由鎖存電路42保持的缺陷地址的一個位的信息和輸入地址信號X3到X13的一個位的信息通過專用或門電路43互相比較。如果結(jié)果不匹配，則專用或門電路43激活或非門電路50的輸出。
P型MOS晶體管46和N型MOS晶體管48驅(qū)動或非門電路50以響應用于激活地址比較的冗余激活信號BE。當冗余激活信號BE處于待用狀態(tài)時，P型MOS晶體管46導通，并對或非門電路50進行預充電。當冗余激活信號BE被激活時，N型MOS晶體管48導通，N型MOS晶體管49-3到49-13的源極接地，反相電路51的輸出由從冗余熔絲電路41-3到41-13輸出的地址比較結(jié)果來確定。當在任一個冗余熔絲電路41-3到41-13中檢測到地址不匹配時，冗余熔絲電路41的輸出激活N型MOS晶體管49，并對預充電的電位進行放電。因此，僅僅當所比較的地址都匹配并且來自冗余熔絲電路41的輸出都被無效時，反相電路51的輸入才被激活，這表示該地址是匹配的。
反相電路51和52以及P型MOS晶體管53形成鎖存電路，并保持或非門電路50的輸出。反相電路52的輸出作為在激活時刻用于選擇冗余存儲器的冗余選擇信號RE從冗余ROM電路28輸出。
在這樣的結(jié)構(gòu)中，一個冗余ROM電路28具有相應于行地址X3到X13的11條熔絲44。
接下來，描述主字線和子字線。圖7是用于解釋存儲單元陣列21中主字線MWD和子字線SWD之間的關系圖。行地址X3到X10被行地址譯碼器22譯碼，并且激活主字線MWD中的一條。由于將要被輸入的行地址具有8位，因此激活256條主字線MWD中的一條。
子字譯碼器27對行地址X0到X2進行譯碼，并且激活8個低位行地址譯碼信號中的一個。如圖7A所示，子字驅(qū)動器29-0到29-7被排列在8個低位行地址譯碼信號線和主字線MWD之間的各個交點處。
子字驅(qū)動器29的輸入位于主字線MWD和低位行地址譯碼信號的交叉處，并激活子字線SWD。子字驅(qū)動器29起著開關的作用，該開關由P型MOS晶體管和N型MOS晶體管組成。當主字線MWD被激活時，P型MOS晶體管導通，并且低位行地址譯碼信號的狀態(tài)被反映到子字線SWD。當主字線MWD不被激活時，N型MOS晶體管導通，并且子字線SWD進入待用狀態(tài)。因此，當主字線MWD和低位行地址譯碼信號都處于激活狀態(tài)時，子字線SWD被激活。從而，通過行地址X0到X10選擇一條子字線SWD。
當子字線SWD被激活時，連接到子字線SWD的存儲單元被激活。例如，當從子字驅(qū)動器29-7輸出的子字線SWD被激活時，激活作為連接到子字線SWD的存儲單元組的子存儲塊。在本實施例中，子存儲塊是作為用于取代具有缺陷的存儲單元的單元的段，并且激活段20-7。子存儲塊35-0到35-7具有如參考符號30所表示的位于子字線SWD和位線之間每個交叉處的存儲單元。將要被激活的存儲單元的狀態(tài)出現(xiàn)在與子字線SWD交叉的位線中。存儲在被激活的存儲單元中的數(shù)據(jù)通過列地址譯碼器18選擇的讀出放大器25讀取。同樣，從外部輸入的數(shù)據(jù)被寫入到被激活的存儲單元中。
在冗余存儲單元陣列23中，冗余主字線RMWD和冗余子字線RSWD之間的關系與存儲單元陣列21中的主字線MWD和子字線SWD之間的關系類似。圖7B示出了子底板17-0中的關系。在冗余行地址譯碼器24中，將要被輸入的地址信息不是行地址，而是從冗余ROM電路28-0-0到28-0-7輸出的冗余選擇信號RE-0-0到RE-0-7。同樣，在本實施例中，冗余主字線RMWD的數(shù)量是8條，相應于冗余選擇信號RE-0-0到RE-0-7。每一條冗余主字線RMWD相應于一條冗余子字線RSWD。
冗余行地址譯碼器24-0接收冗余選擇信號RE-0-0到RE-0-7，并激活相應于冗余選擇信號RE-0-0到RE-0-7的冗余主字線RMWD。另一方面，子字譯碼器27-0接收行地址X0到X2，并輸出8個譯碼信號。所有的子字驅(qū)動器29-0到29-7都被連接到相應于8個譯碼信號中所有變?yōu)椤?”的行地址X0到X2的譯碼信號“0”。因此，在子底板17中，子字驅(qū)動器29被連接到相應于變?yōu)椤?”的行地址X0到X2的信號，而在子底板17-n中時，子字驅(qū)動器29被連接到相應于變?yōu)椤皀”的行地址X0到X2的譯碼信號。根據(jù)這樣連接的子字驅(qū)動器29，當冗余主字線RMWD在子底板17中被激活時，僅僅當行地址的低三位X0到X2為“0”時，才激活冗余子字線RSWD。冗余存儲單元陣列23的存儲單元的狀態(tài)出現(xiàn)在與冗余子字線RSWD交叉的位線處。由于行地址譯碼器抑制器信號XDK禁止激活存儲單元陣列21，因此存儲在冗余存儲單元的數(shù)據(jù)通過由列地址譯碼器18選擇的讀出放大器25讀取，并且從外部輸入的數(shù)據(jù)被寫入。同樣在子底板17-1到17-7中，冗余子字線RSWD被激活，并且當行地址的低三位(X0到X2)分別表示“1”到“7”時，缺陷被修復，冗余選擇信號RE被激活。
圖8示出了描述操作的時序圖。如圖8(a)部分所示的復位信號RST在開啟電源后從控制電路11輸入。當輸入復位信號RST時，圖6所示的P型MOS晶體管45被激活，并且電壓被施加給保持指定缺陷存儲單元的缺陷地址的熔絲44。輸入到鎖存電路42的電壓電平基于熔絲44的熔斷/非熔斷來變化。鎖存電路42保持(hold)熔絲的狀態(tài)。
相應于熔斷/非熔斷的電壓電平取決于熔絲元件的類型而不同。在熔化型的例子中，電壓電平在熔絲熔斷情況下變高，而在熔絲非熔斷情況下變低。同樣，在絕緣薄膜毀壞的類型的例子中，電壓電平在薄膜熔化(毀壞)的情況下變高，而在薄膜非熔化(非毀壞)的情況下變低。施加給熔絲44的電壓電平被鎖存電路42保持，并且保持在鎖存電路42中的地址在常規(guī)存儲器讀/寫存儲訪問時被用于地址比較。
如圖8所示的前半部分，當冗余激活信號BE((b)部分)和行地址Xn((c)部分X3到X13)都被輸入到冗余ROM電路時，執(zhí)行地址比較。
如果訪問地址與指定缺陷單元的缺陷地址不匹配，則不激活冗余選擇信號RE((d)部分)。如果所有的冗余選擇信號RE都沒有被激活，則不激活行地址譯碼器抑制器信號XDK。行地址譯碼器22-0變?yōu)橛行?，主字線MWD被激活((e)部分低電平)，從而相應的子字線SWD被激活((f)部分高電平)。此外，用于訪問冗余存儲單元陣列的冗余主字線RMWD被無效((g)部分高電平)，相應的冗余子字線RSWD也同樣被無效((h)部分低電平)。因此在這個實例中，訪問存儲單元陣列21-0中的存儲單元。
如圖8所示的后半部分，冗余激活信號BE((b)部分)和行地址Xn((c)部分X3到X13)都被輸入到冗余ROM電路。當行地址Xn匹配指定缺陷單元的缺陷地址時，冗余選擇信號RE((d)部分)被激活。當冗余選擇信號RE被激活時，在或門電路33中生成行地址譯碼器抑制器信號XDK，行地址譯碼器22-0被無效。從而，主字線MWD被無效((e)部分高電平)，即使子字譯碼器27-0的輸出被激活，子字線SWD仍舊無效((f)部分低電平)。因為冗余選擇信號RE被激活，冗余存儲單元陣列23-0的冗余主字線RMWD((g)部分)被激活。相應于子字譯碼器27-0的輸出的冗余子字線RSWD被激活((h)部分高電平)，冗余存儲單元陣列23-0中相應的存儲單元被訪問。
給出了當出現(xiàn)缺陷時關于存儲單元和冗余存儲單元陣列之間的分配關系的描述。根據(jù)鑲嵌段冗余，當在如圖9所示的存儲單元陣列21-0中產(chǎn)生缺陷存儲單元組55時，根據(jù)缺陷存儲單元55分配冗余存儲單元陣列23-0到23-2。在該冗余存儲單元陣列中，由參考符號56-0到56-2表示的各個部分相應于缺陷存儲單元組55。根據(jù)圖1B所示的常規(guī)技術，通過使用冗余存儲塊74中的三個段來修復在三個段中產(chǎn)生的缺陷。當應用本發(fā)明的技術時，如圖9所示，通過使用冗余存儲單元陣列23-0-0、23-1-0和23-2-0進行修復是可能的，該冗余存儲單元陣列23-0-0、23-1-0和23-2-0是作為冗余存儲塊的冗余存儲單元陣列23-0到23-2各自的冗余段。
圖9所示的是在存儲單元組中產(chǎn)生的缺陷的替換，該存儲單元組連接到三條連續(xù)的子字線，即，三個子存儲塊。下面給出關于在更多的連續(xù)子字線上生成的缺陷的實例描述，例如，在下面情況中一個存儲單元組存在缺陷，存儲單元組被連接到連續(xù)子字線0到7的12條連續(xù)的子字線，該12條連續(xù)的子字線包括相應于一條主字線的連續(xù)子字線0到7和相應于存儲單元陣列21-0中的下一條主字線的子字線0到3。根據(jù)常規(guī)的方法，其中存儲單元陣列21-0與冗余存儲單元陣列23-0關聯(lián)，由于冗余單元陣列23-0中的冗余存儲塊數(shù)量不足(8塊)，因此不可能進行修復。根據(jù)本發(fā)明，存儲單元陣列21-0中產(chǎn)生的缺陷被冗余存儲單元陣列23-0到23-7修復。存儲單元陣列21-0中具有缺陷的段被順序地分配給冗余存儲單元陣列23-0到23-7。兩條冗余字線被用在每個冗余存儲單元陣列23-0到23-3中，并且一條冗余字線被用在每個冗余存儲單元陣列23-4到23-7中。從而，修復這樣的缺陷是可能的。因此，具有高修復率的冗余存儲器能夠被配置有與常規(guī)技術的冗余電路相同數(shù)量的冗余存儲器和熔絲。
根據(jù)鑲嵌段冗余，冗余電路中保持指定缺陷存儲單元的缺陷地址的熔絲的數(shù)量是11條，相應于行地址X3到X13，通過使用這些熔絲對缺陷存儲單元進行修復是可能的。為了通過使用常規(guī)技術的可變通方法來修復同樣的缺陷，相應于行地址X0到X13的14條熔絲作為用于保持缺陷地址的熔絲是必需的，由于要判斷訪問的行地址是否與指定缺陷存儲單元的缺陷地址相匹配。如上所述，當應用本發(fā)明時，常規(guī)的可變通方法中通過使用14條熔絲所修復的集中的缺陷能夠通過使用11條熔絲進行修復。從而，減少了熔絲的數(shù)量。
本實施例已經(jīng)通過使用連接到一條字線作為段的存儲單元組描述了；然而，這里不限于一條字線。如果范圍能夠由地址指定，并且單元能夠被冗余存儲單元取代，則該范圍可被用作段。同樣，用于字線(行地址)的冗余已經(jīng)描述了。很明顯本發(fā)明也能夠應用于位線(列地址)的冗余。
接下來參考圖10，給出根據(jù)本發(fā)明第二實施例的半導體存儲器件的描述。在第二個實施例中，相應于多個子字線的存儲單元組的缺陷作為修復單元的段被修復。與第一個實施例相比較，使用來保持指定缺陷存儲單元的缺陷地址的熔絲數(shù)量能夠被進一步減少。圖10示出了其中與兩條子字關聯(lián)的存儲單元組是一個段并且缺陷被取代的實例。同樣應用于兩條子字以上的單元。與第一實施例中的實例相比較，由于在兩子字為單元中的缺陷被取代，保持指定缺陷存儲單元的缺陷地址的熔絲數(shù)量減少了一半。這里，給出了關于行地址中存儲單元陣列21a和冗余存儲單元陣列23a之間的分配關系的描述。因此，僅示出了與行地址有關的一部分，地址譯碼器和存儲單元陣列，而省略其他部分。另外，下面描述字線(行地址)冗余，這也明顯地可用于位線(列地址)冗余。
DRAM存儲器具有子底板譯碼器31a，存儲單元陣列21a-0到21a-7，行地址譯碼器22a-0到22a-7，冗余存儲單元陣列23a-0到23a-7，冗余行地址譯碼器24a-0到24a-7，其中的每個電路組都具有四個冗余ROM電路的冗余ROM電路組28a-0到28a-7，和冗余子底板譯碼器32a。未示出的子字譯碼器接收行地址X0到X2。在存儲單元陣列中選擇字的方法與第一實施例相同，參考圖7C描述冗余存儲單元陣列中的字選擇。
子底板譯碼器31a接收行地址X11到X13，并輸出子底板選擇信號SM0到SM7給各個子底板。每個子底板的行地址譯碼器22a-0到22a-7接收行地址X3到X10，子字譯碼器接收行地址X0到X2，并且激活每個存儲單元陣列21a-0到21a-7的2048條字線中的一條。每個子底板的存儲單元陣列21a-0到2a-7被來自子底板譯碼器31a的相應子底板選擇信號SM0到SM7激活，并且輸出相應于行地址譯碼器22a-0到22a-7和已激活字線的存儲單元的數(shù)據(jù)。冗余子底板譯碼器32a接收行地址X1和X2，并輸出4個冗余激活信號BE0到BE3。該4個冗余激活信號BE0到BE3被分別提供給冗余ROM電路組28a-0和28a-1、28a-2和28a-3、28a-4和28a-5，以及28a-6和28a-7。因此，兩個冗余ROM電路組被一個冗余激活信號BE激活。冗余ROM電路組28a-n(n＝0到7)接收行地址X3到X13，并輸出作為冗余選擇信號RE-n-0到RE-n-3的具有指定缺陷存儲單元的缺陷地址的比較結(jié)果給冗余行地址譯碼器24a-n。冗余行地址譯碼器24a-n接收冗余選擇信號RE-n-0到RE-n-3，并激活冗余存儲單元陣列23a-n(n＝0到7)的冗余主字線RMWD。被提供給冗余ROM電路組28a-n的冗余ROM電路與冗余存儲單元陣列23a-0到23a-7的兩條子字線關聯(lián)。因此，兩個子字驅(qū)動器29被連接到一條冗余主字線RMWD。每個冗余存儲單元陣列23a-0到23a-7都具有由冗余行地址譯碼器24-0到24-7驅(qū)動的四條主字線，并輸出連接到由子字驅(qū)動器29驅(qū)動的子字線的存儲單元的數(shù)據(jù)。
每個存儲單元陣列21a-0到21a-7都具有2048條字線，并且一條字線由子字譯碼器和接收并譯碼行地址X0到X10的行地址譯碼器22a-0到22a-7選擇。當所有的冗余ROM電路28a確定被訪問的地址與缺陷地址不匹配時，訪問存儲單元陣列21a-0到21a-7中關聯(lián)的存儲單元行。當任一冗余ROM電路28a確定被訪問的地址與缺陷地址相匹配時，激活行地址譯碼器抑制器信號，并且使行地址譯碼器22a-0到22a-7無效。因此，就不訪問存儲單元陣列21a-0到21a-7的存儲單元。
冗余子底板譯碼器32a譯碼行地址X1和X2，并輸出4個冗余激活信號BE0到BE3。一個冗余激活信號BE選擇兩個冗余ROM電路組(28a-0和28a-1，或28a-2和28a-3，或28a-4和28a-5，或28a-6和28a-7)。因此，冗余ROM電路組28a-0和28a-1、28a-2和28a-3、28a-4和28a-5、28a-6和28a-7的每個組能夠被當作一個冗余ROM電路組，并且能被當作具有4個冗余存儲單元的存儲器。
每個都具有8條字線的冗余存儲單元陣列23a-0到23a-7是用于取代缺陷地址的數(shù)據(jù)的冗余存儲塊，該缺陷地址指定存儲單元陣列21a-0到21a-7中的缺陷存儲單元。冗余存儲單元陣列23a-n的8條字線成對地相應于從冗余ROM電路組28a-n(n＝0到7)輸出的各個冗余選擇信號RE-n-0到RE-n-3。冗余選擇信號RE-n-0到RE-n-3的每個通過冗余行地址譯碼器24a-n(n＝0到7)激活一條冗余主字線RMWD。一條冗余主字線連接到兩個子字驅(qū)動器29，并且由行地址X0選擇一條冗余子字線RSWD。行地址X0沒有被輸入到冗余子底板譯碼器32a，并且由輸出的冗余激活信號BE激活的一條冗余ROM電路和兩條字線關聯(lián)。從而，兩條字線相應于存儲單元陣列21a-0到21a-7中的兩條相鄰的字線。
這里，給出了冗余存儲單元陣列23a-0到23a-7中主字線和子字線之間的關系描述，以及關于存儲單元陣列21a-0到21a-7中具有缺陷的子存儲塊和冗余存儲單元陣列23a-0到23a-7中用來取代子存儲塊的冗余子存儲塊之間的分配關系的描述。存儲單元陣列21a-0到21a-7中主字線和子字線之間的關系則參考圖7A在第一實施例中描述。由于同樣應用于本實施例，因此省略該關系的描述。參考圖7C，進行描述關于冗余存儲單元陣列23a-0到23a-7中主字線和子字線之間的關系。圖7示出了子底板17-0中的冗余存儲單元陣列23a-0，和相應的冗余行地址譯碼器24a-0，子字譯碼器27a-0，讀出放大器25-0，以及列地址譯碼器18。
冗余行地址譯碼器24a-0接收冗余選擇信號RE-0-0到RE-0-3，并激活4條冗余主字線RMWD中相應于被激活的冗余選擇信號RE的一條冗余主字線RMWD，該4條冗余主字線RMWD相應于冗余選擇信號RE-0-0到RE-0-3。子字譯碼器27a-0輸出根據(jù)行地址X0到X2激活的8個譯碼信號。在冗余存儲陣列23a-0中，子字驅(qū)動器29基于激活的譯碼信號和冗余主字線RMWD來激活冗余子字線RSWD，并且作為連接到冗余子字線RSWD的存儲單元組的子存儲塊35被激活。讀出放大器25-0基于列地址被列地址譯碼器18選擇。存儲在激活的存儲單元中的數(shù)據(jù)由讀出放大器25-0讀取，并且從外部輸入的數(shù)據(jù)被寫入到其中。
子字譯碼器27a-0輸出基于行地址X0到X2激活的8個譯碼信號。子字驅(qū)動器29-0到29-7被排列在譯碼信號線和冗余主字線之間的交叉處。子字驅(qū)動器29-0到29-7中的每個基于冗余主字線RMWD和譯碼信號激活一條冗余子字線RSWD。圖7C示出了排列在子底板17-0中的冗余存儲單元陣列23a-0，其中當行地址X0到X2為“0”時，子字驅(qū)動器29-0、2、4和6接收激活的譯碼信號，并且當行地址X0到X2為“1”時，子字驅(qū)動器29-1、3、5和7接收激活的譯碼信號。這樣的連接使得在段中指定子存儲塊是可能的。在其他子底板的情況下，在冗余存儲單元陣列23-(2×n)和冗余存儲單元陣列23-(2×n+1)中，當行地址X0到X2為“2×n”時，子字驅(qū)動器29-0、2、4和6接收激活的譯碼信號，并且當行地址X0到X2為“2×n+1”(n＝0、1、2、3)時，子字驅(qū)動器29-1、3、5和7接收激活的譯碼信號。
這種結(jié)構(gòu)中的段相應于兩個子存儲塊，該段是通過使用冗余存儲陣列用于修復存儲單元陣列的缺陷的分配單元。因此，子存儲塊35-0和35-1被分配作為冗余段26-0；子存儲塊35-2和35-3被分配作為冗余段26-1；子存儲塊35-4和35-5被分配作為冗余段26-2；以及子存儲塊35-6和35-7被分配作為冗余段26-3，其中被分配的冗余段替代存儲陣列21-0到21-7的兩個相鄰子字中生成的缺陷。分配的冗余段通過替代具有缺陷并且要被訪問的存儲單元陣列21a-0到21a-7的一個子存儲塊來修復缺陷。
下面描述當存儲器被訪問時的操作。當存儲器被訪問時，冗余ROM電路組28a-0到28a-7同時按照組合28a-0和28a-1、28a-2和28a-3、28a-4和28a-5，以及28a-6和28a-7被激活。冗余ROM電路組28a-0到28a-7中的每個具有四個冗余ROM電路28a-n-0到28a-n-7(n＝0到7)，并且比較輸入的行地址X3到X13和每個電路的熔絲中保持的用于指定缺陷存儲單元的缺陷地址。在匹配的情況下，則行地址X3到X13被確定為有缺陷的地址，同時一個冗余選擇信號RE被激活。冗余主字線和子字線被選擇，冗余主字線相應于從保持缺陷地址的冗余ROM電路28a-n-m(n＝0到7，m＝0到3)輸出的激活冗余選擇信號RE-n-m。然后，冗余存儲單元23a-n被激活，并且所有的存儲單元陣列21a-0到21a-7不被激活。因此，訪問冗余存儲單元陣列23a而不是存儲單元陣列21a，存儲單元陣列21a的缺陷由冗余存儲單元陣列23a取代。在不匹配的情況下，被訪問的地址不作為指定缺陷存儲單元的缺陷地址，存儲單元陣列21a被激活并執(zhí)行常規(guī)訪問。
當冗余ROM電路28a-0到28a-7的每個被冗余激活信號BE0到BE3激活時，比較輸出的行地址X3到X13和熔絲中保持的指定缺陷存儲單元的缺陷地址。因此，行地址X1到X13與缺陷地址相比較，屬于相應于行地址X0的兩條相鄰子字的存儲單元是取代的對象(段)。
因此，作為取代缺陷的分配單元的段是兩個子存儲塊。在由行地址X0到X10選擇的存儲單元陣列21a-0中，存儲單元陣列21a-0-0和21a-0-1被分配給冗余存儲單元陣列23a-0或23a-1，存儲單元陣列21a-0-2和21a-0-3被分配給冗余存儲單元陣列23a-2或23a-3，存儲單元陣列21a-0-4和21a-0-5被分配給冗余存儲單元陣列23a-4或23a-5，存儲單元陣列21a-0-6和21a-0-7被分配給冗余存儲單元陣列23a-6或23a-7，以及存儲單元陣列21a-0-8和21a-0-9被分配給冗余存儲單元陣列23a-0或23a-1。因此，按序循環(huán)地分配段。換句話說，根據(jù)行地址X1到X2，在以兩個子存儲塊單元為一組中，存儲單元陣列21a-0-0到21a-0-2047被重復地分配給冗余存儲單元陣列的一對子存儲塊(23a-0和23a-1，23a-2和23a-3，23a-4和23a-5，以及23a-6和23a-7)。
此外，在存儲單元陣列21a-1到21a-7中，與存儲單元陣列21a-0的情況一樣，存儲單元陣列21a-i-(2×m)和21a-i-(2×m+1)被順序地分配給冗余存儲單元陣列23a-(2×n)或23a-(2×n+1)(i＝1到7，m＝0到1023，n＝0到3，m是提供給存儲單元陣列的段的數(shù)量，n作為冗余存儲塊的數(shù)量由m被4除產(chǎn)生的余數(shù)給定)。
換句話說，下面的描述是能夠存在的。提供相應于存儲單元陣列21a-0到21a-7的冗余存儲單元陣列23a-0到23a-7。每個存儲單元陣列21a具有1024個段，其中當產(chǎn)生缺陷存儲單元時，存儲陣列組是作為被取代單元的段，該存儲陣列組連接到由行地址X0選擇的兩條相鄰的子字線。基于行地址X1和X2，存儲單元陣列21a被認為是其單元是4個相鄰段的段組，從該段組中能夠選擇一個段。在該觀點中，存儲單元陣列21a具有被重復排列并基于行地址X3到X10選擇的256個段組。另一方面，其中排列有冗余存儲單元陣列的子底板由冗余子底板譯碼器32a選擇，行地址X1和X2被輸入到冗余子底板譯碼器32a。這時，冗余子底板譯碼器32a的輸出作為相同的信號被輸入給冗余ROM電路組28a的每兩個電路組。即，冗余ROM電路組28a-0和28a-1，28a-2和28a-3，28a-4和28a-5，以及28a-6和28a-7的每個組能夠被認為是一個冗余ROM電路組。在該實例中，冗余電路組的數(shù)量是4個。因此，具有對應關系的形成段組的4個段和4個冗余ROM電路組由相同的行地址X1與X2選擇。換句話說，4個段被順序地分配給連接到4個冗余ROM電路組的冗余存儲單元陣列。此外，由于行地址X3到X10，4個段被復制，4個段同樣也被循環(huán)順序地分配給冗余存儲單元陣列。
此外，段n(n＝0到1023)以4個為一個單元被循環(huán)地分配給相同的冗余存儲單元陣列組m(冗余存儲單元陣列23-(2×m)和冗余存儲單元陣列23-(2×m+1)的組合)(m＝0到3)。因此，滿足n＝4×A+m關系的段n被分配給冗余存儲單元陣列組m(m＝0到3)。這里，A的值由行地址X3到X10確定。也就是說，分配給冗余存儲單元陣列組x的段x都具有由行地址X1到X2指定的相同的段數(shù)量。
通過對冗余存儲單元陣列執(zhí)行這樣的分配，一個冗余ROM電路28a相應于兩條子字線。與使用具有相同容量的冗余存儲單元陣列的實例相比較，電路的數(shù)量減少了一半。在圖10的情況中，電路的數(shù)量是4。因此，在用于保持指定缺陷存儲單元的缺陷地址的熔絲也同樣減半的狀態(tài)下能夠修復缺陷。
此外，本實施例中已經(jīng)描述了字線(行地址)冗余，該字線冗余也同樣可明顯地應用于位線冗余(列地址)。
另外，第一實施例和第二實施例的組合也同樣有效。每個子底板中一半的冗余電路被配置用來實施如在第一實施例情況中的一個子字單元中的修復，另一半冗余電路被配置用來實施如在第二實施例情況中的兩個子字單元中的修復?？蛇x地，子底板一半的冗余電路被配置用來實施如在第一實施例情況中的一個子字單元中的修復，而子底板另一半的冗余電路被配置用來實施如在第二實施例情況中的兩個子字單元中的修復。通過采用這樣的組合配置，能夠取決缺陷的狀態(tài)實現(xiàn)更詳細的處理，這有效地減少了冗余電路的數(shù)量，尤其是熔絲的數(shù)量。
參考圖11描述第三個實施例。在第三個實施例中，通過使用冗余電路修復缺陷，使用相應于多個子字的存儲單元組作為缺陷修復單元的段。與第二實施例相比較，用于保持指定缺陷位置的缺陷地址的位長度減少，并且所使用的熔絲數(shù)量減少。換句話說，消除了相應于保持缺陷地址的行地址X3的熔絲，該行地址X3被輸入到冗余子底板譯碼器。從而，子底板中的一個存儲陣列和一個冗余陣列是一一對應。圖11示出了在作為段的兩個子字單元中執(zhí)行代替的情況。這里描述了行地址中存儲單元陣列21b和冗余存儲單元陣列23b之間的分配關系，僅示出和行地址關聯(lián)的部分、地址譯碼器和存儲單元陣列，而省略其他部分。此外，下面給出關于字線(行地址)冗余的描述，該字線冗余也同樣可明顯地應用于位線冗余(列地址)。
DRAM存儲器具有子底板譯碼器31b、存儲單元陣列21b-0到21b-7、行地址譯碼器22b-0到22b-7、冗余存儲單元陣列23b-0到23b-7、冗余行地址譯碼器24b-0到24b-7、其中每個都具有4個冗余ROM電路的冗余ROM電路組28b-0到28b-7，和冗余子底板譯碼器32b。此外，行地址X0到X2被輸入到一子字譯碼器(未示出)，在存儲單元陣列中選擇字的方法與第一實施例中的選擇方法相同。同樣，將圖7C中的參考標記23a、24a和27a分別改為23b、24b和27b，關于冗余存儲單元陣列的字選擇與參考圖7C的第二實施例中的字選擇相同。
子底板譯碼器31b接收行地址X11到X13，并輸出子底板選擇信號SM0到SM7給各個子底板。各個子底板的行地址譯碼器22b-0到22b-7接收行地址X3到X10，子字譯碼器接收行地址X0到X2，激活存儲單元陣列21b-0到21b-7的每個的2048條字線中的一條。每個子底板的存儲單元陣列21b-0到21b-7通過相應于來自子底板譯碼器31b的子底板選擇信號SM0到SM7激活，并輸出相應于一條激活字線的存儲單元的數(shù)據(jù)。冗余子底板譯碼器32b接收行地址X1到X13，并輸出8個冗余激活信號BE0到BE7。該8個冗余激活信號BE0到BE7被分別連接到冗余ROM電路組28b-0到28b-7。激活的冗余ROM電路組28b-0到28b-7接收行地址X4到X13，具有指定缺陷存儲單元的缺陷地址的比較結(jié)果作為冗余選擇信號RE-n-0到RE-n-3(n＝0到7)輸出給冗余行地址譯碼器24b-n。冗余行地址譯碼器24b-n接收冗余選擇信號RE-n-0到RE-n-3，并激活冗余存儲單元陣列23a-n(n＝0到7)的冗余主字線RMWD。提供在冗余ROM電路組28b-0到28b-7中的一個冗余ROM電路與冗余存儲單元陣列23b-0到23b-7相關聯(lián)。因此，兩個子字驅(qū)動器29被連接到一條冗余主字線RMWD。冗余存儲單元陣列23b-0到23b-7具有由冗余行地址譯碼器24-0到24-7驅(qū)動的4條主字線，并輸出連接到由子字驅(qū)動器29激活的子字線的存儲單元的數(shù)據(jù)。
存儲單元陣列21b-0到21b-7的每個具有2048條字線，通過子字譯碼器和接收并譯碼行地址X0到X10的行地址譯碼器22b-0到22b-7選擇一條字線。當所有的冗余ROM電路28b確定所訪問的地址與缺陷地址不相匹配時，則訪問存儲單元陣列21b-0到21b-7中相應的存儲單元。當任一冗余ROM電路28b確定所訪問的地址與指定缺陷存儲單元的缺陷地址相匹配時，則激活行地址譯碼器抑制器信號。由于使行地址譯碼器22b-0到22b-7無效，因此不訪問存儲單元陣列21b-0到21b-7中的存儲單元。
冗余子底板譯碼器32b譯碼行地址X1到X3，并輸出8個冗余激活信號BE0到BE7。一個冗余激活信號BE激活冗余ROM電路組28b-0到28b-7中的一個。
冗余存儲單元陣列23b-0到23b-7的每個具有8條字線，并且該冗余存儲單元陣列是用于取代存儲單元陣列21b-0到21b-7中指定缺陷存儲單元的缺陷地址的數(shù)據(jù)的冗余存儲塊。冗余ROM電路組23b-n的8條字線成對地相應于從冗余ROM電路組28b-n(n＝0到7)輸出的每個冗余選擇信號RE-n-0到RE-n-3。冗余選擇信號RE-n-0到RE-n-3的每個通過激活冗余行地址譯碼器24b-n(n＝0到7)來激活一條冗余主字線RMWD。一條冗余主字線RMWD連接到兩個子字驅(qū)動器29，通過行地址X0選擇一條冗余子字線RSWD。該行地址X0不被輸入到冗余子底板譯碼器32b，由作為冗余子底板譯碼器32b的輸出的冗余激活信號BE激活的一個冗余ROM電路對應于兩條字線。從而，兩條字線相應于存儲單元陣列21b-0到21b-7的兩條相鄰字線。
這里，參考圖7A，在第一實施例中已經(jīng)描述了存儲單元陣列21b-0到21b-7中的主字線和子字線之間的關系。該關系也同樣與本實施例的關系相同，這里省略對該關系的描述。同樣，參考圖7C在第二實施例中已經(jīng)描述了冗余存儲單元陣列23b-0到23b-7中的主字線和子字線之間的關系，將圖7C中的參考符號23a，24a，和27a分別改變?yōu)?3b，24b，和27b。該關系也同樣與本實施例的關系相同，這里省略對該關系的描述。
下面說明當存儲器被訪問時的操作。如果訪問存儲器，則具有4個冗余ROM電路28b-n-0到28b-n-3(n＝0到7)的每個冗余ROM電路組28b-n比較將要被輸入的行地址X4到X13和每個電路熔絲保持的指定缺陷存儲單元的缺陷地址。如果匹配，行地址X4到X13被確定為缺陷地址，激活一個冗余選擇信號。選擇子字線和相應于保持缺陷地址的冗余ROM電路28b-n-m(n＝0到7，m＝0到3)的冗余主字線。然后，激活冗余存儲單元陣列23b-n，所有的存儲單元陣列21b-0到21b-7不被激活。從而，訪問冗余存儲單元陣列23b而不是存儲單元陣列21b，存儲單元陣列21b中的缺陷被冗余存儲單元陣列23b取代。如果不匹配，被訪問的地址被確定為不是指定缺陷存儲單元的缺陷地址，激活存儲單元陣列21b，執(zhí)行常規(guī)的訪問。
冗余ROM電路28b-0到28b-7的每個在通過譯碼行地址X1到X3獲得的冗余激活信號BE0到BE7被激活時，冗余ROM電路28b-0到28b-7的每個將輸入的行地址X4到X13和熔絲保持的指定缺陷存儲單元的缺陷地址相比較。因此，行地址X1到X13與缺陷地址相比較，屬于相應于行地址X0的兩個相鄰的子字的存儲單元是取代的對象(段)。
從而，作為取代缺陷的分配單元的段是兩個子存儲塊。在由行地址X0到X10選擇的存儲單元陣列21b-0中，順序地將存儲單元陣列21b-0-0和21b-0-1被分配給冗余存儲單元陣列23b-0，存儲單元陣列21b-0-2和21b-0-3被分配給冗余存儲單元陣列23b-1，存儲單元陣列21b-0-4和21b-0-5被分配給冗余存儲單元陣列23b-2。按序循環(huán)地執(zhí)行分配，其中存儲單元陣列21b-0-14和21b-0-15被分配給冗余存儲單元陣列23b-7，存儲單元陣列21b-0-16和21b-0-17被分配給冗余存儲單元陣列23b-0。也就是說，冗余存儲單元陣列23b-n根據(jù)行地址X1到X3(n＝0到7)被循環(huán)地分配給每兩個子存儲塊的存儲單元陣列21b-0-0到21b-0-2047。
此外，存儲單元陣列21b-i-(2×m)和21b-i-(2×m+1)同樣被順序地分配給存儲單元陣列21b-1和21b-7中的冗余存儲單元陣列23b-n(i＝1到7，m＝0到1023，n＝0到7，m是提供給存儲單元陣列的段的數(shù)量，作為冗余存儲塊的冗余存儲單元陣列數(shù)量的n是由m被8除時產(chǎn)生的余數(shù)給出)，如在存儲單元陣列21b-0的情況中。
換句話說，下面的描述是可能的。提供相應于存儲單元陣列21b-0到21b-7的冗余存儲單元陣列23b-0到23b-7。每個存儲單元陣列21b具有連接到由行地址X0選擇的兩條相鄰的子字線的存儲陣列組的1024個段，該存儲陣列組段，當產(chǎn)生缺陷存儲單元時，該段是用來取代的單元?；谛械刂稾0到X3，存儲單元陣列21b能夠被認為是具有8個相鄰段作為一個單元的段組，其中一個段被選擇。在該方案中，存儲單元陣列21b具有基于行地址X4到X10選擇的重復排列的128個段組。另一方面，排列有冗余存儲單元陣列的子底板由冗余子底板譯碼器23b選擇，行地址X1到X3輸入到冗余子底板譯碼器23b。從而，形成段組的8個段和排列有冗余存儲陣列的8個子底板由相同的行地址X1到X3選擇，并具有對應關系。換句話說，8個段被按序分配給排列在8個子底板中的冗余存儲單元陣列。此外，由于8個段被行地址X4到X10復制，該8個段也同樣按序循環(huán)地被分配給冗余存儲單元陣列。
此外，段n(n＝0到1023)被重復地以每8個為一個單元分配給相同的冗余存儲單元陣列23-m(m＝0到7)。因此，滿足n＝8×A+m關系的段n被分配給冗余存儲單元陣列23-m(m＝0到7)。這里A的值由行地址X4到X10確定。即，分配給冗余存儲單元陣列23-x的段都具有由行地址X1到X3指定的相同數(shù)量的段。
如果執(zhí)行這樣的冗余存儲單元陣列的分配，則兩條子字線對應于一個冗余ROM電路28b，電路的數(shù)量與使用具有相同容量的冗余存儲單元陣列的實例相比較減少了一半。在圖11實例中電路的數(shù)量是4個。此外，用于與指定缺陷存儲單元的缺陷地址相比較的行地址是X4到X13，該地址比第二實施例中的比較地址X3到X13少一位。從而，與第二實施例相比較，當進一步減少用于保持缺陷地址的熔絲數(shù)時，缺陷能夠被修復。
此外，在本實施例中，作為缺陷存儲單元的取代單元的段是連接到兩條字線的存儲單元組，這也擴充地適用于連接到2n條字線的存儲單元組。此外，在本實施例中已經(jīng)描述了字線(行地址)冗余，這也同樣明顯地適用于位線(列地址)冗余。
參考圖12描述了第四個實施例。第四個實施例是其中作為用于冗余電路修復的單元的段是在由主字線選擇的范圍內(nèi)的存儲單元組的實例。冗余存儲單元陣列由一條冗余主字線驅(qū)動，包括在一個子底板中的冗余存儲單元陣列修復一個缺陷。這樣的結(jié)構(gòu)能夠進一步減少用于保持指定缺陷存儲單元的缺陷地址的熔絲數(shù)量。這里，通過行地址給出關于存儲單元陣列21c和冗余存儲單元陣列23c之間的分配關系的描述。因此，僅示出與行地址關聯(lián)的部分和存儲單元陣列，而省略其他部分。此外，下面給出關于字線(行地址)冗余的描述，這也同樣明顯地適用于位線(列地址)冗余。
DRAM存儲器具有存儲單元陣列21c-0到21c-7、行地址譯碼器22c-0到22c-7、子底板譯碼器31c、冗余存儲單元陣列23c-0到23c-7、冗余行地址譯碼器24c-0到24c-7、冗余ROM電路28c-0到28c-7，和冗余子底板譯碼器32c。存儲單元陣列21c-n、行地址譯碼器22c-n、冗余存儲單元陣列23c-n、冗余行地址譯碼器24c-n，和冗余ROM電路28c-n提供給相同的子底板(n＝0到7)。此外，行地址X0到X2被輸入到子字譯碼器(未示出)，存儲單元陣列的字選擇方法與第一實施例中的選擇方法相同。同樣，圖7D中描述了冗余存儲單元陣列的字選擇方法。
子底板譯碼器31c接收行地址X11到X13，輸出子底板選擇信號SM0到SM7到每個子底板。每個子底板的行地址譯碼器22c-0到22c-7接收行地址X3到X10，并接收子字譯碼器的行地址X0到X2，激活每個存儲單元陣列21c-0到21c-7的2048條字線中的一條。每個子底板的存儲單元陣列21c-0到21c-7由來自子底板譯碼器31c相應的子底板選擇信號SM0到SM7激活，并輸出對應于一條已激活的字線的存儲單元的數(shù)據(jù)，所述一條已激活的字線是由子字譯碼器和行地址譯碼器22c-0到22c-7選擇的2048條字線中的一條。冗余子底板譯碼器32c接收行地址X3到X5，并輸出8個冗余激活信號BE0到BE7。8個冗余激活信號BE0到BE7被分別連接到冗余ROM電路28c-0到28c-7。從而，冗余ROM電路28c被行地址X3到X5選擇，隨后被激活。冗余ROM電路28c-0到28c-7接收行地址X6到X13，并將與指定缺陷存儲單元的缺陷地址的比較結(jié)果作為冗余選擇信號RE-n輸出給冗余行地址譯碼器24c-n(n＝0到7)。冗余行地址譯碼器24c-n接收冗余選擇信號RE-n，并激活冗余存儲單元陣列23c-n(n＝0到7)的冗余主字線RMWD。每個冗余ROM電路28c-0到28c-7對應于包括在每個冗余存儲單元陣列23c-0到23c-7中的8條子字線。因此，一條冗余主字線RMWD被連接到8個子字驅(qū)動器29。每個冗余存儲單元陣列23c-0到23c-7具有由相應的冗余行地址譯碼器24c-0到24c-7驅(qū)動的一條主字線，并輸出連接到由子字驅(qū)動器29激活的子字線的存儲單元的數(shù)據(jù)。
每個存儲單元陣列21c-0到21c-7都具有2048條字線，2048條字線通過使用行地址譯碼器22c-0到22c-7和子字譯碼器對行地址X0到X10進行譯碼來選擇。當所有的冗余ROM電路28c判斷所訪問的地址與缺陷地址不對應時，存儲單元陣列21c-0到21c-7具有將要被訪問的關聯(lián)存儲單元。如果任一冗余ROM電路28c判斷所訪問的地址與缺陷地址對應，則激活行地址譯碼器抑制器信號，并使行地址譯碼器22c-0到22c-7無效。因此，存儲單元陣列21c-0到21c-7的存儲單元不被訪問。
冗余子底板譯碼器32c接收并譯碼行地址X3到X5，并輸出8個冗余激活信號BE0到BE7給冗余ROM電路28c-0到28c-7。從而，選擇冗余ROM電路28c-0到28c-7基于行地址X3到X5，隨后被激活。
具有8條字線的每個冗余存儲單元陣列23c-0到23c-7是用于取代指定存儲單元陣列21c-0到21c-7的缺陷存儲單元的缺陷地址的數(shù)據(jù)的冗余存儲塊。冗余存儲單元陣列23c-n的8條字線對應于從冗余ROM電路28c-n輸出的冗余選擇信號RE-n。每個冗余選擇信號RE-n通過冗余行地址譯碼器24c-n激活一條冗余主字線RMWD。一條冗余主字線RMWD被連接到8個子字驅(qū)動器29，通過行地址X0到X2選擇一條冗余子字線RSWD。由于示出了子字地址的行地址X0到X2不被輸入給冗余子底板譯碼器32c，將要被激活的8條字線對應于存儲單元陣列21c-0到21c-7的主字線MWD。
這里，給出了關于冗余存儲單元陣列23c-0到23c-7中的主字線和子字線之間的關系，以及關于具有缺陷的存儲單元陣列21c-0到21c-7的子存儲塊和用來取代前者的冗余存儲單元陣列23c-0到23c-7的冗余子存儲塊之間的分配關系的描述。參考圖7A在第一實施例中描述了存儲單元陣列21c-0到21c-7中主字線和子字線之間的關系。該關系也與本實施例中主字線和子字線之間的關系相同，因此這里省略對其關系的描述。參考圖7D解釋了冗余存儲單元陣列23c-0到23c-7中的主字線和子字線之間的關系。圖7D示出了子底板17-0中的冗余存儲單元陣列23c-0，以及關聯(lián)的冗余行地址譯碼器24c-0，子字譯碼器27c-0，讀出放大器25-0，和行地址譯碼器18。
冗余行地址譯碼器24c-0接收冗余選擇信號RE-0，并激活相應于冗余選擇信號RE-0的一條冗余主字線RMWD。子字譯碼器27c-0輸出基于行地址X0到X2激活的8個譯碼信號。在冗余存儲陣列23c-0中，子字驅(qū)動器29基于激活的譯碼信號和冗余主字線RMWD激活冗余子字線RSWD，并激活子存儲塊35，該存儲塊35是連接到冗余子字線RSWD的存儲單元組。列地址譯碼器18基于列地址來選擇讀出放大器25-0，讀取存儲在由讀出放大器25-0激活的存儲單元中的數(shù)據(jù)，寫入從外部輸入的數(shù)據(jù)。
子字譯碼器27c-0輸出基于行地址X0到X2激活的8個譯碼信號。子字驅(qū)動器29-0到29-7被排列在譯碼信號線和冗余主字線的交叉點處。每個子字驅(qū)動器29-0到29-7基于冗余主字線RMWD和譯碼信號來激活一條冗余子字線RSWD。由于子字驅(qū)動器29-0到29-7分別相應于子字譯碼器27c-0的8個譯碼信號，當行地址X0到X2是“0”到“7”時，則子字驅(qū)動器29-0到29-7接收激活的譯碼信號。這樣的連接使得在段中指定子存儲塊是可能的。對于其他子底板也執(zhí)行同樣的連接。
此外，在這樣的連接中，作為通過使用冗余存儲陣列用于修復存儲單元陣列缺陷的分配單元的段是8個子存儲塊。因此，子存儲塊35-0到35-7被分配作為冗余段26，充當用于取代在存儲陣列21-0到21-7的8個相鄰子字(一個主字)中產(chǎn)生的缺陷的存儲陣列。被分配的冗余段通過取代具有缺陷并被訪問的存儲單元陣列21c-0到21c-7的每一個子存儲塊來修復缺陷。
下面描述當存儲器被訪問時的操作。如果存儲器被訪問，由冗余子底板譯碼器32c輸出的信號激活的冗余ROM電路28c-0到28c-7接收行地址X6到X13，比較輸入的行地址X6到X13和保持在內(nèi)部提供的熔絲中用于指定存儲單元陣列21c-0到21c-7的缺陷存儲單元的缺陷地址。如果比較的結(jié)果相匹配，則輸入的行地址X6到X13被認為是指定缺陷存儲單元的缺陷地址，激活冗余選擇信號。被提供激活的冗余選擇信號RE的冗余行地址譯碼器24c-n激活冗余主字線RMWD。然后，選擇子字線和相應于保持相應地址的冗余ROM電路28c-n的冗余主字線，激活冗余存儲單元陣列23c-n。除了激活冗余存儲單元陣列23c-n以外，通過行地址譯碼器抑制器信號不激活所有的存儲單元陣列21c-0到21c-7。因此，訪問冗余存儲單元陣列23c而不是存儲陣列21c，通過使用冗余存儲單元陣列23c來取代存儲單元陣列21c的缺陷。如果比較的結(jié)果不匹配，則被訪問的地址不認為是指定缺陷存儲單元的缺陷地址，則激活存儲單元陣列21c，并執(zhí)行常規(guī)的訪問。
冗余ROM電路28c-0到28c-7的每個，在被通過譯碼行地址X3到X5獲得的冗余激活信號BE0到BE7激活時，比較輸入的地址X6到X13和熔絲保持的用于指定缺陷存儲單元的缺陷地址。從而，行地址X3到X13與缺陷地址相比較，屬于包括相應于行地址X0到X2的8個子字的一條主字的存儲單元是替換的對象(段)。
因此，作為取代缺陷的分配單元的段是8個子存儲塊(相應于主字)。在由行地址X0到X10選擇的存儲單元陣列21c-0中，存儲單元陣列21c-0-0到21c-0-7被分配給冗余存儲單元陣列23c-0，存儲單元陣列21c-0-8到21c-0-15被分配給冗余存儲單元陣列23c-1，以及存儲單元陣列21c-0-16到21c-0-23被順序地分配給冗余存儲單元陣列23c-2。此外，按序地循環(huán)執(zhí)行分配，其中存儲單元陣列21c-0-56到21c-0-63被分配給冗余存儲單元陣列23c-7，然后，存儲單元陣列21c-0-64到21c-0-71被分配給冗余存儲單元陣列23c-n。
此外，存儲單元陣列21c-i-(8m)到21c-i-(8m+7)也同樣按順序被分配給存儲單元陣列21c-1到21c-7中的冗余存儲單元陣列23c-n，和存儲單元陣列21c-0的情況一樣(m＝0到255，n＝0到7，m是提供給存儲單元陣列的段的數(shù)量，作為冗余存儲塊數(shù)量的n是通過m被8除時得到的余數(shù)給定的)。
如果對冗余存儲單元陣列執(zhí)行這樣的分配，一個冗余ROM電路28c相應于8條子字線，即一條主字線，電路數(shù)量是使用具有相同容量的冗余存儲單元陣列情況的1/8。在圖12中，8個子字被用于一個電路。同樣，由于將由冗余ROM電路28c保持的用于指定缺陷存儲單元的缺陷地址僅具有8位，該8位是X6到X13，因此同樣可以減少每個電路的熔絲數(shù)量。從而，電路數(shù)量和每個電路中熔絲數(shù)量的減少能夠大大減少每個存儲芯片的熔絲數(shù)量并修復缺陷。另外，如果冗余存儲陣列23c的容量增加，本實施例能夠被擴充并能夠應用于多個主字線。
為了簡化說明，上述實施例中已經(jīng)描述了行側(cè)的冗余電路，如果該段作為連接到相同位線和多個相鄰位線的存儲單元組被讀取，和行側(cè)的情況一樣，其也可清楚地被應用于列側(cè)冗余電路。此外，通過DRAM的實例已經(jīng)描述了關于冗余存儲塊的分配。然而，很明顯本發(fā)明不僅僅應用于DRAM而且還可應用于具有冗余存儲器的存儲器。
權(quán)利要求
1.一種具有冗余電路的半導體存儲器件，包括多個存儲塊；和提供給所述的多個存儲塊的每個存儲塊的多個冗余存儲塊，其中用于選擇所述的多個存儲塊的每個存儲塊的地址位不同于用于選擇所述的多個冗余存儲塊的每個的地址位。
2.根據(jù)權(quán)利要求1的所述半導體存儲器件，其中所述的多個存儲塊的每個所擁有的一個或多個相鄰存儲單元行或列是作為替換對象的分配單元的段，具有缺陷的相鄰段由所述的多個冗余存儲塊的不同的冗余存儲塊取代。
3.根據(jù)權(quán)利要求2的所述半導體存儲器件，其中定義所述段的地址位是低地址位，用于選擇所述多個冗余存儲塊的地址位包括緊鄰于所述低地址位的高地址位。
4.根據(jù)權(quán)利要求2的所述半導體存儲器件，其中所述段的單元等于所述子字線的數(shù)量。
5.一種半導體存儲器件，包括具有多個段的存儲塊，所述的多個段的每個包括多個存儲單元；和提供給所述存儲塊的多個冗余存儲塊，其中所述的多個冗余存儲塊的每個具有用于替代在所述的多個段中具有缺陷的任何段的冗余段，所述的多個段循環(huán)并順序地分配給所述的多個冗余存儲塊，以及所述的多個段中的每個當存在缺陷時由所述分配的冗余存儲塊取代。
6.一種半導體存儲器件，包括多個存儲塊，每個存儲塊都具有多個段，所述的多個段的每個包括多個存儲單元；和提供給所述多個存儲塊的多個冗余存儲塊，其中所述的多個冗余存儲塊的每個具有替代所述的多個段中具有缺陷的任何段的冗余段，所述的多個段循環(huán)并順序地分配給所述多個冗余存儲塊，以及所述的多個段的每個段在存在缺陷時由所述分配的冗余存儲塊取代。
7.一種具有多個存儲塊的半導體存儲器件，其中所述的多個存儲塊的每個存儲塊包括多個段，替代所述的多個段中具有缺陷的任何段的冗余存儲塊被物理地提供給所述的多個存儲塊的每個，所述的冗余存儲塊被邏輯共有地分配給所述的多個存儲塊，以及所述的多個段中的每個段在存在缺陷時由所述分配的冗余存儲塊取代。
8.根據(jù)權(quán)利要求5至7中任一項的所述半導體器件，其中所述多個段的第一段和第二段彼此相鄰，分配給所述第一段的第一冗余存儲塊與分配給所述第二段的第二冗余存儲塊是不同的冗余存儲塊。
9.根據(jù)權(quán)利要求8的所述半導體器件，其中表示所述第一段的地址與表示所述第二段的地址是連續(xù)的地址，表示所述第一冗余存儲塊的數(shù)量與表示第二冗余存儲塊的數(shù)量是循環(huán)連續(xù)的。
10.根據(jù)權(quán)利要求5至9中任一項的所述半導體器件，其中當表示所述任何段的地址被所述冗余存儲塊的數(shù)量除時，表示分配給所述的多個段的任一段的所述冗余存儲塊的數(shù)量由所產(chǎn)生的余數(shù)給定。
11.根據(jù)權(quán)利要求5至10中任一項的所述半導體器件，其中所述的多個段的每個段是連接到2n(n＝0、1、2、…)條字線或位線的一組存儲單元，當所述字線或所述位線的數(shù)量是復數(shù)個時，所述的字線或位線相鄰。
12.根據(jù)權(quán)利要求5至11中任一項的所述半導體器件，其中輸入到用于選擇所述多個段的任一段的譯碼電路的地址的多個低位被輸入到用于選擇所述冗余存儲塊的譯碼電路。
全文摘要
在具有冗余電路的半導體存儲器件中，該冗余電路用于處理缺陷存儲單元的修復，被不均勻分布的存儲單元缺陷能夠被有效地修復。該半導體存儲器件具有多個存儲塊，該存儲塊包括多個段。用于替代段的缺陷數(shù)據(jù)的冗余存儲塊被物理地提供給每個存儲塊。冗余存儲塊的塊地址被邏輯地共同分配給多個存儲塊。
文檔編號G11C29/00GK1823392SQ20048002047
公開日2006年8月23日 申請日期2004年7月13日 優(yōu)先權(quán)日2003年7月15日
發(fā)明者小川澄男, 越川康二 申請人:爾必達存儲器株式會社