專利名稱：測試半導體存儲單元和存儲陣列的可編程性的方法和電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性可編程半導體存儲器的測試，特別涉及測試非易失性可編程半導體存儲單元的可編程性，這些半導體存儲單元利用電介質(zhì)，例如MOS柵電介質(zhì)的擊穿現(xiàn)象來存儲數(shù)字信息。
背景技術(shù)：
非易失性存儲器在斷電時仍然保存所存儲的數(shù)據(jù)，這在很多不同類型的計算機和其他電子設(shè)備中是需要的，或者至少是非常希望的。用于制造各種類型的非易失存儲器的各種工藝改進趨于滯后于廣泛應(yīng)用的工藝，諸如先進的CMOS邏輯工藝。例如，用于像快閃EEPROM器件的器件工藝往往比標準的先進CMOS邏輯工藝多30％的掩模步驟，以便制造高電壓發(fā)生電路、三阱、浮置柵、ONO層，以及在這些器件中一般具有的特殊的源和漏結(jié)所需的各種特殊區(qū)域和結(jié)構(gòu)。
據(jù)此，用于快閃器件的工藝趨于落后于標準的先進CMOS邏輯工藝一到兩代，并且每片晶片的成本要比后者貴30％左右。作為另一個例子，反熔絲工藝必須適合于制作各種反熔絲結(jié)構(gòu)和高電壓電路，因此該工藝同樣趨于比標準的先進CMOS工藝落后大約一代。
在我們在2001年12月17日提交的共同未決美國專利申請序列號No.10/024,327和在2001年9月18日提交的美國專利申請序列號No.09/955,641中，描述了一種CMOS工藝可兼容的單一多晶非易失存儲單元和陣列。所披露的非易失存儲單元有低成本和高可靠性的優(yōu)點。因為在我們共同未決的申請中描述的非易失存儲器的新穎性特征，因此通常用于閃存的測試工具就不適用。因此，本發(fā)明提供了用于測試利用柵極氧化物擊穿的非易失存儲器的電路和方法。


圖1是根據(jù)本發(fā)明的一部分存儲陣列的電路示意圖。
圖2是圖1所示的一部分存儲陣列的局部布局圖。
圖3是對應(yīng)于圖2的部分存儲陣列的集成電路結(jié)構(gòu)的截面圖。
圖4是圖3的集成電路結(jié)構(gòu)的變型的截面圖。
圖5是根據(jù)本發(fā)明的另一種存儲陣列的部分電路示意圖。
圖6是圖5所示部分存儲陣列的局部布局圖。
圖7是對應(yīng)于圖6的部分存儲陣列的集成電路結(jié)構(gòu)的截面圖。
圖8是電壓值表。
圖9是電壓值表。
圖10是電壓值表。
圖11是半導體存儲陣列的可選實施例的示意圖。
圖12是圖11所示的一部分存儲陣列的局部布局圖。
圖13是半導體存儲器的方框示意圖。
圖14是圖11所示的帶有使用可變字線電壓的編程電路的存儲陣列的示意圖。
圖15是圖11所示的帶有使用可變選擇晶體管電壓的編程電路的存儲陣列的示意圖。
圖16是圖11所示的帶有使用可變電流控制的編程電路的存儲陣列的示意圖。
圖17是存儲陣列和用來測試存儲陣列中單元的可編程性的測試電路示意圖。
具體實施例方式
在以下給出的詳細描述中，公開了三種不同的存儲單元實施例。在這里公開的編程方法和電路都適用于這三種。此外，提供了許多詳細的細節(jié)以提供對本發(fā)明實施例的徹底理解。然而，相關(guān)領(lǐng)域的技術(shù)人員將會認識到，本發(fā)明在沒有一個或多個具體細節(jié)的情況下、或者采用其它的方法、元件、材料等也可以實施。另外，對一些公知的結(jié)構(gòu)、材料或操作就不再詳述或示出，以避免混淆本發(fā)明的某些方面。
整個說明書中提到的“一個實施例”或“實施例”表示與該實施例結(jié)合描述的特定特征、結(jié)構(gòu)或特性包含在本發(fā)明的至少一個實施例中。因此，在整個說明書中的各處所出現(xiàn)的“在一個實施例中”或“在實施例中”等措詞不一定全指同一個實施例。而且，具體的特點、結(jié)構(gòu)或特性可以在一個實施例或多個實施例中以任何合適的方式結(jié)合在一起。
存儲單元和陣列結(jié)構(gòu)及操作首先在圖1-13中提供了對存儲單元和陣列的詳細描述。然后在圖14-16中示出了編程電路和方法的詳細描述。接著在圖17中示出了測試電路和方法的詳細描述。
圖1中的示意圖給出了包含幾個存儲單元的存儲陣列100的任意4×4部分的例子，圖1給出了16個存儲單元，每一個單元都包含MOS晶體管和MOS半晶體管。例如，在第1行R1和第1列C1的交叉點的存儲單元包含n溝道MOS晶體管115，該晶體管115的柵極與行線R1連接，其源極與源線S1連接，漏極與MOS半晶體管111的一個端子連接。
這里的MOS晶體管115也稱為選擇晶體管，用來“選擇”用于編程或讀出的特定存儲單元。如下所述，在編程步驟中，給選擇晶體管和MOS半晶體管111加電壓，以便擊穿MOS半晶體管111的柵極氧化物。然而，不希望擊穿選擇晶體管的柵極氧化物。因此，在某些可選實施例中，選擇晶體管的柵極氧化物可以制造為具有比MOS半晶體管111的更厚的柵極氧化物。另外或者選擇地，選擇晶體管可以被更能抗擊穿的器件來代替。
MOS半晶體管111的柵極與列線C1連接。圖1中給出的其它存儲單元由下面的一些半晶體管-晶體管對構(gòu)成112和116、113和117、114和118、125和121、126和122、127和123、128和124、131和135、132和136、133和137、134和138、145和141、146和142、147和143以及148和144。
MOS半晶體管的工作如下。在編程或讀出時，給柵極加上正電壓(對p-型有源區(qū))，其是電容的一個端子。該柵極起到電容的一個極板的作用，同時也使柵極下方形成n形反型層。該反型層起電容的另一個極板的作用，并與源/漏區(qū)一起構(gòu)成電容的第二個端子。
在圖1的存儲陣列100中使用半晶體管型數(shù)據(jù)存儲元件是有利的，因為半晶體管可用許多常規(guī)的MOS和CMOS工藝制作而不需添加任何掩模步驟。然而，如果需要，也可使用其它種類的超薄電介質(zhì)數(shù)據(jù)存儲元件。例如，電容型數(shù)據(jù)存儲元件可有利地在任一個方向上編程，而且當給超薄電介質(zhì)加應(yīng)力時具有更小的電阻，但在某些工藝中可能需要額外的掩蔽步驟。圖3示出了半晶體管型數(shù)據(jù)存儲元件的截面圖，圖4示出了電容型數(shù)據(jù)存儲元件的截面圖。
雖然只示出了存儲陣列100的4×4部分，但實際上當用例如先進的0.13μm CMOS邏輯工藝制作時，這樣的存儲陣列包含有大約一千兆比特數(shù)量級的存儲單元，隨著CMOS邏輯工藝的進一步改進還將實現(xiàn)更大的存儲器。存儲器100實際上被組織成一些字節(jié)、頁面和冗余行或者列(未示出)，這種組織可用所需要的任何方式進行。在本領(lǐng)域有許多合適的存儲器組織結(jié)構(gòu)是公知的。
圖2給出了一部分存儲陣列100的局部布局圖200，并且圖3呈現(xiàn)了一個說明性MOS集成電路300的截面，表現(xiàn)了根據(jù)圖2的布局圖，與由晶體管-半晶體管對115和111以及121和125形成的成對存儲單元對應(yīng)的其主要結(jié)構(gòu)。圖2的布置圖適用于如先進CMOS邏輯工藝?！癕OS”這個詞在字面上的意思是金屬-氧化物-硅。雖然字母“M”表示“金屬”柵極結(jié)構(gòu)，字母“O”表示氧化物，但MOS這個詞語通常理解為適用于包括摻雜多晶硅、其它良導體在內(nèi)的任何柵材料，以及不限于二氧化硅的各種不同類型的柵極電介質(zhì)，這個詞語在本說明中就是這樣用的。例如，電介質(zhì)可以是任何類型的電介質(zhì)，比如氧化物或氮化物，它在加上一段時間的電壓時就會發(fā)生硬擊穿或軟擊穿。在一個實施例中，使用了約50埃厚的熱生長柵極氧化硅。
存儲陣列100最好是采用柵格方式布局，其中使列線如C1和C2與行線如R1，R2，R3和R4以及擴散源線垂直。為形成包括氧化物溝槽302和314(圖3)的氧化物隔離結(jié)構(gòu)和限定有源區(qū)如313(圖3)，使用了包含圖形213(圖2)的有源區(qū)掩模，其中有源區(qū)將包括存儲陣列的各個晶體管、半晶體管和擴散源線。位于行線R1和列線C1交叉點的MOS半晶體管111和MOS晶體管115、和位于行線R2和列線C1交叉點的MOS半晶體管125和MOS晶體管121是在p阱有源區(qū)313中以下面的方式形成的。
在形成超薄柵極氧化物層312后淀積和摻雜多晶硅，然后用柵極掩模進行布圖，柵極掩模包含的圖形有例如，半晶體管111、125的柵極311和301的圖形211、214、221和224(以及半晶體管112、126和其它半晶體管的柵極(未給出))，和例如行線R1和R2的R1和R2圖形，其也起選擇晶體管115、121、116和122(以及其它選擇晶體管)的柵極的作用。各個源區(qū)和漏區(qū)通過負性輕摻雜漏(“NLDD”)工藝步驟(注入物、間隔物、和n+源/漏注入物)而形成，形成n+區(qū)306、308和310。區(qū)308也是擴散源線的一部分。用包括圖形210、215、220和225(圖2)的接觸掩模形成到達柵極301和311(圖3)和其它柵極(未給出)的接觸通孔。金屬掩模包括標有C1和C2(圖2)的虛線圖形，用于形成如C1和C2的列線，這些列線與多晶硅行線如R1、R2、R3和R4及擴散源線垂直。存儲器100中的其它晶體管-半晶體管對用同樣的方法同時形成。
圖4所示是一個說明性MOS集成電路400的主要結(jié)構(gòu)的截面圖。截面400與圖3的截面300類似，只是圖3中的半晶體管125和111被另一種超薄電介質(zhì)數(shù)據(jù)存儲元件、即電容器425和411所代替。位于行線R1和列線C1交叉點的電容器411是由多晶硅柵極311形成的，它是通過用圖形210限定的金屬接觸來實現(xiàn)接觸的，并覆蓋在柵極氧化物312和深擴散n+區(qū)410上面。同樣，位于行線R2和列線C1交叉點的MOS電容器425是由多晶硅柵極301形成的，它是通過用圖形215限定的金屬接觸來實現(xiàn)接觸的，并覆蓋在柵極氧化物312和深擴散n+區(qū)406上面。
n+區(qū)406和410允許電容器425和411相對于圖3的半晶體管125和111具有非常低的電阻導電態(tài)，這取決于建立反型層以便傳導電流。電容器425和411的另一個優(yōu)點是它們可通過在任一個方向流動的電流進行編程。電容器406和410的一個缺點就是它們一般都需要通過增加掩模步驟和/或注入步驟工藝來對商業(yè)上可利用的工藝進行修改。例如，形成n+區(qū)406和410的合適技術(shù)包括在淀積柵極多晶硅之前使用埋置的n+注入物，或者在淀積多晶硅和刻蝕之后進行側(cè)面注入擴散。雖然n+區(qū)406和410示出比與其集成的摻雜區(qū)306和310擴散得更深一些，但擴散的深度是可以根據(jù)需求改變的。
存儲陣列100的一個變形是圖5所示的存儲陣列500，該圖示出了存儲單元的較大存儲陣列的任意4×4部分，每一個存儲單元都包含MOS晶體管和MOS半晶體管。例如，位于第1行R1和第1列C1的交叉點的存儲單元包括其柵極連接到行線R1、其漏極連接到第1列C1、其源極連接到MOS半晶體管511的一個端子的n溝道MOS晶體管515。MOS半晶體管511的柵極端連接到源線S1。圖1中所示的其它存儲單元是通過類似的半晶體管-晶體管對構(gòu)成的，它們是512和516、513和517、514和518、521和525、522和526、523和527、524和528、531和535、532和536、533和537、534和538、541和545、542和546、543和547以及544和548。
正如圖1的存儲陣列的情況那樣，在圖5所示的存儲陣列中，可用MOS電容器來代替MOS半晶體管。
圖6所示為存儲陣列500的一部分的局部布局圖600，圖7給出了說明性MOS集成電路700主要結(jié)構(gòu)的截面圖，根據(jù)圖5的布局圖，其對應(yīng)于由晶體管-半晶體管對515和511以及525和521構(gòu)成的存儲單元對。例如，圖6的布局圖適合于先進CMOS邏輯工藝。存儲陣列500最好是以柵格方式布局，其中列線如C1和C2與行線如R1，R2，R3和R4及源線如S1垂直。用包括圖形612、614、622和624(圖6)的n+擴散和有源區(qū)掩模，形成包括氧化物溝槽704(圖7)的氧化物隔離結(jié)構(gòu)，并限定有源區(qū)如710(圖7)，其將包括存儲陣列的各個晶體管和半晶體管。位于行線R1和列線C1交叉點的MOS半晶體管511和MOS晶體管515、以及位于行線R2和列線C1交叉點的MOS半晶體管521和MOS晶體管525是在p阱有源區(qū)710中以下面的方式形成的。形成超薄柵極氧化物702后進行多晶硅淀積和摻雜，用包含圖形例如R1、S1和R2的柵極掩模進行布圖，這些圖形用作選擇晶體管515、525、516和526以及半晶體管511、521、512和522的柵極。各個源區(qū)和漏區(qū)通過負性輕摻雜漏(“NLDD”)工藝步驟(注入物、隔離物和n+源/漏注入物)來形成，形成n+區(qū)712、714、716和718(圖7)。使用包含圖形610、616、620和626(圖6)的接觸掩模形成到達漏極712和718(圖7)以及到達其它漏極(未給出)的接觸通孔。金屬掩模包括標有C1和C2(圖6)的虛線圖形，用來形成列線如C1和C2，其與多晶硅行線如R1、R2、R3和R4以及多晶硅源線如S1垂直。存儲器500中的其它晶體管-半晶體管對用同樣的方法同時形成。
現(xiàn)在參照圖8所示的說明性電壓來說明存儲陣列100的工作。需要理解的是這些電壓是說明性的，在不同的應(yīng)用中或當使用不同的工藝技術(shù)時，很可能就要使用不同的電壓。在編程時，存儲陣列100中的各個存儲單元就暴露在四種可能的電壓組合之一下，其表示在圖8的行801、802、803和804上。讀取電壓表示在行805、806、807和808上。
假定被選擇的行和列(“SR/SC”)是R1和C1，用它來對由晶體管115和半晶體管111組成的存儲單元進行編程。正如行801上所示的那樣，在行線R1上的電壓是2.5V，在源線S1上的電壓是0V，足以使晶體管115導通，并使晶體管115的漏極變成0V。在列線C1上的電壓是7.0V，它在半晶體管111的兩端產(chǎn)生7V的電位差。將半晶體管111中的柵極氧化物212設(shè)計成在該電位差下?lián)舸?，從而對存儲單元進行編程。當半晶體管111擊穿時，獲得的導電通路有足夠的電阻率來防止晶體管115的柵極氧化物212退化或擊穿。作為一個例子，在某些器件中，晶體管115的溝道電阻大約在10KΩ的數(shù)量級，而擊穿后的氧化物的電阻為大于約100KΩ的數(shù)量級。
在R1和C1是被選擇的行和列的情況下，考慮對于位于被選擇行和未被選擇列(“SR/UC”)的交叉點上、由晶體管116和半晶體管112所構(gòu)成的存儲單元的影響。正如行802上所示那樣，在行線R1上的電壓是2.5V，在源線S1上的電壓是0V，該電壓足以使晶體管116導通并使晶體管115的漏極變成0V。然而，在列線C2上的電壓是0V，這會在半晶體管112的兩端產(chǎn)生一個0V的電位差。存儲單元不進行編程。
在R1和C1是被選擇的行和列的情況下，考慮對于位于未被選擇的行和被選擇的列(“UR/SC”)交叉點上、由晶體管121和半晶體管125構(gòu)成的存儲單元的影響。正如行803所示那樣，行線R2上的電壓是0V，源線S1上的電壓是0V，于是晶體管121不導通，而且晶體管121和半晶體管125的漏極之間的節(jié)點浮置。在列線C1上的電壓是7.0V，這使在半晶體管125兩端產(chǎn)生一個不到約4V的電位差。存儲單元不進行編程，且在沒有任何電流流動的情況下，不到約4V的電位差不足以使半晶體管125或晶體管121中的柵極氧化物出現(xiàn)損傷或者退化。
在R1和C1是被選擇的行和列的情況下，考慮對于位于未被選擇的行和未被選擇的列(“UR/UC”)交叉點上、由晶體管122和半晶體管126所構(gòu)成的存儲單元的影響。正如行804上所示那樣，在行線R2上的電壓是0V，在源線S1上的電壓是0V，所以晶體管122不導通。在列線C2上的電壓也是0V，所以在半晶體管126兩端沒有電位差形成。存儲單元不編程。
存儲陣列100的讀出方式如下。在被選擇行(“SR”)上加2.5V的讀選電壓，在被選擇列(“SC”)上加1.5V的讀列選電壓。所有其它未被選擇的行(“UR”)和未被選擇的列(“UC”)設(shè)置為0V。假定R1和C1是被選擇的行和列(“SR/SC”)，且由晶體管115和半晶體管111形成的存儲單元被編程。正如行805上所示那樣，通過行線R1給晶體管115的柵極加上2.5V(讀選電壓)，通過源線S1給源極加上0V電壓，使電流從列線C1被引出，其在1.5V下表明存儲單元被編程。如果存儲單元未被編程，就不會有電流的流動，以表示存儲單元未被編程。
在具有未被選擇行或者未被選擇列的交叉點處，沒有電流被存儲單元引出。正如行806所示的對于被選擇行線和未被選擇列線的情況，給存儲單元中的晶體管的柵極加上2.5V的電壓，但是由于在列線上的電壓是0V，所以沒有電流流動。正如行807上所示的對于未被選擇行線和被選擇的列線的情況，加在存儲單元中晶體管柵極上的電壓是0V。雖然列線上存在的電壓是1.5V，但由于晶體管保持截止，所以沒有電流流動。正如行808上所示的對于未被選擇行線和未被選擇列線的情況那樣，加在存儲單元中晶體管的柵極上的電壓是0V，而且在列線上存在的電壓是0V，所以沒有電流流動。
現(xiàn)在參照圖9和10所示的電壓來說明存儲陣列500的工作。這些電壓是說明性的，在不同的應(yīng)用中或當使用不同的工藝技術(shù)時，很可能就要使用不同的電壓。還應(yīng)理解，雖然在圖8、9和10的表中所列的電壓值是不同的，但各個電壓值后面的原理是一樣的，這說明了有用電壓的寬度。
先來考慮圖9表中所列的說明性編程電壓。在半晶體管包含超薄柵極氧化物，但選擇晶體管是柵極氧化物厚度大于50的輸入/輸出型器件的情況下，這些電壓是適用的。在編程時，存儲陣列500中的各個存儲單元就暴露在四種可能的電壓組合中之一下，這在圖9的行901、902、903和904上示出。所有電壓組合的一個共同點就是源線S1的電壓值，其為0V。
假定被選擇的行和列(“SR/SC”)是R1和C1，這種選擇趨于對由晶體管515和半晶體管511構(gòu)成的存儲單元進行編程。正如行901上所示的那樣，在行線R1上的電壓是7.0V，在列線C1上的電壓是7.0V，這就使柵極和漏極上施加7.0V的電壓，足以使晶體管515導通。晶體管515的源極到達7.0V，在晶體管515兩端稍微有一點電壓降，從而使半晶體管511的兩端出現(xiàn)6.6V的電位差。半晶體管511中的柵極氧化物712被設(shè)計成在這個電位差下?lián)舸瑥亩鴮Υ鎯卧M行編程。當半晶體管511擊穿時，獲得的導電通路具有足夠的電阻率來防止晶體管515的柵極氧化物712出現(xiàn)退化或者擊穿。
在R1和C1是被選擇的行和列的情況下，考慮對于位于被選擇的行和未被選擇列(“SR/UC”)交叉點上、由晶體管516和半晶體管512構(gòu)成的存儲單元的影響。正如行902上所示那樣，在行線R1上的電壓是7.0V，在列線C1上的電壓是0V，這使柵極上的電壓為7.0V，足以使晶體管516導通，并使晶體管516源極為大約列線C2上的電壓，即0V。因為半晶體管512兩端的電位差約為0V，所以存儲單元不編程。
在R1和C1為被選擇的行和列的情況下，考慮對于位于未被選擇行和被選擇列(“UR/SC”)交叉點上、由晶體管525和半晶體管521構(gòu)成的存儲單元的影響。正如行903上所示的那樣，行線R2上的電壓是0V，列線C1上的電壓是7.0V。這使得柵極上的電壓為0V，漏極上的電壓為7.0V。雖然在漏極上的電位和源線S1上的電位之間7.0V的電壓差大致在晶體管525和半晶體管125之間分割，并使半晶體管521的氧化物兩端出現(xiàn)不到4V的電位，但晶體管525不導通。存儲單元不編程，在沒有任何電流流動的情況下，不到4V的電位差不足以使半晶體管521或晶體管525的柵極氧化物出現(xiàn)損傷或退化。
在R1和C1為被選擇的行和列的情況下，考慮對位于未被選擇的行和未被選擇的列(“UR/UC”)交叉點上、由晶體管526和半晶體管522構(gòu)成的存儲單元的影響。正如行904上所示出的那樣，在行線R2上的電壓是0V，在列線C2上的電壓為0V，所以晶體管526不導通。在源線S1上的電壓也是0V，所以在半晶體管522的兩端沒有電位差形成。存儲單元不編程。
然后考慮圖10的表中所列的說明性編程電壓。對于半晶體管和選擇晶體管都包含超薄柵極氧化物的情況下，這些電壓值是合適的。在編程時，存儲陣列500中的各個存儲單元暴露在四種可能的電壓組合中之一下，在圖10中的行1001、1002、1003和1004上表示出了這些組合。所有的電壓組合的一個共同點就是源線S1上的電壓值，其都是負4.5V。
假設(shè)被選擇的行和列(“SR/SC”)是R1和C1，這種選擇趨于對由晶體管515和半晶體管511構(gòu)成的存儲單元進行編程。正如行1001上所示的那樣，在行線R1上的電壓是2.5V，在列線C1上的電壓是2.5V，這就使柵極和漏極上出現(xiàn)了2.5V的電壓，足以使晶體管515導通。晶體管515的源極達到2.5V，在晶體管515兩端出現(xiàn)了輕微的電壓降，從而使半晶體管511的兩端出現(xiàn)6.6V的電位差。半晶體管511中的柵極氧化物712被設(shè)計成在該電位差下?lián)舸?，從而對存儲單元編程。當半晶體管511擊穿時，獲得的導電通路具有足夠的電阻率來防止晶體管515的柵極氧化物712出現(xiàn)退化或擊穿。
在R1和C1為被選擇的行和列的情況下，考慮對位于被選擇的行和未被選擇的列(“SR/UC”)交叉點上、由晶體管516和半晶體管512構(gòu)成的存儲單元的影響。正如行1002上所示的那樣，在行線R1上的電壓是2.5V，在列線C1上的電壓是0V，這就使柵極上的電壓為2.5V，足以使晶體管516導通，并使晶體管516的源極到達大約列線C2上的電壓值，即0V。由于半晶體管512兩端的電位差大約為4.0V，所以存儲單元不編程。
在R1和C1為被選擇的行和列的情況下，考慮對位于未被選擇的行和被選擇的的列(“UR/SC”)交叉點上、由晶體管525和半晶體管521構(gòu)成的存儲單元的影響。正如行1003上所示的那樣，在行線R2上的電壓是0V，在列線C1上的電壓是2.5V，這就使柵極為0V，漏極為2.5V。盡管漏極上的電位和源線S1上的電位之間6.5V的電位差大致在晶體管525和半晶體管125之間分割，導致半晶體管521的氧化物兩端出現(xiàn)不到4V的電位差，但晶體管525不導通。存儲單元不編程，在沒有任何電流流動的情況下，不到4V的電位差不足以使半晶體管521或者晶體管525中的柵極氧化物損傷或者退化。
在R1和C1為被選擇的行和列的情況下，考慮對位于未被選擇的行和未被選擇的列(“UR/UC”)交叉點上、由晶體管526和半晶體管522構(gòu)成的存儲單元的影響。正如行1004上所示的那樣，在行線R2上的電壓是0V，在列線C2上的電壓是0V，所以晶體管526不導通。由于在源線S1上的電壓是負4.5V，所以在半晶體管522兩端形成的電位差小于約4V。存儲單元不編程，在沒有任何電流流動的情況下，不到4V的電位差不足以使半晶體管522或晶體管526中的柵極氧化物出現(xiàn)損傷或者退化。
無論是否使用圖9和圖10的表中列出的編程電壓，存儲陣列500都是以下面的方式讀出的。給被選擇的行(“SR”)上加2.5V的讀選電壓，并給被選擇的列(“SC”)加上1.5V的讀列選電壓。所有其它未被選擇的行(“UR”)和所有其他未被選擇的列(“UC”)都置于0V。假定R1和C1為被選擇的行和列(“SR/SC”)，并且由晶體管515和半晶體管511構(gòu)成的存儲單元被編程。正如行905和1005上所示的那樣，通過行線R1給晶體管515的柵極加上2.5V(讀選擇電壓)，并通過列線C1給漏極加上1.5V的電壓，使電流從列線C1被引出，以表明存儲單元被編程。如果存儲單元未被編程，就不會有電流流動，以表明存儲單元未被編程。
在具有未被選擇的行或者未被選擇的列的交叉點處，沒有電流被存儲單元引出。正如行906和1006所示的對于被選擇行線和未被選擇列線的情況，給存儲單元中晶體管的柵極加上2.5V電壓，但由于在列線上存在的電壓是0V，所以沒有電流流動。正如行907和1007上所示出的未被選擇行線和被選擇列線的情況那樣，在存儲單元中晶體管柵極上施加0V。雖然在列線上出現(xiàn)的電壓是1.5V，但因為晶體管保持截止所以沒有電流流動。正如行908和1008上所示的未被選擇行線和未被選擇列線的情況，在存儲單元中晶體管柵極上施加0V，并且列線上的電壓是0V，所以沒有電流流動。
前面描述的并在圖1到圖10中所示的存儲單元和陣列的設(shè)計比現(xiàn)有技術(shù)的存儲單元有明顯的成本和性能優(yōu)勢。然而，如前所見，編程過程中，相對較大的編程電壓(典型是6或更大)施加于半晶體管的氧化物。對于那些沒有被選擇用于編程的行，即非編程單元的選擇晶體管來說，如果該單元先前已經(jīng)被編程，那么相對較大的電壓會加在未編程的選擇晶體管的氧化物上。這可能損害(擊穿)那些被選中晶體管的氧化物。為了解決這個問題，選擇晶體管可以使用較厚(70埃的數(shù)量級)的柵極氧化物。可是，較厚的柵極氧化物的使用導致存儲單元更大的單元尺寸。
通過修改布局和編程電壓，前面提出的問題也許可以得到解決。具體地，在下面描述的可選實施例中，選擇晶體管的柵極氧化物可以做成和半晶體管存儲元件一樣的超薄電介質(zhì)。這是因為未被選中的存儲單元的選擇晶體管在柵極氧化物兩端不經(jīng)受大的電壓。轉(zhuǎn)到圖11和12，可以看到本發(fā)明可選實施例的示意圖和頂視布局圖。在本實施例里，選擇晶體管1701受信號VWR1(下標表示“字線讀取第1號”)控制。存儲單元其他的行具有由信號VWRN控制的選擇晶體管，這里N從1到N(存儲陣列中行的總數(shù))變化。信號VWRN在也稱作行選擇線或選擇字線上傳輸。
選擇晶體管1701的漏極與提供電壓VCI的列選擇線1705(也稱列位線)相連。存儲單元其它的列具有由信號VCM控制的選擇晶體管的源極，這里的M從1到M(存儲陣列中列的總數(shù))變化。
選擇晶體管1701的源極與電容器1703的一端相連。在一個實施例中，電容器1703是由注入?yún)^(qū)、柵極氧化物和多晶硅層形成的MOS電容器。在一個實施例中，選擇晶體管1701的源極與MOS電容器1703的注入?yún)^(qū)相連。電容器的柵極氧化物用作存儲元件，例如如前所述，為了編程可以使柵極氧化物選擇性地被擊穿。MOS電容器1703的多晶硅層與提供電壓VWPI的編程線1701相連。其它的存儲單元行具有與信號VWPN相連接的MOS電容器1703的多晶硅層，這里N從1到N(存儲陣列中行的總數(shù))。信號VWRN在也稱作行編程線或行字線上傳輸。
圖12中可以看到存儲陣列的頂視布局圖。這個頂視圖顯示了六個存儲單元。圖11和圖12中相同的結(jié)構(gòu)以相同的數(shù)字表示。從而，圖12中的選擇晶體管1701顯示為在源區(qū)和漏注入之間形成的多晶硅層(VWRI)。圖12還顯示出將選擇晶體管1701的漏極連接到列位線的接觸1801。
現(xiàn)在參考下表示出的說明性電壓闡述圖11和12的存儲單元的工作。

應(yīng)當理解，上述電壓是說明性的，在不同的應(yīng)用中或當使用不同的工藝技術(shù)時，很可能使用不同電壓。編程過程中，存儲陣列中各個存儲單元暴露于四種電壓組合中之一下，分別對應(yīng)于(1)被選擇列(SC)和被選擇行(SR)交叉點上的單元；(2)不在被選擇列(指未被選擇列或“UC”)，但是在被選擇行中的單元；(3)不在被選擇行(指未被選擇行或“UR”)，但是在被選擇列中的單元；(4)既不在被選擇行又不在被選擇列中的單元。
對于被選擇行和列(“SR/SC”)中的單元來說，在行線VWR上的電壓是2伏，在列選擇線VC上的電壓是0伏，在編程線VWP上的電壓是5.5伏。這就在電容器1703的氧化物上產(chǎn)生5.5伏的電勢差(VX0)。電容器中的電容器氧化物被設(shè)計成在該電勢差下?lián)舸?，以此來編程存儲單元。此外，選擇晶體管氧化物兩端的電壓，設(shè)計為VG0具有最大值2伏。這防止了選擇晶體管的氧化物被擊穿。
接下來，我們考慮對在被選擇行和未被選擇列(“SR/UC”)交叉點的存儲單元上的影響。如前表所示，行線VWR上的電壓是2伏，列選擇線VC上的電壓是2伏，編程線VWP上的電壓是5.5伏。這使電容器氧化物上的電壓VX0為3.5伏。這不會擊穿氧化物，從而，該單元不被編程。此外，選擇晶體管的氧化物兩端最大電壓VG0為2V。這就允許選擇晶體管使用超薄柵極氧化物。
接著，我們考慮對在未被選擇行和被選擇列(“UR/SC”)交叉點的存儲單元上的影響。如前表所示，行線VWR上的電壓是0伏，列選擇線VC上的電壓是0伏，編程線VWP上的電壓是0伏。這使電容器氧化物上的電壓VX0是0伏。這不會擊穿該氧化物，因此，該單元不被編程。此外，在選擇晶體管的氧化物上沒有電壓VG0。這就再一次允許選擇晶體管使用超薄柵極氧化物。
接著，考慮對在未被選擇行和未被選擇列(“UR/UC”)交叉點的存儲單元的影響。如前表所示，行線VWR上的電壓是0伏，列選擇線VC上的電壓是2伏，編程線VWP上的電壓是0伏。這使電容器氧化物上的電壓VX0是10伏。這不能擊穿該氧化物，因此，該單元不會被編程。此外，選擇晶體管的氧化物兩端的最大電壓VG0是2伏。這就再一次允許選擇晶體管使用超薄柵極氧化物。
存儲器可以用下面的方法來讀取。被選擇行(“SR”)上設(shè)置1.2伏的讀選擇電壓，被選擇列(“SC”)上設(shè)置1.2伏的讀列選電壓。其他所有未被選擇行(“UP”)和所有其他未被選擇列(“UC”)都設(shè)置為0伏。假定在被選擇列和被選擇行交叉點的存儲單元已被編程。通過行線VWR給選擇晶體管1701的柵極施加1.2伏(讀選擇電壓)，通過列線VC給漏極施加1.2伏電壓。如果單元已被編程，則電流將從1.2伏的列線VC被引出。如果單元沒有被編程，沒有電流流動，表明存儲單元沒有被編程。
在與存儲陣列100(圖1)和500(圖5)所示的存儲單元不同的情況下，對氧化物擊穿進行了各種研究，這些研究指出了用于擊穿超薄柵極氧化物并確立擊穿是可控的合適電壓。當超薄柵極氧化物暴露于電壓感應(yīng)的應(yīng)力時，柵極氧化物中就會出現(xiàn)擊穿。雖然導致柵極氧化物本征擊穿的確切機制還不清楚，但擊穿過程是從軟擊穿(“SBD”)階段到硬擊穿(“HBD”)階段的漸進過程。一種擊穿原因被認為是氧化物的缺陷位置。這些可以單獨起作用引起擊穿，或者可以俘獲電荷從而引起高的局部電場和電流以及一種導致熱逃逸的正反饋條件。導致較少氧化物層缺陷的改進制造工藝正在減少這種擊穿的出現(xiàn)。擊穿的另一個原因被認為是即使在無缺陷的氧化物中在各個位置處電子和空穴俘獲，其也可導致熱逃逸。
圖1所示的存儲陣列100實際上是存儲器集成電路的一部分，該集成電路包括許多其它公知的元件，比如說讀出放大器、上拉電路、字線放大器、讀出放大器、譯碼器、電壓倍增器等等。圖13示出了一個說明性存儲器1600，它包括控制邏輯1602、地址鎖存器1604、高電壓泵1606、Y譯碼器1608、X譯碼器1610、輸入/輸出緩沖器1612、讀出放大器1614和存儲單元陣列1616，其可以類似存儲陣列100或者存儲陣列500。高電壓泵1606在某些設(shè)計中是有用的，比如說在圖8和9的表中所示的需要如7.0V那樣的高編程電壓的情況。高電壓提供給所需要的線；在圖13中，只在列或者Y線上才需要高電壓，如圖8的表中所指出的設(shè)計所要求的那樣。由于這些元件以及這些元件與其工作參數(shù)明確定義的存儲陣列的結(jié)合應(yīng)用都是本領(lǐng)域所熟知的，所以在這里不予詳述。需要指出的是存儲器1600只是說明性的，因為必要時可能使用許多其它技術(shù)來對存儲陣列進行尋址、將數(shù)據(jù)傳入和傳出存儲陣列、提供存儲陣列所需要的各種工作電壓等等。
這里公開的存儲單元和陣列可以應(yīng)用任何高級的工藝制造，該工藝制造n型柵控器件、p型柵控器件或兩種器件，并且可以使柵電介質(zhì)做到足夠薄，以便在實際時間里采用低于結(jié)電壓的電壓或可獲得的最厚氧化物層擊穿電壓，使其經(jīng)受應(yīng)力達到SBD或者HBD?？梢圆捎貌煌饪碳夹g(shù)的許多不同MOS工藝的任何工藝，包括但并非局限于目前通常應(yīng)用的0.25μm、0.18μm、0.15μm和0.13μm光刻技術(shù)，以及將來要普遍使用的0.10μm甚至更好的光刻技術(shù)。
這里所述的各種存儲單元中使用的所有各種MOS晶體管、MOS半晶體管和MOS電容在多數(shù)情況下都是正常的低電壓邏輯晶體管，例如，采用0.25μm工藝，這些晶體管的超薄柵極氧化物厚度在50的數(shù)量級；采用0.13μm工藝則在20的數(shù)量級。超薄柵極氧化物兩端的電壓在編程時可暫時大大高于Vcc，對于用0.25μm工藝制造的集成電路來說一般為2.5V；對于用0.13μm工藝制造的集成電路來一般為1.2V。這種超薄氧化物層一般能夠經(jīng)受高達4或5V的電壓而不會顯著降低晶體管性能。當存儲陣列中使用其使單元選擇晶體管暴露于4V以上的電壓時，這就是圖9表中所列的電壓的情況，那么單元選擇晶體管最好采用較厚的柵極氧化物來制作，而半晶體管或電容則采用超薄柵極氧化物來制作。許多CMOS邏輯工藝都能形成超薄柵極氧化物和用于輸入/輸出(“I/O”)目的的較厚的氧化物，例如，該較厚的氧化物層對于3.3V I/O制造的集成電路來說約為70，對于2.5V I/O制造的集成電路來說約為50。
編程方法圖14顯示了適用于編程存儲陣列的編程電路的第一實施例。圖14顯示的是使用圖12的存儲單元，可是，所述電路和方法可以容易地適用于前面所述的存儲單元的其它變形中。
通過選擇晶體管1701的單元編程包括擊穿電容器1703的氧化物。氧化物的擊穿程度可以由三種參數(shù)來控制擊穿時通過氧化物的電流、擊穿時氧化物上的電壓、氧化物暴露于擊穿電流和電壓下的時間長度。因此，時間、電壓、電流這三個參數(shù)控制電容器1703的編程。
現(xiàn)在已經(jīng)發(fā)現(xiàn)，時間參數(shù)的變化不能有效地調(diào)節(jié)氧化物擊穿的量。取而代之，發(fā)現(xiàn)電流和/或電壓控制是調(diào)節(jié)氧化物擊穿的更有效和更直接的方法。
圖14中，存儲陣列1401包括兩行乘三列的存儲單元1603。應(yīng)理解，實際實施時存儲陣列1401要大許多，但是為了不混淆本發(fā)明，只顯示了相對較小的存儲陣列1401。編程電路由以下幾部分組成字線解碼器1605(1-2，每行一個)、電平移位器1607(1-2，每行一個)、可調(diào)電壓發(fā)生器1601、固定列電壓發(fā)生器1611(1-3，每列一個)和列電流控制晶體管1609(1-3，每列位線一個)。
如前所述，單元1603通過擊穿單元1603的電容器1703的氧化物來編程。通過給電容器兩端加電壓來完成這一過程。因此，如前所述與圖12和13結(jié)合，列位線接地(或其它低電壓)，而行字線通過電平移位器1607具有置于其上的相對高的電壓。如下所示，在圖14的實施例中，加在行字線上的確切的高電壓根據(jù)編程需要的范圍是可變的。此外，為了給電容器1703的一個端子加列位線電壓、和允許電流流過電容器1703，字線解碼器1605有選擇地導通單元1603的選擇晶體管1701。
在一個實施例中，存儲陣列1401的行同時被編程。因此，只有其中一個字線解碼器1605是在任何時刻都是“激活”或“導通”的。例如，假定對應(yīng)于第一行的字線解碼器1605-1是激活的。那么字線解碼器1605-1將提供一個比選擇晶體管閾值電壓更大的固定電壓給連接的選擇晶體管的柵極，從而使存儲陣列1401的第一行中的全部選擇晶體管導通。字線解碼器1605可以僅僅是一個簡單開關(guān)，當激活時將給選擇晶體管1701的柵極提供電壓。當然，也可以使用其它更復雜的或混雜電路或裝置來完成同樣的任務(wù)。
其余的字線解碼器(除第一行之外的所有其它行)是“未激活的”或“關(guān)斷的”，從而將低電壓加到其余存儲單元各自連接的選擇晶體管的柵極上。這導致所有其他行的選擇晶體管截止。因此，沒有電流可以流過電容器，那些存儲單元沒有被編程。
回過來看第一行的存儲單元，選擇晶體管被導通，列位線全部被置于低電壓，一般接地或Vss。這導致電容器1703的一個端子置于低電位。電容器的另一個端子經(jīng)由第一行的電平移位器1607連接到編程行字線，該編程行字線具有加在其上的相對較高的電壓。注意字線解碼器1605-1邏輯上控制相關(guān)電平移位器1607-1的激活。換句話說，電平移位器1607-1只有在字線解碼器1605-1激活時才激活。電平移位器1607可以實施為簡單的開關(guān)，當通過來自字線解碼器1605的信號激活時，其使電壓從可調(diào)電壓發(fā)生器1601加到編程行字線上。當然，也可以用其它更復雜的或混雜的電路或裝置來完成同樣的任務(wù)。
盡管電容器1703兩端有電壓差，但除非電流可以流過電容器1703，否則不會引起編程。圖14顯示了電流從編程行字線經(jīng)過電容器1703、選擇晶體管1701向下到達列位線的通路。
在每列位線的底部是相關(guān)的列電流控制晶體管1609，它被固定的列電壓發(fā)生器1611控制。只有當用于特定列位線的固定列電壓發(fā)生器1611導通時，列電流控制晶體管1609才被導通，從而允許電流從中流過。另外，列電流控制晶體管1609將控制能夠在列位線上流過的最大電流以用來編程存儲單元。
作為一個例子，假定需要編程第一列的存儲單元，而不編程第二列的存儲單元。在這種情況下，列控制晶體管1609-1通過固定的列電壓發(fā)生器1611-1導通。這允許電流穿過電容器1703、選擇晶體管1701并向下到達位線1603-1流動。結(jié)果是被編程的存儲單元。然而，列控制晶體管1609-2通過固定的列電壓發(fā)生器1611-2而截止。其不允許電流經(jīng)過電容器1703、選擇晶體管1701直至位線1603-1流動。結(jié)果是沒有被編程的存儲單元。因此，存儲單元的編程在本實施例中通過控制固定的列電壓發(fā)生器1611來控制。
圖14的編程電路的另一重要方面在于，可以通過控制加在行字線上電壓的大小來實現(xiàn)存儲單元1603的可變編程。因此在字線解碼器1605的控制下，電平移位器1607將由可調(diào)電壓發(fā)生器1601決定的電壓施加到行字線上。在一個例子中，可調(diào)電壓發(fā)生器可以產(chǎn)生6伏到12伏之間的電壓，該電壓將經(jīng)過電平移位器1607傳播到行字線上?？烧{(diào)電壓發(fā)生器輸出的具體電壓由控制信號決定。
通過可以控制行字線上的電壓，能夠控制電容器1703中氧化物的擊穿程度。接近6伏范圍的較低電壓可以造成最小的擊穿，而接近12伏范圍的較高電壓可以引起較大的擊穿。這將在讀操作時接著影響流過電容器的電流量。在這種方式下，存儲單元1603中可以存儲多級數(shù)據(jù)。因此，在行字線上可變化地控制電壓的能力提供了多級數(shù)據(jù)編程的優(yōu)點。此外，在一些實施例中，行字線上可變化的電壓可以用在模擬編程應(yīng)用中。
另外，在編程行字線上可變化控制電壓的能力也提供了控制編程電流的能力，從而控制編程過程中的功耗量。如果功耗是個問題，那么可以使用較低的編程電壓。在其它應(yīng)用中，功耗問題不是關(guān)鍵性的，但讀速度是更重要的。在這種情況，可能用大編程電流更有利，這通常會導致對編程存儲單元而言較快的讀速度。最后，在編程行字線上變化地控制電壓的能力也提供了控制編程電流的能力以避免使電容器損壞。
圖15顯示了編程電路的第二實施例，它通過控制存儲單元1603的選擇晶體管1701來控制編程電流。在此實施例中，固定高電壓發(fā)生器2001通過電平移位器1607向編程行字線提供高固定電壓。此外，固定列電壓發(fā)生器1611與圖14相同。
但是，包括了用來調(diào)制選擇晶體管1701的柵電壓的附加元件。具體地說，提供可調(diào)柵壓發(fā)生器2003，它響應(yīng)于控制線輸出可變電壓?？烧{(diào)柵壓發(fā)生器2003的輸出被提供給柵極電平移位器2005。操作時，字線解碼器1605可以用來激活柵極電平移位器2005，從而把可調(diào)柵壓發(fā)生器2003提供的電壓傳遞到選擇晶體管1701的柵極上。如圖15所示，字線解碼器1605控制用于編程行字線的高電壓電平移位器1607和用于選擇晶體管1701柵極的柵極電平移位器2005兩者的激活。在這種方式下，通過控制施加于選擇晶體管柵極的電壓，能夠控制編程電流。
最后，在圖16所示的第三實施例中，編程過程中的電流由列電流控制晶體管1609控制。在此實施例中，圖14中的可調(diào)電壓發(fā)生器1601被固定電壓發(fā)生器2001代替。這導致了編程過程中固定編程電壓施加于電容器1703上。
然而，圖14中的固定列電壓發(fā)生器1611被圖16中的可調(diào)列電壓發(fā)生器2011代替。如圖16所示，每一列位線都有一個可調(diào)列電壓發(fā)生器2011。因此，在圖16的第三實施例中，通過(用可調(diào)列電壓發(fā)生器)控制列電流控制晶體管1609的柵極電壓，可以精確控制流過其中和因此通過電容器1703的電流量。例如，可以改變列電流控制晶體管1609的柵極電壓，從而可以使流經(jīng)其中的電流與柵極電壓相關(guān)。
本實施例的另外一個優(yōu)點是，一行中不同單元的多級編程可以用一個編程步驟完成。這可以通過改變不同列位線、以及因此的一行中的不同存儲單元的列電流控制晶體管1609的柵極電壓進行。例如，可調(diào)列電壓發(fā)生器2011-1可以提供零輸出電壓，導致第一列中沒有電流流動和沒有存儲單元的編程。此外，可調(diào)列電壓發(fā)生器2011-2可以提供中級輸出電壓，導致第二列中的中級電流流動和存儲單元的第一級編程。最后，可調(diào)列電壓發(fā)生器2011-3可以提供高輸出電壓，導致第三列中的高電流流動和存儲單元的第二級編程。從而，可以實現(xiàn)存儲單元的多級編程或甚至全模擬的編程。
可編程性測試本發(fā)明的另一個方面涉及對新制造出的存儲陣列的可編程性測試。應(yīng)理解，在制造工藝中制造工藝的變化(如柵極氧化物厚度)可能造成一些存儲單元的缺陷。舉個例子，一些存儲單元的柵極氧化物太厚或者太薄。圖17顯示了適合測試存儲陣列的存儲單元可編程性的電路。圖17顯示了使用圖12的存儲單元，然而所描述的電路和方法能容易地適用于前面所描述的存儲單元的其它變化。
正如上面所提示的那樣，通過選擇晶體管1701對單元編程包括了擊穿電容器1703的氧化物。然而，在測試過程中，柵氧化物不應(yīng)該被擊穿。相反，應(yīng)當使用測試存儲單元的其它一些非破壞性的裝置。一般來說，測試是通過橫跨數(shù)據(jù)存儲元件的柵極氧化物施加電壓、并測量電流流動而進行的。如果一個或者更多的存儲單元被發(fā)現(xiàn)有缺陷，那么存儲單元行的冗余列可以被用來進行補償。此外，如果存儲單元的異常數(shù)量有缺陷，那么整個存儲陣列可以被舍棄。
本發(fā)明測量福勒-諾德海姆(FN)隧穿電流來測試柵極氧化物。在一個實施例中，存儲單元是用0.18微米的工藝生產(chǎn)的，柵極氧化物的厚度形成約為32埃。為了對存儲單元編程，施加8伏或更高的電壓，由此產(chǎn)生的編程電流為50-200微安。
但是，依照本發(fā)明，柵極氧化物是通過施加比編程電壓低的電壓來測試的。在一個實施例中，上述器件的測試電壓為6-7伏。施加該測試電壓直到檢測到預定量的FN電流為止。除了在數(shù)據(jù)存儲元件的柵極上施加較小的電壓外，測試電壓以與給單元編程相同的方式加在每一個所選擇的存儲單元上。施加在柵極氧化物上的該測試電壓將會產(chǎn)生范圍從幾微安至20微安的福勒-諾德海姆隧穿電流流過柵極氧化物。這個電流量還不足以對存儲單元編程。電流的范圍隨著柵極氧化物厚度和存儲單元其他特性而改變。但是，一般來說，該電流應(yīng)該小于50微安。
通過測量FN隧穿電流，以便確認其落在對特定存儲單元而言所建立的參數(shù)范圍內(nèi)，可以確定柵極氧化物不是太厚或不是太薄。電流的測量可采用芯片上電流感測電路，該電路通常形成在一般在讀操作中使用的存儲陣列集成電路上。這種非破壞性的測試能夠確保存儲單元與陣列的可編程性。
轉(zhuǎn)向圖17，測試電路包含許多在圖14-16中被描述的編程電路的元件。舉個例子，字線解碼器1605也被采用。在圖17中，字線解碼器1605不僅選擇將被測試的行，還包含電壓電平移位器用來將適當?shù)臏y試電壓加于電容器1703。列解碼器1702控制在位線上的第一列晶體管1704。同樣的，偏置電路1708控制與位線上第一列晶體管1704串聯(lián)形成的第二列晶體管1706。注意，如果第一和第二列晶體管都被導通，那么該位線與地連接。
仍然參閱圖17，讀出放大器(SA)1710具有連接到參考電壓(Vref)的第一輸入，和在第一和第二列晶體管之間連接到位線的第二輸入。在這個結(jié)構(gòu)中，SA 1710能決定在位線上流動、也就是流經(jīng)電容器1703的FN電流量。注意FN電流經(jīng)位線和SA 1710被轉(zhuǎn)換為電壓。
SA 1710的輸出被提供給工作的控制電路1712，根據(jù)SA 1710的輸出，通過使第一或第二列晶體管截止的任何組合、或者控制字線解碼器1605停止向電容器1703兩端提供電壓，來停止存儲單元的測試。
在操作中，字線解碼器1605導通選擇晶體管1701，并施加測試電壓Vt到電容器1703的一端。此外，第一和第二列晶體管也被接通來允許電容器1703的第二個端子通過位線接地。在一個實施例中。測試電壓Vt介于Vp/2和Vp之間，在這里Vp是編程所需要的電壓。即使施加相當高的測試電壓，因為相對快速的測試時間，存儲單元柵氧化物一般也不會擊穿。
在一個實施例中，存儲陣列1401的行在同一時間被測試。因此，在任何時候只有一個字線解碼器1605是“激活的”或“導通的”。舉個例子，假設(shè)對于第一行的字線解碼器1605是激活的。字線解碼器1605會提供一個比選擇晶體管的閾值電壓更高的固定電壓到被連接的選擇晶體管的柵極上，從而打開在存儲陣列1401的行中所有的選擇晶體管。字線解碼器1605可以僅僅為一個簡單開關(guān)，當激活時，將給選擇晶體管1701的柵極提供電壓。當然，可以用其它更綜合或者更復雜的電路或裝置來完成相同任務(wù)。
其它的字線解碼器(除第一行之外的所有其它行)是“不激活的”或“關(guān)斷的”，從而將低電壓置于在它們各自連接的其余存儲單元的選擇晶體管的柵極上。這導致所有其它行的選擇晶體管都被截止。
轉(zhuǎn)向第一行的存儲單元，選擇晶體管被打開并且列位線都被置于低電壓，典型地接地或者Vss。這導致低電壓置于電容器1703的一端。電容器的另一端被連接到行字線，行字線具有置于其上的相對高的電壓。
電容器1703兩端的電壓差會造成FN隧穿電流流動(但不是如編程和讀出過程中的氧化物層擊穿電流)。FN電流沿位線流動并穿過第一和第二列晶體管。SA 1710能將該FN電流轉(zhuǎn)換成電壓，其提供作為SA 1710的輸入。
如果FN電流足夠大，電壓Vin將會超過Vref，使得SA 1710輸出一個觸發(fā)信號。這表明存儲單元測試了可編程性的正性。觸發(fā)信號被路由到控制電路1712，表明存儲單元是可編程的并且存儲單元通過了測試。然而，如果FN不是足夠大，那么Vin不會超過Vref，測試表明存儲單元不可編程。應(yīng)該注意，測試可能需要不同的時間量來解決存儲單元中的變化。在一個實施例中，施加測試電壓的最大時間量應(yīng)該被設(shè)置為使測試過程中形成的損害量最小。在一個實施例中，最長的時間是10微秒或者更短。此外，在一個實施例中，SA 1710的輸出被鎖存到輸出緩沖器(沒有被示出)，以表明存儲單元測試的結(jié)果。
快速缺陷位篩選在許多存儲器產(chǎn)品中，測試成本可能是全部元件成本的一個主要部分。在可選實施例中，可以快速測試存儲器的缺陷元件，使得減少測試的總時間和費用。在這個實施例中，存儲器用字線解碼器讀出，此字線解碼器提供一個比器件的正常工作范圍更大、但是比能夠造成氧化物擊穿或損害的電壓電平更小的電壓。舉個例子，如果編程電壓是8伏，足以使FN隧穿電流在典型的存儲元件中流動的電壓電平約為6至7伏的數(shù)量級，可以將字線解碼器輸出設(shè)置為4伏。
其氧化物太薄的任何存儲元件將在這一電平下顯現(xiàn)出FN隧穿電流，并且使得讀出放大器1710輸出觸發(fā)信號。這表明有缺陷的存儲元件。測試能在高頻下進行，如普通存儲器的100ns讀周期時間，以確保在測試期間內(nèi)對存儲單元沒有損害。這種高速測試能在短時間內(nèi)測試整個存儲陣列，對商用產(chǎn)品是經(jīng)濟適用的。
“智能位”編程本發(fā)明的另一個方面涉及存儲陣列的編程。在另一個實施例中，測試方法本身可以被用于實現(xiàn)經(jīng)濟的編程時間和確?？煽康拇鎯ζ鬟\行。正如在前面陳述的那樣，影響編程的三個參數(shù)是時間，編程電壓和編程電流。當前的工業(yè)標準實踐是施加固定長度的脈沖編程電壓，例如50微秒。這可以采用商用器件編程器或者內(nèi)部控制器進行。由于制造偏差，某些存儲元件可能用單脈沖編程，但是其它的可能需要多個脈沖。
編程算法的一個例子可以是給待編程的每個存儲位置施加幾個脈沖。這導致不期望的后果，即壓迫(重復編程)了僅僅要求單脈沖的存儲元件，并且潛在地造成損害和器件失效。一個改良的編程算法(稱為”交互式的”或”智能”算法)被普遍地利用在工業(yè)界。在這個算法中，存儲器字節(jié)在每一個編程脈沖之后被驗證(讀)。如果字節(jié)通過驗證，編程器移動到下一個地址。如果字節(jié)未通過驗證，編程/驗證循環(huán)一直重復直到字節(jié)通過或達到最大的脈沖計數(shù)。此運算法則的顯著特征是相同的數(shù)據(jù)被重復地編程到存儲位置中，這意味著該字節(jié)中的一些位可能被重復編程，如果它們在其它位之前已經(jīng)通過驗證。
根據(jù)本發(fā)明，對此現(xiàn)有的編程方法進行改進，稱為”智能位”算法。在商業(yè)的應(yīng)用中，在存儲器中的一些字節(jié)沒有被編程。因此本發(fā)明的”智能位”算法首先執(zhí)行一個”驗證”操作。如果在字節(jié)內(nèi)沒有一位需要編程，就不施加編程脈沖。當編程器遇到需要編程的字節(jié)時，編程脈沖被施加，然后是驗證(讀)操作。
根據(jù)本發(fā)明，完成了以下的改進。首先，在字節(jié)中的每一位被驗證。如果它被正確驗證為已編程(“1”)，該算法將施加的輸入數(shù)據(jù)改變?yōu)椤?”，以避免隨后的重復編程。如果該位沒有被正確地驗證，該算法讓數(shù)據(jù)保持原樣，于是另一個編程脈沖可以被施加到該位上。這樣，在字節(jié)中的每一個位接收到最小量的編程脈沖，這避免了對存儲器的損害。
在另一個實施例中，用與編程脈沖不同的(降低的)電源電壓完成驗證。這樣作是為了確保已編程存儲單元中適當?shù)脑６?。在本發(fā)明的另一個實施例中，驗證步驟可以在同一電源電壓下完成，但是內(nèi)部讀出放大器1710的參考電平或靈敏度被改變從而提供必要的裕度。
這里所述的本發(fā)明的說明及其應(yīng)用只是說明性的，并不是要限制發(fā)明范圍。對這里披露的一些實施例可以進行許多變化和修改，對本領(lǐng)域普通技術(shù)人員來說都知道這些實施例中各個元件的實際替代品和等效品。例如，各個例子中采用的各種電壓只是說明性的，因為人們在一個電壓范圍中選擇一個精確的電壓值是有分歧的，而且在任何一種情況下電壓值都取決于器件特性。為了敘述存儲器中通常使用的線條種類，使用了行線、列線和源線等詞語，但有些存儲器對這些詞語可有另外的叫法。一般來講，行線可看成是具體類型的選線，列線和源線可看成是具體類型的存取線。在不偏離本發(fā)明的范圍和精神的情況下，可以對這里披露的實施例進行這些和其它一些改變和修改。
權(quán)利要求
1.一種測試存儲單元的裝置，該存儲單元包含選擇晶體管和數(shù)據(jù)存儲元件，所述選擇晶體管具有連接到選擇字線的柵極、連接到所述數(shù)據(jù)存儲元件的第一端子的源極、和連接到列位線的漏極，所述裝置包含連接到所述列位線的第一列晶體管；通過所述選擇字線連接到所述選擇晶體管的所述柵極的字線解碼器，所述字線解碼器提供輸出信號給所述選擇晶體管以激活所述選擇晶體管，所述字線解碼器還提供將施加給所述數(shù)據(jù)存儲元件的第二端子的測試電壓；讀出放大器，該讀出放大器將輸入電壓和參考電壓進行比較，如果所述輸入電壓比所述參考電壓高，則讀出放大器表示所述存儲單元測試可編程，所述輸入電壓表示流過所述數(shù)據(jù)存儲元件的福勒-諾德海姆電流。
2.權(quán)利要求1的裝置，其中所述測試電壓比所述數(shù)據(jù)存儲元件的編程電壓小。
3.權(quán)利要求1的裝置，其中數(shù)據(jù)存儲元件是MOS電容器。
4.權(quán)利要求1的裝置，其中所述數(shù)據(jù)存儲元件包含形成所述第二端子的導電結(jié)構(gòu)、位于所述導電結(jié)構(gòu)下方用于物理存儲數(shù)據(jù)的超薄電介質(zhì)、和位于超薄電介質(zhì)和導電結(jié)構(gòu)下方的形成所述第一端子的摻雜半導體區(qū)。
5.權(quán)利要求1的裝置，還包含所述位線上與所述第一列晶體管串聯(lián)的第二列晶體管，其中從所述第一和第二列晶體管之間提取所述輸入電壓。
6.權(quán)利要求1的裝置，還包含控制電路，此控制電路接收來自所述讀出放大器的輸出，該輸出表示所述數(shù)據(jù)存儲元件的可編程性，如果所述數(shù)據(jù)存儲元件測試可編程，那么所述控制電路工作以終止所述測試電壓。
7.一種用來測試存儲單元的裝置，所述存儲單元包含選擇晶體管和數(shù)據(jù)存儲元件，所述選擇晶體管具有連接到選擇字線的柵極、連接到所述數(shù)據(jù)存儲元件的第一端子的源極、和連接到列位線的漏極，所述裝置包含連接到所述列位線的第一列晶體管；通過所述選擇字線連接到所述選擇晶體管的所述柵極的字線解碼器，所述字線解碼器能導通所述選擇晶體管，所述所述字線解碼器還能提供測試電壓給所述數(shù)據(jù)存儲元件的第二端子；當施加所述測試電壓時用于測量流過所述數(shù)據(jù)存儲元件的電流、并且如果所述電流大于參考值則提供測試可編程信號的裝置。
8.權(quán)利要求7的裝置，其中所述測試電壓比所述數(shù)據(jù)存儲元件的編程電壓小。
9.權(quán)利要求7的裝置，其中數(shù)據(jù)存儲元件是MOS電容器。
10.權(quán)利要求7的裝置，其中所述數(shù)據(jù)存儲元件包括形成所述第二端子的導電結(jié)構(gòu)、位于所述導電結(jié)構(gòu)下方用于物理存儲數(shù)據(jù)的超薄電介質(zhì)、和位于超薄電介質(zhì)和導電結(jié)構(gòu)下方的形成所述第一端子的摻雜半導體區(qū)。
11.權(quán)利要求7的裝置，還包含所述位線上與所述第一列晶體管串聯(lián)的第二列晶體管，其中從所述第一和第二列晶體管之間提取所述輸入電壓。
12.權(quán)利要求7的裝置，還包含控制電路，此控制電路接收來自所述用于測量電流的裝置的輸出，該輸出表示所述數(shù)據(jù)存儲元件的可編程性，如果所述數(shù)據(jù)存儲元件測試可編程，那么所述控制電路工作以終止所述測試電壓。
13.權(quán)利要求7的裝置，其中所述電流是福勒-諾德海姆電流。
14.權(quán)利要求7的裝置，其中在預定量的時間之后不管所述電流量如何，所述字線解碼器都終止所述測試電壓。
15.一種測試存儲單元可編程性的方法，該存儲單元包含選擇晶體管和數(shù)據(jù)存儲元件，所述選擇晶體管具有連接到選擇字線的柵極、連接到所述數(shù)據(jù)存儲元件的第一端子的源極、和連接到列位線的漏極，所述方法包含將測試電壓施加到所述數(shù)據(jù)存儲元件；導通所述選擇晶體管；并且當施加所述測試電壓時，測量流經(jīng)所述數(shù)據(jù)存儲元件的電流，如果所述電流比參考值大，那么提供測試正信號。
16.權(quán)利要求15的方法，其中所述參考值是參考電流。
17.權(quán)利要求15的方法，其中所述電流被轉(zhuǎn)換為電壓，并且所述參考值是參考電壓。
18.權(quán)利要求15的方法，其中所述電流是福勒-諾德海姆電流。
19.權(quán)利要求15的方法，其中所述測試電壓小于所述數(shù)據(jù)存儲元件的編程電壓。
20.權(quán)利要求19的方法，其中所述測試電壓施加的時間段基本上等于或小于讀取所述數(shù)據(jù)存儲元件所需的時間。
21.權(quán)利要求19的方法，其中所述測試電壓施加的時間段基本上小于編程所述數(shù)據(jù)存儲元件所需的時間。
22.一種通過施加編程脈沖利用輸入數(shù)據(jù)對存儲陣列的字節(jié)進行編程的方法，該方法包含使用所述編程脈沖，初始地將所述字節(jié)逐位地編程到所述存儲陣列中；驗證字節(jié)中的每一位被編程；如果該位正確地驗證為被編程，將所述已驗證位的輸入數(shù)據(jù)改為”0”；和如果該位沒有正確地驗證，則原樣保持所述位的輸入數(shù)據(jù)，從而允許另一個編程脈沖被施加到未被驗證的位上。
23.權(quán)利要求22的方法，其中所述驗證步驟在比編程脈沖減小的電壓下進行。
24.權(quán)利要求22的方法，其中所述驗證步驟是讀出電流的參考電平被改變以提供必要的裕度。
全文摘要
公開了一種測試存儲單元可編程性的方法。該存儲單元包括選擇晶體管和數(shù)據(jù)存儲元件。本方法包含在數(shù)據(jù)存儲元件兩端施加測試電壓。選擇晶體管被導通。最后，當施加測試電壓時，測量流過數(shù)據(jù)存儲元件的電流。如果電流大于參考值，則表示測試正信號。
文檔編號G11C29/50GK1667753SQ20051005438
公開日2005年9月14日 申請日期2005年3月9日 優(yōu)先權(quán)日2004年3月9日
發(fā)明者J·王, D·方, J·Z·彭, F·葉, M·D·弗利斯勒 申請人:基洛帕斯技術(shù)公司