專利名稱：半導(dǎo)體存儲(chǔ)器設(shè)備及其控制方法和半導(dǎo)體集成電路系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器設(shè)備和使用該設(shè)備的半導(dǎo)體集成電路系統(tǒng)，以及半導(dǎo)體存儲(chǔ)器設(shè)備的控制方法。
背景技術(shù)：
近年來，諸如DVC(數(shù)碼攝像機(jī))和DSC(數(shù)碼照相機(jī))、蜂窩電話等的電子設(shè)備已經(jīng)取得了非常大的技術(shù)性進(jìn)展。與之相關(guān)的是，對提高在這些電子設(shè)備中處理的圖像的大小和分辨率的需求在不斷增長。另外，為了在通信網(wǎng)絡(luò)上傳輸圖像信息，需要傳輸線路具有足夠?qū)挼膸?寬帶)。然而，安裝在這些電子設(shè)備上的存儲(chǔ)器設(shè)備的容量有限制，并且通信信道的帶寬是有限的，因而關(guān)注的焦點(diǎn)就集中在抑制數(shù)據(jù)自身帶寬的壓縮技術(shù)上。
已通過以下方式對移動(dòng)圖像進(jìn)行壓縮，即將屏幕分成多個(gè)塊以檢測相鄰塊之間的圖像中的差異(空間冗余)，或者檢測前面的幀與后續(xù)的幀之間的圖像運(yùn)動(dòng)中的差異(時(shí)間冗余)以去除冗余部分。在H.264(MPEG-4AVC)等中，采用了非常先進(jìn)的壓縮算法，并且希望提高壓縮設(shè)備的處理速度。
專利文獻(xiàn)1JP-A-2003-208303專利文獻(xiàn)2JP-A-08-305625專利文獻(xiàn)3JP-A-01-171191在這種通過去除冗余部分而進(jìn)行的移動(dòng)圖像壓縮中，由于是從被寫在預(yù)定的半導(dǎo)體存儲(chǔ)器設(shè)備(半導(dǎo)體存儲(chǔ)器)中的圖像信息中讀出多個(gè)塊(或幀)的數(shù)據(jù)來檢測其間的差異的，因此要對半導(dǎo)體存儲(chǔ)器設(shè)備進(jìn)行許多次的訪問。因而，會(huì)出現(xiàn)這樣的問題，即增加了控制存儲(chǔ)器設(shè)備的控制單元上的負(fù)擔(dān)。為了使用現(xiàn)有的通用存儲(chǔ)器在預(yù)定的時(shí)間段內(nèi)處理大量的數(shù)據(jù)，除了增加半導(dǎo)體存儲(chǔ)器設(shè)備的工作頻率以增加每單位時(shí)間的處理次數(shù)以外，沒有別的解決辦法。然而，在這種方案中，會(huì)出現(xiàn)這樣的問題，即安裝半導(dǎo)體存儲(chǔ)器設(shè)備、控制設(shè)備等的電路板的設(shè)計(jì)會(huì)變得更加困難。
專利文獻(xiàn)1公開了一種在每個(gè)存儲(chǔ)單元(memory cell)中都具有用于邏輯運(yùn)算的運(yùn)算功能單元的半導(dǎo)體存儲(chǔ)器設(shè)備。專利文獻(xiàn)2公開了一種具有對保存在存儲(chǔ)單元中的數(shù)據(jù)進(jìn)行相互運(yùn)算的運(yùn)算功能的半導(dǎo)體存儲(chǔ)器。另外，專利文獻(xiàn)3公開了一種具有對輸入數(shù)據(jù)和從存儲(chǔ)模塊中讀出的數(shù)據(jù)進(jìn)行運(yùn)算，并且再將得到的運(yùn)算結(jié)果數(shù)據(jù)提供給存儲(chǔ)模塊的運(yùn)算功能的存儲(chǔ)元件。然而，這些專利文獻(xiàn)都沒有公開可以減少訪問次數(shù)以減輕控制單元上的負(fù)擔(dān)并且方便電路板設(shè)計(jì)的技術(shù)。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供可以減少訪問次數(shù)以減輕控制單元上的負(fù)擔(dān)的半導(dǎo)體存儲(chǔ)器設(shè)備和使用該設(shè)備的半導(dǎo)體集成電路系統(tǒng)，以及半導(dǎo)體存儲(chǔ)器設(shè)備的控制方法。
上述目的可以通過一種半導(dǎo)體存儲(chǔ)器設(shè)備來實(shí)現(xiàn)，其包括輸入數(shù)據(jù)從外部輸入到其中的數(shù)據(jù)輸入單元；存儲(chǔ)數(shù)據(jù)的存儲(chǔ)器單元；運(yùn)算單元，其用于處理對輸入數(shù)據(jù)和從存儲(chǔ)器單元中讀出的讀出數(shù)據(jù)的預(yù)定運(yùn)算；以及數(shù)據(jù)輸出單元，用于向外部輸出由運(yùn)算單元獲得的運(yùn)算結(jié)果數(shù)據(jù)。
此外，上述目的可以通過一種半導(dǎo)體存儲(chǔ)器設(shè)備的控制方法來實(shí)現(xiàn)，其包括以下步驟在存儲(chǔ)器單元中存儲(chǔ)從外部輸入的第一數(shù)據(jù)，所述第一數(shù)據(jù)與不允許運(yùn)算單元進(jìn)行運(yùn)算的不運(yùn)算命令相關(guān)聯(lián)；從外部輸入第二數(shù)據(jù)，所述第二數(shù)據(jù)與允許運(yùn)算單元處理預(yù)定運(yùn)算的運(yùn)算命令相關(guān)聯(lián)；基于運(yùn)算命令，在運(yùn)算單元中對第二數(shù)據(jù)和從存儲(chǔ)器單元中讀出的第一數(shù)據(jù)進(jìn)行運(yùn)算；以及在從被輸入的運(yùn)算命令的輸入開始經(jīng)過了一段預(yù)定時(shí)間以后，輸出由運(yùn)算獲得的運(yùn)算結(jié)果數(shù)據(jù)。
而且，上述目的可以通過半導(dǎo)體集成電路系統(tǒng)來實(shí)現(xiàn)，所述系統(tǒng)對基本信息和通過使用從基本信息和壓縮目標(biāo)信息中獲得的解壓目標(biāo)信息而創(chuàng)建的指令信息進(jìn)行壓縮以創(chuàng)建壓縮后信息，并且所述系統(tǒng)通過對從壓縮信息中提取的指令信息創(chuàng)建的解壓目標(biāo)信息進(jìn)行解壓縮來解壓所述壓縮目標(biāo)信息，其中根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器設(shè)備被用于通過對被輸入的與不運(yùn)算命令相關(guān)聯(lián)的壓縮目標(biāo)信息以及被輸入的與運(yùn)算命令相關(guān)聯(lián)的基本信息進(jìn)行運(yùn)算，創(chuàng)建解壓目標(biāo)信息；以及通過對從壓縮后信息中提取并且輸入的與不運(yùn)算命令相關(guān)聯(lián)的解壓目標(biāo)信息以及被輸入的與運(yùn)算命令相關(guān)聯(lián)的基本信息進(jìn)行運(yùn)算，解壓壓縮目標(biāo)信息。
根據(jù)本發(fā)明，可以實(shí)現(xiàn)減少訪問次數(shù)以減輕控制單元上的負(fù)擔(dān)并且方便電路板設(shè)計(jì)的半導(dǎo)體存儲(chǔ)器設(shè)備以及使用該設(shè)備的半導(dǎo)體集成電路系統(tǒng)。


通過以下結(jié)合附圖的詳細(xì)描述，可以很容易的理解本發(fā)明的思想，在附圖中圖1示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1的基本原理；圖2示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1的示意性配置；圖3示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1的數(shù)據(jù)輸入/輸出單元21的示意性配置；圖4A和4B示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1的存儲(chǔ)器單元3中的存儲(chǔ)單元的示例性配置；圖5示出了在根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1中被讀取數(shù)據(jù)的選擇方法；
圖6示出了根據(jù)本發(fā)明的實(shí)施例的存儲(chǔ)輸入數(shù)據(jù)以及從半導(dǎo)體存儲(chǔ)器設(shè)備1的存儲(chǔ)器單元3中讀出預(yù)定數(shù)據(jù)的配置；圖7示出了在根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1中的輸入、輸出和運(yùn)算的示例性操作定時(shí)；圖8示出了對在根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1中裝配的地址指定單元37的一種修改；圖9示出了對在根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1中裝配的地址指定單元37的另一種修改；圖10示出了在根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1中裝配的運(yùn)算指定單元45；圖11示出了在根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1中裝配的命令確定單元53；圖12示出了在根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1中裝配的輸出延遲控制單元；圖13示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1中的運(yùn)算結(jié)果數(shù)據(jù)OD的示例性輸出定時(shí)；圖14部分地示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1的示意性配置；圖15示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1的第一操作定時(shí)；圖16示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1的第二操作定時(shí)；圖17示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1的第三操作定時(shí)；圖18示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1的第四操作定時(shí)；圖19部分地示出了對根據(jù)本發(fā)明的實(shí)施例的一種修改的半導(dǎo)體存儲(chǔ)器設(shè)備1的示意性配置；圖20部分地示出了對根據(jù)本發(fā)明的實(shí)施例的另一種修改的半導(dǎo)體存儲(chǔ)器設(shè)備1的示意性配置；圖21示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1的第五操作定時(shí)；圖22示出了在根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1中裝配的輸入延遲控制單元；圖23示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1的輸入數(shù)據(jù)輸入的示例性輸入定時(shí)；圖24示出了在根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1中裝配的參考時(shí)鐘信號輸出單元；圖25示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1的參考時(shí)鐘信號S的示例性第一操作定時(shí)；圖26示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1的參考時(shí)鐘信號S的示例性第二操作定時(shí)；圖27示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1的第六操作定時(shí)；圖28示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1的第七操作定時(shí)；圖29示出了根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1的第八操作定時(shí)；以及圖30示出了在根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體集成電路系統(tǒng)中的信息組的壓縮和解壓縮的示例性流程。
具體實(shí)施例方式
下面將參考圖1到30描述根據(jù)本發(fā)明的實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備及使用該設(shè)備的半導(dǎo)體集成電路系統(tǒng)，以及半導(dǎo)體存儲(chǔ)器設(shè)備的控制方法。首先，將參考圖1描述根據(jù)本實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備的基本原理。圖1描繪了本實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1的示意性配置。在圖1中，為了便于理解，用虛線框表示半導(dǎo)體存儲(chǔ)器設(shè)備1內(nèi)部的數(shù)據(jù)。另外，從圖2往下的圖中，半導(dǎo)體存儲(chǔ)器設(shè)備1內(nèi)部的數(shù)據(jù)也都用類似的方式表示。
如圖1中所示，半導(dǎo)體存儲(chǔ)器設(shè)備1具有數(shù)據(jù)輸入單元7、存儲(chǔ)器單元3、運(yùn)算單元5以及數(shù)據(jù)輸出單元13，其中輸入數(shù)據(jù)ID從外部輸入到上述數(shù)據(jù)輸入單元7，所述存儲(chǔ)器單元3具有多個(gè)存儲(chǔ)單元(未示出)以在其中存儲(chǔ)數(shù)據(jù)，所述運(yùn)算單元5處理對于輸入到數(shù)據(jù)輸入單元7的輸入數(shù)據(jù)ID以及從存儲(chǔ)器單元3讀出的讀數(shù)據(jù)RD的預(yù)定運(yùn)算，并且所述數(shù)據(jù)輸出單元13向外部輸出在運(yùn)算單元5處獲得的運(yùn)算結(jié)果數(shù)據(jù)OD。
數(shù)據(jù)輸入單元7具有輸入數(shù)據(jù)ID被從外部輸入到其中的數(shù)據(jù)輸入終端8，以及暫時(shí)存儲(chǔ)輸入到數(shù)據(jù)輸入終端8的輸入數(shù)據(jù)ID的輸入數(shù)據(jù)緩沖器9。數(shù)據(jù)輸入終端8具有為輸入數(shù)據(jù)ID提供的四個(gè)輸入終端D0到D3。
數(shù)據(jù)輸出單元13具有輸出在運(yùn)算單元5處獲得的運(yùn)算結(jié)果數(shù)據(jù)OD的輸出數(shù)據(jù)驅(qū)動(dòng)器15，以及從輸出數(shù)據(jù)驅(qū)動(dòng)器15向外部輸出運(yùn)算結(jié)果數(shù)據(jù)OD的數(shù)據(jù)輸出終端14。數(shù)據(jù)輸出終端14具有為運(yùn)算結(jié)果數(shù)據(jù)OD提供的四個(gè)輸出終端Q0到Q3。這里，將以四位數(shù)據(jù)輸入/輸出終端為例子描述本發(fā)明，但是，只要輸入終端D0到Dn-1的數(shù)目與從外部并行輸入的位數(shù)n相匹配，并且輸出終端Q0到Qn-1的數(shù)目與向外部并行輸出的位數(shù)n相匹配就是可以的。
接下來，將描述半導(dǎo)體存儲(chǔ)器設(shè)備1的基本操作。四位輸入數(shù)據(jù)ID(例如‘0101’)從外部經(jīng)數(shù)據(jù)輸入單元7輸入到運(yùn)算單元5。四位讀數(shù)據(jù)RD(例如‘0110’)從存儲(chǔ)器單元3讀出并且被輸入到運(yùn)算單元5。運(yùn)算單元5處理對輸入數(shù)據(jù)ID和讀數(shù)據(jù)RD的運(yùn)算(例如，異或(EXOR))，并且將四位運(yùn)算結(jié)果數(shù)據(jù)OD(＝‘0011’)輸出到數(shù)據(jù)輸出單元13。數(shù)據(jù)輸出單元13向外部輸出運(yùn)算結(jié)果數(shù)據(jù)OD。
如上所述，由于根據(jù)本實(shí)施例基本原理的半導(dǎo)體存儲(chǔ)器設(shè)備1中具有運(yùn)算單元5，因此該設(shè)備可以在設(shè)備中對輸入數(shù)據(jù)和預(yù)定數(shù)據(jù)進(jìn)行運(yùn)算，而不將存儲(chǔ)在存儲(chǔ)器單元3中預(yù)定數(shù)據(jù)輸出到半導(dǎo)體存儲(chǔ)器設(shè)備1的外部。因而，可以減少對半導(dǎo)體存儲(chǔ)器設(shè)備1的訪問次數(shù)，以減輕在控制半導(dǎo)體存儲(chǔ)器設(shè)備1的控制單元上的負(fù)擔(dān)。此外，由于對半導(dǎo)體存儲(chǔ)器設(shè)備1的訪問次數(shù)被減少，增加了每單位時(shí)間的吞吐量，因此可以降低半導(dǎo)體存儲(chǔ)器設(shè)備1和控制單元的工作頻率。因此，可以有助于封裝半導(dǎo)體存儲(chǔ)器設(shè)備1的電路板的設(shè)計(jì)。而且，由于根據(jù)這個(gè)基本原理的半導(dǎo)體存儲(chǔ)器設(shè)備1直接將運(yùn)算結(jié)果數(shù)據(jù)OD發(fā)送給數(shù)據(jù)輸出單元13，而不將其存儲(chǔ)在存儲(chǔ)器單元3中，因此運(yùn)算結(jié)果數(shù)據(jù)可以被高速地順序輸出。
接下來，將參考圖2到29更詳細(xì)地描述本實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備。首先將參考圖2到4B描述半導(dǎo)體存儲(chǔ)器設(shè)備1的示意性配置。圖2是示出了半導(dǎo)體存儲(chǔ)器設(shè)備1的示意性配置的功能框圖。如圖2所示，半導(dǎo)體存儲(chǔ)器設(shè)備1具有存儲(chǔ)器單元3，輸入數(shù)據(jù)被寫入該單元中并且從其中讀出被存儲(chǔ)的數(shù)據(jù)。存儲(chǔ)器單元3配置有多個(gè)邏輯存儲(chǔ)器模塊3a、3b、3c和3d(圖2中的四個(gè)模塊)。
此外，半導(dǎo)體存儲(chǔ)器設(shè)備1具有數(shù)據(jù)輸入/輸出單元21，時(shí)鐘輸入單元29、命令輸入單元31、控制單元33、地址輸入單元35以及地址控制單元36。
例如，外部時(shí)鐘信號CLK和時(shí)鐘使能信號CKE(兩者都未示出)被從外部提供給時(shí)鐘輸入單元29。例如，時(shí)鐘輸入單元29生成與外部時(shí)鐘信號CLK的上升沿同步的內(nèi)部時(shí)鐘信號CLK1，并且生成與外部時(shí)鐘信號CLK的下降沿同步的內(nèi)部時(shí)鐘信號CLK2，內(nèi)部時(shí)鐘信號CLK2相對內(nèi)部時(shí)鐘信號CLK1有180度的相移。
例如，當(dāng)時(shí)鐘使能信號CKE處在激活電平時(shí)，內(nèi)部時(shí)鐘信號CLK1和CLK2被提供給存儲(chǔ)器單元3。另外，內(nèi)部時(shí)鐘CLK1和CLK2以及時(shí)鐘使能信號CKE從時(shí)鐘輸入單元29被分別提供給命令輸入單元31、控制單元33、地址輸入單元35、地址控制單元36以及數(shù)據(jù)輸入/輸出單元21。
各種控制信號(例如，一般有芯片選擇信號/CS、行地址選通信號/RAS、列地址選通信號/CAS、寫使能信號/WE等)被從外部輸入到命令輸入單元31。這里，‘/’表示在低(L)電平時(shí)信號變?yōu)榧せ畹摹?br> 控制單元33從這些控制信號的組合中檢測控制半導(dǎo)體存儲(chǔ)器設(shè)備1的操作的各種命令，并且基于有關(guān)命令生成預(yù)定控制信號。生成的控制信號被輸入到選擇器27a到27d以及I/O緩沖器25a到25d、運(yùn)算單元5、地址控制單元36、譯碼器23a到23d等。
而且，例如控制單元33可以設(shè)置多個(gè)運(yùn)算結(jié)果數(shù)據(jù)項(xiàng)被連續(xù)輸出時(shí)的輸出順序，并且可以將從讀數(shù)據(jù)被接受的時(shí)刻開始進(jìn)行延遲并輸出數(shù)據(jù)的時(shí)延設(shè)置為預(yù)定數(shù)目的時(shí)鐘(例如，一個(gè)、兩個(gè)或三個(gè)時(shí)鐘)。
地址輸入單元35將輸入的地址信號A0到An-1(在本實(shí)施例中n＝4)輸出到譯碼器23a到23d以及地址控制單元36，同時(shí)暫時(shí)地存儲(chǔ)它們。在圖2中的示例中，輸入地址的兩個(gè)較高位A0和A1被用作邏輯存儲(chǔ)器模塊3a到3d的模塊選擇地址。
通過從控制單元33和地址控制單元36輸出的預(yù)定控制信號控制邏輯存儲(chǔ)器模塊3a到3d、選擇器27a到27d以及I/O緩沖器25a到25d的激活/禁止。
輸入/輸出數(shù)據(jù)DQ0到DQn-1(在本實(shí)施例中n＝4)被輸入到數(shù)據(jù)輸入/輸出單元21中。數(shù)據(jù)輸入/輸出單元21具有n位并行讀寫的雙向總線2，經(jīng)過所述總線，運(yùn)算單元5或選擇器27a到27d與I/O緩沖器25a到25d之間的寫/讀數(shù)據(jù)被輸入或輸出，數(shù)據(jù)被寫入邏輯存儲(chǔ)器模塊3a到3d中，并且從邏輯存儲(chǔ)器模塊3a到3d讀出讀數(shù)據(jù)。雙向總線2被連接到每個(gè)邏輯存儲(chǔ)器模塊3a到3d的選擇器27a到27d和I/O緩沖器25a到25d。
每個(gè)邏輯存儲(chǔ)器模塊3a、3b、3c和3d都具有相同的功能。但是，例如，假定邏輯存儲(chǔ)器模塊3a是用于存儲(chǔ)輸入數(shù)據(jù)的第一存儲(chǔ)器模塊，并且邏輯存儲(chǔ)器模塊3b、3c和3d是用于讀取數(shù)據(jù)的第二存儲(chǔ)器模塊，則在輸入到地址輸入單元35中的地址被譯碼器23a譯碼以后，從外部輸入到數(shù)據(jù)輸入/輸出單元21的數(shù)據(jù)被存儲(chǔ)在第一存儲(chǔ)器模塊3a中。
此外，對于第二存儲(chǔ)器模塊3b到3d中的預(yù)定讀數(shù)據(jù)，輸入到地址輸入單元35中的地址被譯碼器23b、23c和23d譯碼以進(jìn)行判決。例如，當(dāng)?shù)诙鎯?chǔ)器模塊3b、I/O緩沖器25b和選擇器27b被激活時(shí)，存儲(chǔ)在第二存儲(chǔ)器模塊3b中的預(yù)定存儲(chǔ)單元組中的數(shù)據(jù)經(jīng)I/O緩沖器25b、選擇器27b和雙向總線2被輸入到運(yùn)算單元5，作為讀數(shù)據(jù)。
控制單元33和地址控制單元36適當(dāng)?shù)乜刂浦谝淮鎯?chǔ)器模塊3a、第二存儲(chǔ)器模塊3b到3d、I/O緩沖器25a到25d以及選擇器27a到27d，以便在預(yù)定的定時(shí)處發(fā)送輸入數(shù)據(jù)、讀數(shù)據(jù)和運(yùn)算結(jié)果數(shù)據(jù)。對控制單元33、地址控制單元36等的操作與輸入到時(shí)鐘輸入單元29中的時(shí)鐘信號同步。
運(yùn)算單元5處理讀數(shù)據(jù)與輸入數(shù)據(jù)之間的預(yù)定運(yùn)算，并且經(jīng)雙向總線2將運(yùn)算結(jié)果數(shù)據(jù)輸出到數(shù)據(jù)輸入/輸出單元21。雖然后面將詳細(xì)描述，但是運(yùn)算單元5可以對輸入數(shù)據(jù)與從第二存儲(chǔ)器模塊3b、3c和3d中讀出的讀數(shù)據(jù)進(jìn)行運(yùn)算，并且可以按預(yù)定順序連續(xù)地將運(yùn)算結(jié)果數(shù)據(jù)輸出到數(shù)據(jù)輸入/輸出單元21。此外，例如運(yùn)算單元5具有多種運(yùn)算功能(例如或、與和異或)，并且可以基于從裝配在控制單元33中的運(yùn)算指定單元(未示出)中輸出的運(yùn)算指定信號，從多種運(yùn)算中選擇一種。而且，運(yùn)算單元5可以選擇不運(yùn)算狀態(tài)，其中讀數(shù)據(jù)被輸出，而不與輸入數(shù)據(jù)進(jìn)行運(yùn)算。
圖3描繪了數(shù)據(jù)輸入/輸出單元21的示意性配置。如圖3中所示，例如，數(shù)據(jù)輸入/輸出單元21具有數(shù)據(jù)輸入/輸出終端12、輸入數(shù)據(jù)緩沖器9以及數(shù)據(jù)輸出驅(qū)動(dòng)器15，其中形成所述數(shù)據(jù)輸入/輸出終端12來共享數(shù)據(jù)輸入終端和數(shù)據(jù)輸出終端的功能，數(shù)據(jù)從外部輸入到數(shù)據(jù)輸入終端，并且運(yùn)算單元5的運(yùn)算結(jié)果數(shù)據(jù)從數(shù)據(jù)輸出終端向外部輸出。例如，數(shù)據(jù)輸入/輸出終端12配置有四個(gè)終端DQ0到DQ3，以允許四位輸入數(shù)據(jù)ID的輸入和四位運(yùn)算結(jié)果數(shù)據(jù)OD的輸出。
例如，圖4A和4B描繪了在存儲(chǔ)器單元3中排成矩陣的多個(gè)存儲(chǔ)單元中的一個(gè)存儲(chǔ)單元的電路配置。圖4A描繪了動(dòng)態(tài)隨機(jī)訪問存儲(chǔ)器(DRAM)的存儲(chǔ)單元，且圖4B描繪了靜態(tài)隨機(jī)訪問存儲(chǔ)器(SRAM)的存儲(chǔ)單元。如圖4A中所示，DRAM的存儲(chǔ)單元具有接入晶體管T1和電容C1，所述晶體管T1的柵極被連接到字線WL，所述電容的一個(gè)電極經(jīng)接入晶體管T1連接到位線/BL，并且其另一個(gè)電極被連接到預(yù)定電壓輸出終端。從電壓輸出終端輸出的電壓VPL被施加到電容C1的上述另一個(gè)電極。在存儲(chǔ)單元中，電容C1的一個(gè)電極為存儲(chǔ)節(jié)點(diǎn)N1。在DRAM的存儲(chǔ)單元中，數(shù)據(jù)‘1’或‘0’被存儲(chǔ)在電容C1中。讀數(shù)據(jù)和寫數(shù)據(jù)經(jīng)接入晶體管T1在電容C1和位線/BL之間被傳送。
如圖4B所示，SRAM的存儲(chǔ)單元具有互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)反相器17和19。通過將P型MOS晶體管T2、負(fù)載元件以及N型MOS晶體管T3在電源VDD與參考電位(地)之間串聯(lián)連接，構(gòu)成CMOS反相器17。通過將P型MOS晶體管T4、負(fù)載元件以及N型MOS晶體管T5在電源VDD與地之間串聯(lián)連接，構(gòu)成CMOS反相器19。CMOS反相器17和19各自的輸出(即存儲(chǔ)節(jié)點(diǎn)N1和N2各自的電位)都是CMOS反相器19和17中另一個(gè)的輸入，更具體地說是N型MOS晶體管T3和T5各自的柵極輸入。CMOS反相器17的存儲(chǔ)節(jié)點(diǎn)N1經(jīng)柵極被連接到字線WL的接入晶體管T6連接到位線/BL。CMOS反相器19的存儲(chǔ)節(jié)點(diǎn)N2經(jīng)柵極被連接到字線WL的接入晶體管T7連接到位線/BL。這里，“/”表示在低電平(0)時(shí)信號電平為激活的。在SRAM的存儲(chǔ)單元中，數(shù)據(jù)“1”或“0”被存儲(chǔ)在一對CMOS反相器17和19中。讀數(shù)據(jù)和寫數(shù)據(jù)經(jīng)接入晶體管T6和T7在上述一對CMOS反相器17和19與位線/BL和BL之間傳送。存儲(chǔ)器單元3中的存儲(chǔ)單元的結(jié)構(gòu)可以是任何DRAM或SRAM的存儲(chǔ)單元。
接下來，將參考圖5到29描述圖2中所示出的半導(dǎo)體存儲(chǔ)器設(shè)備1的每個(gè)組成單元及對它們的修改，以及半導(dǎo)體存儲(chǔ)器設(shè)備1的控制方法。圖5示出了預(yù)定讀數(shù)據(jù)的選擇方法。為了便于說明，圖5僅描繪了圖2中所示出的半導(dǎo)體存儲(chǔ)器設(shè)備1的一部分或者說是實(shí)質(zhì)部分。在圖6往下的圖中，根據(jù)需要，僅為了說明描繪圖2中所示出的半導(dǎo)體存儲(chǔ)器設(shè)備1的一部分或者說是實(shí)質(zhì)部分。另外，根據(jù)需要，將使用和描述圖1中例示的數(shù)據(jù)輸入單元7和數(shù)據(jù)輸出單元13，而不使用圖3中例示的數(shù)據(jù)輸入/輸出單元21。如圖5中所示，地址輸入單元35具有預(yù)定地址被輸入到其中的地址輸入終端38和暫時(shí)存儲(chǔ)預(yù)定地址的輸入地址緩沖器39。例如，地址輸入終端38配置有四個(gè)終端A0到A3以輸入四位地址。例如，最高有效位的數(shù)據(jù)被輸入到終端A0，并且例如最低有效位的數(shù)據(jù)被輸入到終端A3。
從存儲(chǔ)器單元3中的多個(gè)存儲(chǔ)單元(未示出)中對存儲(chǔ)讀數(shù)據(jù)RD的存儲(chǔ)單元組進(jìn)行選擇的讀地址RA與輸入到地址輸入單元35中的與輸入數(shù)據(jù)ID相關(guān)聯(lián)的多位輸入數(shù)據(jù)相關(guān)地址AD中的一部分相匹配，并且其它部分與輸入數(shù)據(jù)相關(guān)地址AD的其它部分不匹配。在圖5中示出的示例中，忽略與輸入數(shù)據(jù)相關(guān)地址AD不匹配的位(例如，用虛線橢圓表示的最高有效位)，由與輸入數(shù)據(jù)相關(guān)地址AD相匹配的位(011)形成的單元選擇地址CA由譯碼器23進(jìn)行譯碼，并且確定存儲(chǔ)讀數(shù)據(jù)RD的存儲(chǔ)單元組。
圖6描繪了在存儲(chǔ)器單元3中存儲(chǔ)輸入數(shù)據(jù)ID以及讀出預(yù)定讀數(shù)據(jù)RD的配置。在圖6中所示出的配置中，輸入數(shù)據(jù)相關(guān)地址AD的最高有效位是用于選擇第一或第二存儲(chǔ)器模塊的模塊選擇地址BA。
在圖2中的地址控制單元36中放置地址指定單元37，該地址指定單元具有反相器電路以使輸入數(shù)據(jù)相關(guān)地址AD的最高有效位的值反相。當(dāng)輸入數(shù)據(jù)相關(guān)地址AD從地址輸入單元35被輸入到地址控制單元36時(shí)，地址指定單元37生成通過將輸入數(shù)據(jù)相關(guān)地址AD的最高有效位的值反相而創(chuàng)建的模塊選擇地址BA，并且結(jié)合與輸入數(shù)據(jù)相關(guān)地址AD的較低三位具有相同值的單元選擇地址CA來創(chuàng)建讀地址RA。
輸入數(shù)據(jù)相關(guān)地址AD從地址控制單元36被發(fā)送到譯碼器23a進(jìn)行譯碼，并且輸入數(shù)據(jù)ID被存儲(chǔ)在用于存儲(chǔ)輸入數(shù)據(jù)的第一存儲(chǔ)器模塊3a中。讀地址RA從地址控制單元36被發(fā)送到譯碼器23b進(jìn)行譯碼，并且預(yù)定讀數(shù)據(jù)RD從用于讀取數(shù)據(jù)的第二存儲(chǔ)器模塊3b中讀出。按照這種方式，輸入數(shù)據(jù)被存儲(chǔ)在第一存儲(chǔ)器模塊3a中，并且讀數(shù)據(jù)從第二存儲(chǔ)器模塊3b中讀出，并且被發(fā)送到運(yùn)算單元5。
由于輸入數(shù)據(jù)相關(guān)地址AD和讀地址RA可以幾乎同時(shí)從地址控制單元36被發(fā)送，因此輸入數(shù)據(jù)ID的存儲(chǔ)和讀數(shù)據(jù)RD的讀取可以幾乎同時(shí)進(jìn)行。更具體地說，根據(jù)本實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備1可以幾乎同時(shí)就單個(gè)輸入數(shù)據(jù)相關(guān)地址AD指定用于寫入輸入數(shù)據(jù)的存儲(chǔ)器模塊(第一存儲(chǔ)器模塊3a)和用于讀取數(shù)據(jù)的存儲(chǔ)器模塊(第二存儲(chǔ)器模塊3b)，因而可以實(shí)現(xiàn)高速的數(shù)據(jù)處理。
接下來，將參考圖7描述半導(dǎo)體存儲(chǔ)器設(shè)備1中的數(shù)據(jù)處理操作。圖7是示出了圖6中的半導(dǎo)體存儲(chǔ)器設(shè)備1中的輸入、輸出以及運(yùn)算的操作的時(shí)序圖。在圖7中，從上面一行開始所示出的為來自時(shí)鐘輸入單元29的時(shí)鐘信號CLK、在控制單元33中基于輸入到命令輸入單元31中的各種控制信號檢測到的命令(CMD)、輸入到數(shù)據(jù)輸入單元7中的輸入數(shù)據(jù)(Input)、輸入到地址輸入單元35中的預(yù)定地址(ADD)、第一存儲(chǔ)器模塊3a(BLK3a)、第二存儲(chǔ)器模塊3b(BLK3b)以及從數(shù)據(jù)輸出單元13向外部輸出的輸出數(shù)據(jù)(Output)。此外，在圖7中從左到右表示時(shí)間的經(jīng)過。
如圖7中所示，激活各個(gè)存儲(chǔ)器模塊3a和3b的存儲(chǔ)器模塊激活命令CMD1以及與存儲(chǔ)器模塊激活命令CMD1相關(guān)聯(lián)的輸入數(shù)據(jù)ID和輸入數(shù)據(jù)相關(guān)地址AD在時(shí)鐘信號CLK的上升沿處被鎖定(latch)，并且被輸入到半導(dǎo)體存儲(chǔ)器設(shè)備1中。例如，存儲(chǔ)器模塊激活命令CMD1和輸入數(shù)據(jù)相關(guān)地址AD同時(shí)激活各個(gè)存儲(chǔ)器模塊3a和3b。基于輸入數(shù)據(jù)相關(guān)地址AD將輸入數(shù)據(jù)ID寫入第一存儲(chǔ)器模塊3a。基于讀地址RA從第二存儲(chǔ)器模塊3b中讀出讀數(shù)據(jù)RD。運(yùn)算單元5對輸入數(shù)據(jù)ID和讀出數(shù)據(jù)RD進(jìn)行運(yùn)算，以向數(shù)據(jù)輸出單元13輸出運(yùn)算結(jié)果數(shù)據(jù)OD。半導(dǎo)體存儲(chǔ)器設(shè)備1將運(yùn)算結(jié)果數(shù)據(jù)OD作為輸出數(shù)據(jù)Q從數(shù)據(jù)輸出單元13向外部輸出。
圖8描繪了對地址指定單元37的一種修改。這種修改的地址指定單元37具有保存地址鍵AK的地址鍵保存單元41以及對地址鍵AK和輸入數(shù)據(jù)相關(guān)地址AD進(jìn)行運(yùn)算的地址運(yùn)算單元43。例如，地址鍵保存單元41具有存儲(chǔ)四位地址鍵AK的存儲(chǔ)地址鍵的單元a。雖然地址鍵AK的位數(shù)不限于四位，但是優(yōu)選其位數(shù)與輸入數(shù)據(jù)相關(guān)地址AD的位數(shù)相同。地址運(yùn)算單元43處理對地址鍵AK和輸入數(shù)據(jù)相關(guān)地址AD的預(yù)定運(yùn)算，并且輸出通過將單位選擇地址CA與模塊選擇地址BA合并而創(chuàng)建的讀地址RA。例如，這種修改的地址運(yùn)算單元43具有這樣的配置，其中組合了四個(gè)異或門電路，每個(gè)門電路都具有各自的地址鍵AK和輸入數(shù)據(jù)相關(guān)地址AD的位數(shù)據(jù)的輸入。
例如，為了用輸入數(shù)據(jù)相關(guān)地址AD的最高有效位作為模塊選擇地址BA，地址鍵AK(例如‘1000’)被存儲(chǔ)在地址鍵存儲(chǔ)部件a0到a3中。因而，在地址運(yùn)算單元43中對地址鍵AK(1000)和輸入數(shù)據(jù)相關(guān)地址AD(例如‘1011’)進(jìn)行運(yùn)算(異或)以獲得讀地址RA(0011)。如上所述，該讀地址的最高有效位被用作模塊選擇地址BA，輸入數(shù)據(jù)相關(guān)地址AD被發(fā)送到譯碼器23a進(jìn)行譯碼，并且輸入數(shù)據(jù)ID被存儲(chǔ)在用于存儲(chǔ)數(shù)據(jù)的第一存儲(chǔ)器模塊3a中。讀地址RA被發(fā)送到譯碼器23b進(jìn)行譯碼，并且預(yù)定讀出數(shù)據(jù)RD從用于讀取數(shù)據(jù)的第二存儲(chǔ)器模塊3b中讀出。
圖9描繪了對地址指定單元37的另一種修改。這種修改的地址指定單元37的特征在于，其具有可以保存輸入到地址輸入單元35的地址鍵AK的地址鍵保存單元41，所述地址鍵AK與最初設(shè)置半導(dǎo)體存儲(chǔ)器設(shè)備1的各種運(yùn)算模式的初始設(shè)置命令相關(guān)聯(lián)。此外，地址指定單元37具有地址運(yùn)算單元43，該地址運(yùn)算單元具有與圖8中所示出的配置相同的配置。地址鍵保存單元41具有鎖定地址鍵AK的地址鍵鎖定單元41a。地址鍵保存單元41被初始設(shè)置命令檢測單元33a控制以在地址鍵鎖定單元41a中保存地址鍵AK。例如，初始設(shè)置命令檢測單元33a被置于圖2中所示出的控制單元33中。
例如，半導(dǎo)體存儲(chǔ)器設(shè)備1可以輸入為初始設(shè)置命令中的一個(gè)指定地址鍵AK的命令(地址鍵指定命令)。當(dāng)初始設(shè)置命令檢測單元33a從在初始設(shè)置時(shí)輸入到命令輸入單元31中的多個(gè)控制信號的邏輯電平的組合中檢測到上述地址鍵指定命令時(shí)，初始設(shè)置命令檢測單元33a就控制地址鍵保存單元41來幾乎與那些控制信號同時(shí)鎖定并保存(latch and hold)輸入到地址輸入單元35的地址鍵AK。因此，地址鍵AK被保存在地址鍵保存單元41中，并且地址指定單元37可以指定讀地址RA，所述讀地址是通過與圖8中所示出的地址指定單元37相同的操作對模塊選擇地址BA和單元選擇地址CA進(jìn)行的組合。
接下來，將參考圖10和11描述運(yùn)算單元5。運(yùn)算單元5具有多種運(yùn)算功能，并且可以在這多種運(yùn)算中選擇一種。此外，運(yùn)算單元5可以選擇不運(yùn)算狀態(tài)，在這個(gè)狀態(tài)中將讀數(shù)據(jù)RD輸出而不對輸入數(shù)據(jù)ID和讀數(shù)據(jù)RD進(jìn)行運(yùn)算。
首先，將參考圖10描述多種運(yùn)算的選擇方法。圖10描繪了指定運(yùn)算單元5中的運(yùn)算類型的運(yùn)算指定單元45。運(yùn)算指定單元45具有運(yùn)算選擇地址保存單元47和運(yùn)算指定信號創(chuàng)建單元49，所述運(yùn)算選擇地址保存單元鎖定并保存輸入到地址輸入單元35中的運(yùn)算選擇地址，所述運(yùn)算指定信號創(chuàng)建單元生成運(yùn)算指定信號，該信號由運(yùn)算選擇地址指定一種運(yùn)算，并將其輸出到運(yùn)算單元5。運(yùn)算選擇地址保存單元47配置有多個(gè)鎖定部件o0到o3(圖10中的四個(gè)部件)，以使得至少一部分輸入到地址輸入單元35的預(yù)定地址被輸入。與最初設(shè)置半導(dǎo)體存儲(chǔ)器設(shè)備1中的各種運(yùn)算模式的初始設(shè)置命令相關(guān)聯(lián)的運(yùn)算選擇地址被輸入到地址輸入單元35中。
例如，半導(dǎo)體存儲(chǔ)器設(shè)備1可以輸入為初始設(shè)置命令中的一個(gè)指定運(yùn)算類型的命令(運(yùn)算類型指定命令)。當(dāng)初始設(shè)置命令檢測單元33a從在初始設(shè)置時(shí)輸入到命令輸入單元31中的多個(gè)控制信號的邏輯電平的組合中檢測到上述運(yùn)算類型指定命令時(shí)，初始設(shè)置命令檢測單元33a就控制運(yùn)算選擇地址保存單元47來幾乎與控制信號同時(shí)鎖定并保存輸入到地址輸入單元35的運(yùn)算選擇地址。因而，運(yùn)算選擇地址被保存在運(yùn)算選擇地址保存單元47中。運(yùn)算指定單元45輸出運(yùn)算指定信號，該信號基于已保存的運(yùn)算選擇地址從運(yùn)算指定信號創(chuàng)建單元49中指定一種運(yùn)算。如圖10中所示，例如，運(yùn)算單元5通過從運(yùn)算指定單元45中輸出的運(yùn)算指定信號指定邏輯或(OR)為運(yùn)算類型，對輸入數(shù)據(jù)ID(例如‘0101’)和讀數(shù)據(jù)RD(例如‘0110’)進(jìn)行或運(yùn)算，并且輸出運(yùn)算結(jié)果數(shù)據(jù)OD(0111)。
由于半導(dǎo)體存儲(chǔ)器設(shè)備1單獨(dú)具有獨(dú)立于存儲(chǔ)器單元3的運(yùn)算單元5，因此它可以相對自由地確保半導(dǎo)體電路板上的運(yùn)算單元5的排列區(qū)域。因此，提高了半導(dǎo)體存儲(chǔ)器設(shè)備1的布圖設(shè)計(jì)的靈活性。因而，除了諸如異或和或的邏輯運(yùn)算以外，根據(jù)需要也可以很容易地提供復(fù)雜的運(yùn)算功能，例如增大了電路規(guī)模的加法。
接下來，將參考圖11描述在運(yùn)算單元5中不運(yùn)算狀態(tài)的選擇。圖11描繪了確定運(yùn)算單元5中運(yùn)算或不運(yùn)算的命令確定單元53。命令確定單元53基于從外部輸入的運(yùn)算確定命令確定運(yùn)算或不運(yùn)算。命令確定單元53具有運(yùn)算命令信號保存單元55和運(yùn)算確定信號創(chuàng)建單元57，所述運(yùn)算命令信號保存單元鎖定并保存輸入到運(yùn)算確定命令輸入單元50中的多個(gè)運(yùn)算命令信號(圖11中的四個(gè)信號)，所述運(yùn)算確定信號創(chuàng)建單元由運(yùn)算命令信號生成確定運(yùn)算或不運(yùn)算的運(yùn)算確定信號并將該信號輸出到運(yùn)算單元5。例如，運(yùn)算確定命令輸入單元50被置于圖2中所示出的命令輸入單元31中。運(yùn)算確定命令輸入單元50具有運(yùn)算命令信號輸入終端52和暫時(shí)存儲(chǔ)運(yùn)算命令信號的運(yùn)算命令信號緩沖器51。
運(yùn)算命令信號輸入終端52配置有多個(gè)鎖定部件cmd0到cmd3(圖11中的四個(gè)部件)以保存多個(gè)運(yùn)算命令信號。當(dāng)命令確定單元53從對運(yùn)算命令信號的邏輯電平的組合中檢測到不運(yùn)算(NOP)時(shí)，它就將指定不運(yùn)算的運(yùn)算確定信號輸出到運(yùn)算單元5，上述運(yùn)算命令信號被輸入到運(yùn)算命令信號輸入終端52的終端CMD0到CMD3中并且暫時(shí)存儲(chǔ)在緩沖器51中。例如，如圖11中所示，運(yùn)算單元5基于從命令確定單元53輸出的運(yùn)算確定信號指定不運(yùn)算，不處理對輸入數(shù)據(jù)ID(例如‘0101’)和讀數(shù)據(jù)RD(例如‘0110’)的邏輯運(yùn)算，并且照原樣輸出讀數(shù)據(jù)RD(0110)。
例如，由于運(yùn)算命令信號在每個(gè)時(shí)鐘周期處被輸入，因此運(yùn)算單元5可以在每個(gè)時(shí)鐘周期處選擇運(yùn)算狀態(tài)或不運(yùn)算狀態(tài)。此外，由于多個(gè)運(yùn)算類型被設(shè)置為運(yùn)算命令信號的邏輯電平的組合，因此運(yùn)算單元5可以在每個(gè)時(shí)鐘周期處改變運(yùn)算類型，或者可以選擇不運(yùn)算狀態(tài)。在圖11所示出的示例中，由于可以輸入四位運(yùn)算命令信號，所以除了不運(yùn)算狀態(tài)以外還可以設(shè)置15種運(yùn)算類型。
接下來，將參考圖12和13描述來自數(shù)據(jù)輸入/輸出單元21(數(shù)據(jù)輸出單元13)的運(yùn)算結(jié)果數(shù)據(jù)OD的輸出定時(shí)。圖12描繪了控制運(yùn)算結(jié)果數(shù)據(jù)OD的輸出定時(shí)的輸出延遲控制單元的配置。圖13描繪了運(yùn)算結(jié)果數(shù)據(jù)OD的示例性輸出定時(shí)。
如圖12中所示，輸出延遲控制單元具有輸出延遲指定單元61和輸出延遲控制電路59，所述輸出延遲指定單元保存輸入到地址輸入單元35的與最初設(shè)置半導(dǎo)體存儲(chǔ)器設(shè)備1的各種運(yùn)算模式的初始設(shè)置命令相關(guān)聯(lián)的輸出控制地址來指定輸出延遲，所述輸出延遲控制電路基于來自輸出延遲指定單元61的輸出延遲信號控制運(yùn)算結(jié)果數(shù)據(jù)OD的輸出定時(shí)。輸出延遲指定單元61具有鎖定并保存輸出控制地址的輸出控制地址保存單元63和生成輸出延遲信號的輸出延遲信號創(chuàng)建單元65，所述輸出延遲信號由輸出控制地址指定輸出延遲并且將其輸出到輸出延遲控制電路59。輸出控制地址保存單元63配置有多個(gè)鎖定部件q0到q3，以鎖定多位的輸出控制地址(圖12中的四個(gè)位)。
例如，半導(dǎo)體存儲(chǔ)器設(shè)備1可以輸入為初始設(shè)置命令中的一個(gè)設(shè)置輸出定時(shí)的命令(輸出控制命令)。當(dāng)初始設(shè)置命令檢測單元33a從在初始設(shè)置時(shí)輸入到命令輸入單元31中的多個(gè)控制信號的邏輯電平的組合中檢測到上述輸出控制命令時(shí)，初始設(shè)置命令檢測單元33a就控制輸出延遲指定單元61來幾乎與控制信號同時(shí)鎖定并保存輸入到地址輸入單元35中的輸出控制地址。因此，輸出控制地址被保存在輸出控制地址保存單元63中。輸出延遲指定單元61基于已保存的輸出控制地址將輸出延遲信號從輸出延遲信號創(chuàng)建單元65輸出到輸出延遲控制電路59。輸出延遲控制電路59基于輸出延遲信號控制運(yùn)算結(jié)果數(shù)據(jù)OD的輸出定時(shí)。運(yùn)算結(jié)果數(shù)據(jù)OD的輸出定時(shí)被指定為延遲時(shí)間或時(shí)鐘延遲。
圖13是當(dāng)運(yùn)算結(jié)果數(shù)據(jù)OD的輸出定時(shí)被指定為時(shí)鐘延遲時(shí)半導(dǎo)體存儲(chǔ)器設(shè)備1的時(shí)序圖。在圖13中，從上面的一行開始，所示出的為來自時(shí)鐘輸入單元29的時(shí)鐘信號CLK、在控制單元中基于輸入到命令輸入單元31中的各種控制信號檢測到的命令(CMD)以及在時(shí)鐘延遲為2(時(shí)延＝2)和時(shí)鐘延遲為3(時(shí)延＝3)的情況下從數(shù)據(jù)輸出單元13向外部輸出的輸出數(shù)據(jù)(Output)。
根據(jù)在初始設(shè)置時(shí)在輸出控制命令中的多個(gè)控制信號的邏輯電平的組合，確定時(shí)鐘延遲(在本實(shí)施例中，時(shí)延為2或3)。如圖13中所示，輸出控制命令CMD2在時(shí)鐘信號CLK的上升沿處被鎖定為預(yù)定命令，并且被輸入到半導(dǎo)體存儲(chǔ)器設(shè)備1中。從輸出控制命令CMD2的輸入開始，經(jīng)過兩個(gè)時(shí)鐘(時(shí)延＝2)或三個(gè)時(shí)鐘(時(shí)延＝3)以后，半導(dǎo)體存儲(chǔ)器設(shè)備1與時(shí)鐘信號CLK的上升沿同步地從數(shù)據(jù)輸出單元13向外部輸出運(yùn)算結(jié)果數(shù)據(jù)OD，作為輸出數(shù)據(jù)Q。
而且，當(dāng)運(yùn)算結(jié)果數(shù)據(jù)OD(輸出數(shù)據(jù)Q)的輸出定時(shí)被指定為延遲時(shí)間時(shí)，在從輸出控制命令CMD2的輸入開始經(jīng)過指定延遲時(shí)間以后，從數(shù)據(jù)輸出單元13向外部輸出運(yùn)算結(jié)果數(shù)據(jù)OD。
接下來，將參考圖14到21描述從存儲(chǔ)器單元3讀出的多個(gè)讀數(shù)據(jù)項(xiàng)以及輸入數(shù)據(jù)。圖14部分地描繪了半導(dǎo)體存儲(chǔ)器設(shè)備1的示意性配置。在圖14中，雖然存儲(chǔ)器單元3中的各個(gè)邏輯存儲(chǔ)器模塊3a、3b、3c和3d都具有相同的功能，但是為了便于說明，假定邏輯存儲(chǔ)器模塊3a是用于存儲(chǔ)輸入數(shù)據(jù)的第一存儲(chǔ)器模塊，并且邏輯存儲(chǔ)器模塊3b、3c和3d是用于讀取數(shù)據(jù)的第二存儲(chǔ)器模塊。
如圖14中所示，通過二位模塊選擇地址BA選擇第二存儲(chǔ)器模塊3b、3c和3d。例如，輸入數(shù)據(jù)相關(guān)地址AD的兩個(gè)較高位被指定為模塊選擇地址BA，并且較低的兩位被指定為單元選擇地址CA。
對地址指定單元37a進(jìn)行配置，以將輸入數(shù)據(jù)相關(guān)地址AD的兩個(gè)較高位A0和A1的值照原樣輸入到譯碼器23a。因此，與輸入數(shù)據(jù)相關(guān)地址AD相同的值(例如‘1011’)被輸入到譯碼器23a，并且輸入數(shù)據(jù)ID(例如‘0101’)被寫入第一存儲(chǔ)器模塊3a。
對地址指定單元37b進(jìn)行配置，以將輸入數(shù)據(jù)相關(guān)地址AD的最高有效位A0的值反相，將其輸入到譯碼器23b，并且照原樣將較高位A1的值輸入到譯碼器23b。例如，假定輸入數(shù)據(jù)相關(guān)地址AD的值為‘1011’，則‘0011’被作為讀地址RAb輸入到譯碼器23b，讀數(shù)據(jù)RDb(例如‘0110’)從第二存儲(chǔ)器模塊3b輸出。
對地址指定單元37c進(jìn)行配置，以照原樣將輸入數(shù)據(jù)相關(guān)地址AD的最高有效位A0的值輸入到譯碼器23c，將最高位A1的值反相，并且將其輸入到譯碼器23c。因而，‘1111’作為讀地址RAc被輸入到譯碼器23c，并且讀數(shù)據(jù)RDc(例如‘1111’)從第二存儲(chǔ)器模塊3c輸出。
對地址指定單元37d進(jìn)行配置，以將輸入數(shù)據(jù)相關(guān)地址AD的兩個(gè)較高位A0和A1的值反相，并且將它們輸入到譯碼器23d。因此，‘0111’被作為讀地址RAd輸入到譯碼器23d，并且讀數(shù)據(jù)RDd(例如‘0000’)從第二存儲(chǔ)器模塊3d輸出。
對于各個(gè)譯碼器23b到23d，基于輸入數(shù)據(jù)相關(guān)地址AD的各個(gè)讀地址RAb到RAd幾乎同時(shí)被輸入，并且第二存儲(chǔ)器模塊3b、3c和3d幾乎同時(shí)被選擇作為讀數(shù)據(jù)的存儲(chǔ)器模塊。第二存儲(chǔ)器模塊3b、3c和3d依照預(yù)定順序分別將讀數(shù)據(jù)RDb、RDc和RDd輸出到運(yùn)算單元5。運(yùn)算單元5對讀數(shù)據(jù)RDb、RDc和RDd以及輸入數(shù)據(jù)ID進(jìn)行運(yùn)算(例如，異或)，并且按預(yù)定順序輸出運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd。數(shù)據(jù)輸出單元13按該預(yù)定順序?qū)⒃谶\(yùn)算單元5處獲得的運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd連續(xù)地向外部輸出。
接下來，將參考圖15到18描述圖14中所示出的半導(dǎo)體存儲(chǔ)器設(shè)備1的運(yùn)算定時(shí)。圖15到18是示出了半導(dǎo)體存儲(chǔ)器設(shè)備1中的數(shù)據(jù)輸入/輸出操作的時(shí)序圖。在圖15到18中，從每幅圖的上面一行開始，所示出的為來自時(shí)鐘輸入單元29的時(shí)鐘信號CLK(在圖17和18中，兩個(gè)時(shí)鐘信號CLK1和CLK2)、在控制單元33中檢測到的命令(CMD)、時(shí)鐘延遲為2(時(shí)延＝2)和3(時(shí)延＝3)的情況下的輸出數(shù)據(jù)(Output)、輸入到數(shù)據(jù)輸入單元7中的輸入數(shù)據(jù)(Input)以及輸入到地址輸入單元35中的地址(ADD)。
圖15描繪了半導(dǎo)體存儲(chǔ)器設(shè)備1中的第一操作定時(shí)。第一操作定時(shí)的特征在于運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd被連續(xù)地輸出，其輸出僅與時(shí)鐘信號CLK的上升沿或下降沿中的一個(gè)同步。圖15描繪了運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd與時(shí)鐘信號CLK的上升沿同步輸出的情況下的示例性操作定時(shí)。另外，運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd的輸出順序不限于圖15中所示出的順序。
圖16描繪了半導(dǎo)體存儲(chǔ)器設(shè)備1中的第二操作定時(shí)。第二操作定時(shí)的特征在于執(zhí)行了所謂的DDR(雙數(shù)據(jù)率)的數(shù)據(jù)輸出，其中運(yùn)算結(jié)果數(shù)據(jù)OD的奇數(shù)編號的輸出和偶數(shù)編號的輸出被連續(xù)地輸出，兩者的輸出分別與時(shí)鐘信號CLK的上升沿或下降沿同步，并且彼此不相同。例如，如圖16中所示，運(yùn)算結(jié)果數(shù)據(jù)的奇數(shù)編號的輸出ODb和ODd與時(shí)鐘信號CLK的上升沿同步輸出，并且運(yùn)算結(jié)果數(shù)據(jù)的偶數(shù)編號的輸出ODc與時(shí)鐘信號CLK的下降沿同步輸出。因而，與圖15中所示出的情況(所謂的SDR(單數(shù)據(jù)率))相比，數(shù)據(jù)的輸出可以在一半的時(shí)間內(nèi)完成。
圖17描繪了半導(dǎo)體存儲(chǔ)器設(shè)備1中的第三操作定時(shí)。第三操作定時(shí)的特征在于運(yùn)算結(jié)果數(shù)據(jù)的奇數(shù)編號的輸出和偶數(shù)編號的輸出被連續(xù)地輸出，兩者的輸出與來自時(shí)鐘輸入單元29的時(shí)鐘信號CLK1和時(shí)鐘信號CLK1的反相時(shí)鐘信號CLK2中的任一個(gè)同步并且彼此在相位上不相同。例如，如圖17中所示，運(yùn)算結(jié)果數(shù)據(jù)的奇數(shù)編號的輸出ODb和ODd與時(shí)鐘信號CLK1的上升沿同步輸出，并且運(yùn)算結(jié)果數(shù)據(jù)的偶數(shù)編號的輸出ODc與反相的時(shí)鐘信號CLK2的上升沿同步輸出。DDR模式中的數(shù)據(jù)輸出也按這個(gè)操作定時(shí)進(jìn)行。
圖18描繪了半導(dǎo)體存儲(chǔ)器設(shè)備1中的第四操作定時(shí)。第四操作定時(shí)的特征在于運(yùn)算結(jié)果數(shù)據(jù)的奇數(shù)編號的輸出和偶數(shù)編號的輸出被分別連續(xù)地輸出，兩者的輸出與差分時(shí)鐘信號CLK1和CLK2的第一和第二交叉點(diǎn)中的任一個(gè)同步，且彼此不相同。例如，如圖18中所示，運(yùn)算結(jié)果數(shù)據(jù)的奇數(shù)編號的輸出ODb和ODd與時(shí)鐘信號CLK1的上升沿與時(shí)鐘信號CLK2的下降沿交叉的第一交叉點(diǎn)同步輸出，并且運(yùn)算結(jié)果數(shù)據(jù)的偶數(shù)編號的輸出ODc與時(shí)鐘信號CLK1的下降沿與時(shí)鐘信號CLK2的上升沿交叉的第二交叉點(diǎn)同步輸出。DDR模式中的數(shù)據(jù)輸出也按這個(gè)操作定時(shí)進(jìn)行。
接下來，將參考圖19描述對圖14中所示出的半導(dǎo)體存儲(chǔ)器設(shè)備1的修改。這種修改的第一存儲(chǔ)器模塊3a不僅可以用于寫入輸入數(shù)據(jù)而且可以用于存儲(chǔ)讀數(shù)據(jù)，并且其特征在于在運(yùn)算單元5中對從第一存儲(chǔ)器模塊3a中讀出的讀數(shù)據(jù)RDa和輸入數(shù)據(jù)ID進(jìn)行運(yùn)算。讀數(shù)據(jù)RDa是在寫入輸入數(shù)據(jù)ID之前已經(jīng)寫入(存儲(chǔ)在)第一存儲(chǔ)器模塊3a中的數(shù)據(jù)。在這種修改的半導(dǎo)體存儲(chǔ)器設(shè)備1中，按預(yù)定順序?qū)⑦\(yùn)算結(jié)果數(shù)據(jù)ODa、ODb、ODc和ODd連續(xù)地從數(shù)據(jù)輸出單元13向外部輸出，所述運(yùn)算結(jié)果數(shù)據(jù)ODa、ODb、ODc和ODd由從第一存儲(chǔ)器模塊3a中讀出的讀數(shù)據(jù)RDa、從第二存儲(chǔ)器模塊3b、3c和3d中讀出的讀數(shù)據(jù)RDb、RDc和RDd以及輸入數(shù)據(jù)ID生成。運(yùn)算結(jié)果數(shù)據(jù)ODa、ODb、ODc和ODd按圖15到18中所示出的任一種操作定時(shí)被輸出。
接下來，將參考圖20和21描述對圖14中所示出的半導(dǎo)體存儲(chǔ)器設(shè)備1的另一種修改。這種修改的半導(dǎo)體存儲(chǔ)器設(shè)備1的特征在于，同時(shí)被選擇并且可以同時(shí)讀數(shù)據(jù)的第一存儲(chǔ)器模塊3a與第二存儲(chǔ)器模塊3b、3c和3d經(jīng)預(yù)定延遲時(shí)間或時(shí)鐘延遲后被激活。例如，上述預(yù)定延遲時(shí)間或預(yù)定時(shí)鐘延遲在初始設(shè)置時(shí)通過命令進(jìn)行指定。
圖20部分地描繪了這種修改的半導(dǎo)體存儲(chǔ)器設(shè)備1的示意性配置。如圖20中所示，這種修改的半導(dǎo)體存儲(chǔ)器設(shè)備1具有存儲(chǔ)器模塊控制單元67，其控制第一存儲(chǔ)器模塊3a和第二存儲(chǔ)器模塊3b、3c和3d的激活順序以及運(yùn)算結(jié)果數(shù)據(jù)ODa、ODb、ODc和ODd的輸出順序。存儲(chǔ)器模塊控制單元67輸出預(yù)定控制信號，該信號控制存儲(chǔ)器模塊3a、3b、3c和3d中每一個(gè)的激活以及運(yùn)算結(jié)果數(shù)據(jù)ODa、ODb、ODc和ODd的輸出。例如，該預(yù)定控制信號與來自時(shí)鐘輸入單元29的時(shí)鐘信號CLK同步輸出。例如，時(shí)鐘輸入單元29具有時(shí)鐘信號輸入終端28和對輸入時(shí)鐘信號的波形進(jìn)行整形的時(shí)鐘緩沖器30。
圖21描繪了半導(dǎo)體存儲(chǔ)器設(shè)備1的第五操作定時(shí)。在圖21中，從上面一行開始所示出的為來自時(shí)鐘輸入單元29的時(shí)鐘信號CLK、基于輸入到命令輸入單元31的各種控制信號在控制單元33中檢測到的命令(CMD)、輸入到數(shù)據(jù)輸入單元7的輸入數(shù)據(jù)(Input)、輸入到地址輸入單元35的地址(ADD)、第一存儲(chǔ)器模塊3a(BLK3a)、第二存儲(chǔ)器模塊3b、3c和3d(BLK3b、BLK3c和BLK3d)以及在時(shí)鐘延遲被設(shè)為3(時(shí)延＝3)的情況下的輸出數(shù)據(jù)(Output)。
如圖21中所示，在時(shí)鐘信號CLK的上升沿處，順序地激活各個(gè)存儲(chǔ)器模塊3a、3b、3c和3d的存儲(chǔ)器模塊激活命令CMD3、與存儲(chǔ)器模塊激活命令CMD3相關(guān)聯(lián)的輸入數(shù)據(jù)ID以及輸入數(shù)據(jù)相關(guān)地址AD被同時(shí)鎖定，并且被輸入到半導(dǎo)體存儲(chǔ)器設(shè)備1中。當(dāng)存儲(chǔ)器模塊激活命令CMD3被輸入的同時(shí)，第一存儲(chǔ)器模塊3a被從存儲(chǔ)器模塊控制單元67輸出的預(yù)定控制信號激活(激活的)，并且將讀數(shù)據(jù)RDa輸出到運(yùn)算單元5。此外，第二存儲(chǔ)器模塊3b、3c和3d與時(shí)鐘信號CLK同步地被從存儲(chǔ)器模塊控制單元67順序輸出的預(yù)定控制信號順序地激活，并且順序地將讀數(shù)據(jù)RDb、RDc和RDd輸出到運(yùn)算單元5。
在圖21中，由于時(shí)鐘延遲被設(shè)為3，因此從讀數(shù)據(jù)RDa和輸入數(shù)據(jù)ID得到的運(yùn)算結(jié)果數(shù)據(jù)ODa被作為輸出數(shù)據(jù)Q從數(shù)據(jù)輸出單元13輸出到外部，其輸出與在存儲(chǔ)器模塊激活命令CMD3被鎖定后的第三個(gè)時(shí)鐘處的時(shí)鐘信號CLK同步。從讀數(shù)據(jù)RDb、RDc和RDd和輸入數(shù)據(jù)ID得到的運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd被作為輸出數(shù)據(jù)Q與運(yùn)算結(jié)果數(shù)據(jù)ODa一起連續(xù)地從數(shù)據(jù)輸出單元13輸出到外部，其輸出與時(shí)鐘信號CLK同步。另外，運(yùn)算結(jié)果數(shù)據(jù)ODa、ODb、ODc和ODd的輸出定時(shí)不限于時(shí)鐘延遲，還可以設(shè)置為延遲時(shí)間。
接下來，將參考圖22和23描述輸入數(shù)據(jù)ID被輸入到半導(dǎo)體存儲(chǔ)器設(shè)備1的輸入定時(shí)。圖22描繪了控制輸入數(shù)據(jù)的輸入定時(shí)的輸入延遲控制單元的配置。圖23描繪了輸入數(shù)據(jù)(Input)的示例性輸入定時(shí)。如圖22中所示，輸入延遲控制單元具有輸入延遲指定單元77和輸入延遲控制電路83，所述輸入延遲指定單元保存輸入到地址輸入單元35中的與最初設(shè)置半導(dǎo)體存儲(chǔ)器設(shè)備1的各種運(yùn)算模式的初始設(shè)置命令相關(guān)聯(lián)的輸入控制地址，并且指定輸入延遲，所述輸入延遲控制電路基于來自輸入延遲指定單元77的輸入延遲信號控制輸入數(shù)據(jù)的輸入定時(shí)。輸入延遲指定單元77具有鎖定并保存輸入控制地址的輸入控制地址保存單元79，以及基于輸入控制地址生成輸入延遲信號并將該信號輸出到輸入延遲控制電路83的輸入延遲信號創(chuàng)建單元81。輸入控制地址保存單元79具有多個(gè)鎖定部件i0到i3(圖22中的四個(gè)部件)以鎖定多個(gè)輸入控制地址。
例如，在半導(dǎo)體存儲(chǔ)器設(shè)備1中，可以輸入設(shè)置輸入定時(shí)的命令(輸入控制命令)作為初始設(shè)置命令中的一個(gè)。當(dāng)初始設(shè)置命令檢測單元33a從在初始設(shè)置時(shí)輸入到命令輸入單元31中的多個(gè)控制信號的邏輯電平的組合中檢測到上述輸入控制命令時(shí)，初始設(shè)置命令檢測單元33a就控制輸入延遲指定單元77來幾乎與控制信號同時(shí)鎖定并保存輸入到地址輸入單元35的輸入控制地址。因此，輸入控制地址被保存在輸入延遲指定單元77中。輸入延遲指定單元77基于已保存的輸入控制地址將來自輸入延遲信號創(chuàng)建單元81的輸入延遲信號輸出到輸入延遲控制電路83。輸入延遲控制電路83基于輸入延遲信號控制輸入數(shù)據(jù)的輸入定時(shí)。輸入數(shù)據(jù)的輸入定時(shí)可以被指定為延遲時(shí)間或時(shí)鐘延遲。
圖23描繪了當(dāng)輸入數(shù)據(jù)的輸入定時(shí)被指定為時(shí)鐘延遲時(shí)，半導(dǎo)體存儲(chǔ)器設(shè)備1的示例性操作定時(shí)。在圖23中，從上面一行開始所示出的為來自時(shí)鐘輸入單元29的時(shí)鐘信號CLK、基于輸入到命令輸入單元31的各種控制信號在控制單元33中檢測到的命令(CMD)以及在時(shí)鐘延遲為2(時(shí)延＝2)和3(時(shí)延＝3)的情況下輸入到數(shù)據(jù)輸入單元7的輸入數(shù)據(jù)(Input)。
如圖23中所示，當(dāng)控制命令CMD4在時(shí)鐘信號CLK的上升沿處被鎖定并且被輸入到半導(dǎo)體存儲(chǔ)器設(shè)備1中時(shí)，在從控制信號CMD4的輸入開始的兩個(gè)時(shí)鐘或三個(gè)時(shí)鐘以后的時(shí)鐘信號CLK的上升沿處，輸入數(shù)據(jù)ID被鎖定并且被輸入到半導(dǎo)體存儲(chǔ)器設(shè)備1中。而且，當(dāng)輸入數(shù)據(jù)ID的輸入定時(shí)被指定為延遲時(shí)間時(shí)，在從控制命令CMD4的輸入開始經(jīng)過指定的延遲時(shí)間以后，輸入數(shù)據(jù)ID被輸入到半導(dǎo)體存儲(chǔ)器設(shè)備1中。
接下來，將參考圖24到26描述與運(yùn)算結(jié)果數(shù)據(jù)同步輸出的參考時(shí)鐘信號。圖24部分地描繪了具有輸出參考時(shí)鐘信號的參考時(shí)鐘信號輸出單元的半導(dǎo)體存儲(chǔ)器設(shè)備1的示意性配置。如圖24中所示，半導(dǎo)體存儲(chǔ)器設(shè)備1具有輸出控制單元69和參考時(shí)鐘信號輸出單元71，所述輸出控制單元控制來自數(shù)據(jù)輸出單元13的運(yùn)算結(jié)果數(shù)據(jù)OD(在本圖中以O(shè)Db、ODc和ODd為示例)的輸出定時(shí)，所述參考時(shí)鐘信號輸出單元輸出參考時(shí)鐘信號S，該信號從輸出控制單元69輸出并且與運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd的輸出定時(shí)同步。
輸出控制單元69基于輸入的時(shí)鐘信號CLK控制輸出數(shù)據(jù)驅(qū)動(dòng)器15，并且控制運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd的輸出定時(shí)以及向參考時(shí)鐘信號輸出單元71輸出與運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd的輸出定時(shí)同步的參考時(shí)鐘信號S。當(dāng)對運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd設(shè)置了延遲時(shí)間或時(shí)鐘延遲時(shí)，輸出控制單元69將參考時(shí)鐘信號S從預(yù)定命令的輸入開始延遲上述延遲時(shí)間或時(shí)鐘延遲，并且將其輸出到參考時(shí)鐘信號輸出單元71。
參考時(shí)鐘信號輸出單元71具有參考時(shí)鐘信號驅(qū)動(dòng)器73和參考時(shí)鐘信號輸出終端75。與運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd同步地從參考時(shí)鐘信號輸出終端75輸出參考時(shí)鐘信號S。例如，每一個(gè)字節(jié)(八位)輸出一個(gè)參考時(shí)鐘信號S。
接下來，將參考圖25和圖26描述參考時(shí)鐘信號S的輸出定時(shí)。圖25描繪了參考時(shí)鐘信號S的示例性第一輸出定時(shí)，圖26描繪了參考時(shí)鐘信號S的示例性第二輸出定時(shí)。在圖25和26中，從圖中的上面一行開始所示出的為來自時(shí)鐘輸入單元29的時(shí)鐘信號CLK(在圖26中為差分時(shí)鐘信號CLK1和CLK2)、基于輸入到命令輸入單元31的各種控制信號在控制單元33中檢測到的命令(CMD)、在時(shí)鐘延遲為2(時(shí)延＝2)的情況下的輸出數(shù)據(jù)(Output)、在時(shí)鐘延遲為2(時(shí)延＝2)的情況下的參考時(shí)鐘信號S、在時(shí)鐘延遲為3(時(shí)延＝3)的情況下的輸出數(shù)據(jù)(Output)、在時(shí)鐘延遲為3(時(shí)延＝3)的情況下的參考時(shí)鐘信號S、輸入到數(shù)據(jù)輸入單元7的輸入數(shù)據(jù)(Input)以及輸入到地址輸入單元35的地址(ADD)。
如圖25所示，在第一輸出定時(shí)中，輸出參考時(shí)鐘信號S以使得所有各項(xiàng)輸出數(shù)據(jù)Q(運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd)都僅與時(shí)鐘信號的上升沿或下降沿同步。此外，參考時(shí)鐘信號S的輸出帶有已設(shè)置的時(shí)鐘延遲。
如圖26所示，在第二輸出定時(shí)中，例如，參考時(shí)鐘信號S的上升沿與輸出數(shù)據(jù)Q的奇數(shù)編號的輸出(運(yùn)算結(jié)果數(shù)據(jù)ODb和ODd)同步，并且其下降沿與輸出數(shù)據(jù)Q的偶數(shù)編號的輸出(運(yùn)算結(jié)果數(shù)據(jù)ODc)同步。而且，經(jīng)已設(shè)置的時(shí)鐘延遲后參考時(shí)鐘信號S被輸出。第二輸出定時(shí)不限于圖26中所示出的定時(shí)。參考時(shí)鐘信號S的下降沿可以與輸出數(shù)據(jù)Q的奇數(shù)編號的輸出(運(yùn)算結(jié)果數(shù)據(jù)ODb和ODd)同步，并且其上升沿可以與輸出數(shù)據(jù)Q的偶數(shù)編號的輸出(運(yùn)算結(jié)果數(shù)據(jù)ODc)同步。
當(dāng)采用利用了圖7、圖15到18以及圖21中所示出的半導(dǎo)體存儲(chǔ)器設(shè)備的控制方法中的至少一種的控制單元來控制半導(dǎo)體存儲(chǔ)器設(shè)備1時(shí)，可以實(shí)現(xiàn)這樣的半導(dǎo)體集成電路系統(tǒng)，其中減少了對半導(dǎo)體存儲(chǔ)器設(shè)備1的訪問次數(shù)，降低了控制單元上的負(fù)擔(dān)。此外，可以方便地進(jìn)行實(shí)現(xiàn)這種半導(dǎo)體集成電路系統(tǒng)的電路板的設(shè)計(jì)。而且，在其中執(zhí)行圖7、圖15到18以及圖21中所示出的半導(dǎo)體存儲(chǔ)器設(shè)備的控制方法的控制元件和具有與半導(dǎo)體存儲(chǔ)器設(shè)備1相同的功能的半導(dǎo)體存儲(chǔ)元件形成于同一電路板上的半導(dǎo)體集成電路，可以得到與上述半導(dǎo)體集成電路系統(tǒng)的那些優(yōu)點(diǎn)相同的優(yōu)點(diǎn)。
接下來，將參考圖27到29描述半導(dǎo)體存儲(chǔ)器設(shè)備1的另一種控制方法。圖27是示出了半導(dǎo)體存儲(chǔ)器設(shè)備1的第六操作定時(shí)的時(shí)序圖。在圖27中，從上面一行開始，所示出的是來自時(shí)鐘輸入單元29的時(shí)鐘信號CLK、在控制單元33處檢測到的命令(CMD)、輸入到地址輸入單元35的地址(ADD)、輸入到數(shù)據(jù)輸入單元7的輸入數(shù)據(jù)(Input，時(shí)延＝O)、各個(gè)邏輯存儲(chǔ)器模塊3a、3b、3c和3d(BLK3a、BLK3b、BLK3c和BLK3d)以及在時(shí)鐘延遲被設(shè)置為3(時(shí)延＝3)的情況下的輸出數(shù)據(jù)(Output)。
如圖27中所示，各個(gè)與不允許運(yùn)算單元5進(jìn)行運(yùn)算的不運(yùn)算命令CMDa相關(guān)聯(lián)的輸入數(shù)據(jù)(第一數(shù)據(jù))IDb、IDc和IDd，以及與輸入數(shù)據(jù)IDb、IDc和IDd相關(guān)聯(lián)的輸入數(shù)據(jù)相關(guān)地址ADb(#1001)、ADc(#1010)和ADd(#1011)被順序地輸出。由于輸入數(shù)據(jù)ID的輸入定時(shí)被設(shè)置為時(shí)延＝0，因此各個(gè)輸入數(shù)據(jù)IDb、IDc和IDd幾乎在被輸入的同時(shí)被寫入邏輯存儲(chǔ)器模塊3b、3c和3d。
不運(yùn)算命令CMDa被輸入三次以后，與允許運(yùn)算單元5進(jìn)行預(yù)定運(yùn)算的運(yùn)算命令CMDb相關(guān)聯(lián)的輸入數(shù)據(jù)(第二數(shù)據(jù))IDa以及與輸入數(shù)據(jù)IDa相關(guān)聯(lián)的輸入數(shù)據(jù)相關(guān)地址ADa(#1000)被輸入。由于設(shè)置了時(shí)延＝0，因此輸入數(shù)據(jù)IDa幾乎在被輸入的同時(shí)被寫入邏輯存儲(chǔ)模塊(第一存儲(chǔ)器模塊)3a，并且被輸出到運(yùn)算單元5。
另一方面，當(dāng)運(yùn)算命令CMDb被輸入時(shí)，通過基于與輸入數(shù)據(jù)IDa相關(guān)聯(lián)的輸入數(shù)據(jù)相關(guān)地址ADa(#1000)生成的讀地址RAb、RAc和RAd，邏輯存儲(chǔ)器模塊3b、3c和3d被選擇作為第二存儲(chǔ)器模塊3b、3c和3d，并且已存儲(chǔ)的輸入數(shù)據(jù)IDb、IDc和IDd作為讀數(shù)據(jù)RDb、RDc和RDd被輸出到運(yùn)算單元5。運(yùn)算單元5處理對讀數(shù)據(jù)RDa、RDc和RDd和輸入數(shù)據(jù)IDa的預(yù)定運(yùn)算，并且運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd被輸出。
輸出數(shù)據(jù)Q(運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd)的輸出定時(shí)被設(shè)置為時(shí)延＝3。因而，例如，在從運(yùn)算命令CMDb的輸入開始三個(gè)時(shí)鐘以后，運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd被按照此順序連續(xù)地與時(shí)鐘信號CLK的上升沿同步輸出。另外，運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd的輸出定時(shí)可以被設(shè)置為延遲時(shí)間。
圖28是示出了半導(dǎo)體存儲(chǔ)器設(shè)備1的第七操作定時(shí)的時(shí)序圖。在圖28中，從上面一行開始，所示出的為來自時(shí)鐘輸入單元29的時(shí)鐘信號、在控制單元33中檢測到的命令(CMD)、被輸入到地址輸入單元35中的地址(ADD)、由地址內(nèi)部計(jì)數(shù)器(未示出)基于被輸入的地址(ADD)而生成的內(nèi)部地址ADD’(內(nèi)部)、輸入到數(shù)據(jù)輸入單元7的輸入數(shù)據(jù)(Input，時(shí)延＝0)、各個(gè)邏輯存儲(chǔ)器模塊3a到3d(BLK3a到BLK3d)以及時(shí)鐘延遲被設(shè)為3(時(shí)延＝3)的情況下的輸出數(shù)據(jù)(Output)。
如圖28中所示，與不允許運(yùn)算單元5進(jìn)行運(yùn)算的不運(yùn)算命令CMDa相關(guān)聯(lián)的輸入數(shù)據(jù)(第一數(shù)據(jù))IDb，以及與輸入數(shù)據(jù)IDb相關(guān)聯(lián)的輸入數(shù)據(jù)相關(guān)地址ADb(#1001)被輸入。在時(shí)延＝0的情況下，輸入數(shù)據(jù)IDb被寫入通過輸入數(shù)據(jù)相關(guān)地址ADb(#1001)選擇的邏輯存儲(chǔ)器模塊3b中。隨后，地址內(nèi)部計(jì)數(shù)器與時(shí)鐘信號CLK同步地被計(jì)數(shù)以生成內(nèi)部地址ADD’(#1010)，并且輸入數(shù)據(jù)(第一數(shù)據(jù))IDc被寫入通過內(nèi)部地址ADD’(#1010)選擇的邏輯存儲(chǔ)器模塊3c中。然后，內(nèi)部地址ADD’(#1011)類似地由地址內(nèi)部計(jì)數(shù)器生成，并且輸入數(shù)據(jù)(第一數(shù)據(jù))IDd被寫入通過內(nèi)部地址ADD’(#1011)選擇的邏輯存儲(chǔ)器模塊3d。
隨后，與允許運(yùn)算單元5進(jìn)行運(yùn)算的運(yùn)算命令CMDb相關(guān)聯(lián)的輸入數(shù)據(jù)IDa，以及與輸入數(shù)據(jù)IDa相關(guān)聯(lián)的輸入數(shù)據(jù)相關(guān)地址ADa(#1000)被輸入。由于設(shè)置了時(shí)延＝0，因此輸入數(shù)據(jù)(第二數(shù)據(jù))IDa幾乎在被輸入的同時(shí)被寫入邏輯存儲(chǔ)器模塊(第一存儲(chǔ)器模塊)3a，并且被輸出到運(yùn)算單元5。
另一方面，當(dāng)運(yùn)算命令CMDb被輸入時(shí)，通過基于與輸入數(shù)據(jù)IDa相關(guān)聯(lián)的輸入數(shù)據(jù)相關(guān)地址ADa(#1000)生成的讀地址RAb、RAc和Rad，選擇邏輯存儲(chǔ)器模塊3b、3c和3d作為第二存儲(chǔ)器模塊3b、3c和3d，并且上述邏輯存儲(chǔ)器模塊3b、3c和3d將已存儲(chǔ)的輸入數(shù)據(jù)IDb、IDc和IDd作為讀數(shù)據(jù)RDb、RDc和RDd輸出到運(yùn)算單元5。運(yùn)算單元5處理對讀數(shù)據(jù)RDb、RDc和RDd與輸入數(shù)據(jù)IDa的預(yù)定運(yùn)算，并且輸出運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd。
輸出數(shù)據(jù)Q(運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd)的輸出定時(shí)被設(shè)置為時(shí)延＝3。因而，例如，在從運(yùn)算命令CMDb的輸入開始三個(gè)時(shí)鐘以后，運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd被按照此順序連續(xù)地與時(shí)鐘信號CLK的上升沿同步輸出。另外，運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd的輸出定時(shí)也可以被設(shè)置為延遲時(shí)間。
如上所述，不運(yùn)算命令CMDa以及與不運(yùn)算命令CMDa相關(guān)聯(lián)的輸入數(shù)據(jù)IDb和輸入數(shù)據(jù)相關(guān)地址ADb僅被輸入一次，并且然后在輸入數(shù)據(jù)IDb之后輸入的輸入數(shù)據(jù)IDc和IDd也可以被寫入邏輯存儲(chǔ)器模塊3c和3d。在經(jīng)過了不運(yùn)算命令CMDa的突發(fā)串(burst)周期以后，運(yùn)算命令CMDb被輸入。除了輸入數(shù)據(jù)IDb、IDc和IDd通過突發(fā)串操作被存儲(chǔ)在邏輯存儲(chǔ)器模塊3b、3c和3d中以外，利用這種操作定時(shí)的半導(dǎo)體存儲(chǔ)器設(shè)備1的控制方法與利用第一操作定時(shí)的半導(dǎo)體存儲(chǔ)器設(shè)備的控制方法相同。
圖29是示出了半導(dǎo)體存儲(chǔ)器設(shè)備1的第八操作定時(shí)的時(shí)序圖。圖29中的這些行與圖28中的行表示的意思相同。利用這種操作定時(shí)的半導(dǎo)體存儲(chǔ)器設(shè)備的控制方法的特征在于，代替圖28中所示出的兩種命令(不運(yùn)算命令CMDa和運(yùn)算命令CMDb)，突發(fā)串輸入運(yùn)算命令CMDc被輸入，并且然后輸入數(shù)據(jù)通過突發(fā)串操作輸入以控制運(yùn)算。控制運(yùn)算單元5以對讀數(shù)據(jù)和從突發(fā)串輸入運(yùn)算命令CMDc的輸入開始經(jīng)過基于預(yù)定位數(shù)的計(jì)數(shù)以后被輸入的輸入數(shù)據(jù)進(jìn)行運(yùn)算。
如圖29中所示，與突發(fā)串輸入運(yùn)算命令CMDc相關(guān)聯(lián)的輸入數(shù)據(jù)(第一數(shù)據(jù))IDb和與輸入數(shù)據(jù)IDb相關(guān)聯(lián)的輸入數(shù)據(jù)相關(guān)地址AD(#1001)被輸入。在時(shí)延＝0的情況下，輸入數(shù)據(jù)IDb被寫入通過輸入數(shù)據(jù)相關(guān)地址AD(#1001)選擇的邏輯存儲(chǔ)器模塊3b中。隨后，地址內(nèi)部計(jì)數(shù)器與時(shí)鐘信號CLK同步地被計(jì)數(shù)以生成內(nèi)部地址ADD’(#1010)，并且輸入數(shù)據(jù)(第一數(shù)據(jù))IDc被寫入通過內(nèi)部地址ADD’(#1010)選擇的邏輯存儲(chǔ)器模塊3c中。然后，內(nèi)部地址ADD’(#1011)類似地由地址內(nèi)部計(jì)數(shù)器生成，并且輸入數(shù)據(jù)(第一數(shù)據(jù))IDd被寫入通過內(nèi)部地址ADD’(#1011)選擇的邏輯存儲(chǔ)器模塊3d。
隨后，內(nèi)部地址ADD’(#1000)類似地由地址內(nèi)部計(jì)數(shù)器生成，并且輸入數(shù)據(jù)(第二數(shù)據(jù))IDa被寫入通過內(nèi)部地址ADD’(#1000)選擇的邏輯存儲(chǔ)器模塊(第一存儲(chǔ)器模塊)3a，并且被輸出到運(yùn)算單元5。
如上所述，在這個(gè)操作定時(shí)中，僅通過預(yù)定的突發(fā)串長度(在本實(shí)施例中，突發(fā)串長度＝4)與時(shí)鐘信號CLK同步地連續(xù)輸入多個(gè)輸入數(shù)據(jù)ID項(xiàng)。
另一方面，通過基于寫入輸入數(shù)據(jù)IDa并且將已存儲(chǔ)的輸入數(shù)據(jù)IDb、IDc和IDd作為讀數(shù)據(jù)RDb、RDc和RDd輸出到運(yùn)算單元5的內(nèi)部地址ADD’(#1000)生成的讀地址RAb、RAc和RAd，邏輯存儲(chǔ)器模塊3b、3c和3d被選擇作為第二存儲(chǔ)器模塊3b、3c和3d。運(yùn)算單元5分別處理對讀數(shù)據(jù)RDb、RDc和RDd和輸入數(shù)據(jù)IDa的預(yù)定運(yùn)算，并且輸出運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和Odd。
輸出數(shù)據(jù)Q(運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd)的輸出定時(shí)被設(shè)置為時(shí)延＝3。因而，例如，在從輸入數(shù)據(jù)IDa的輸入開始三個(gè)時(shí)鐘以后，運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和ODd被按照此順序連續(xù)地與時(shí)鐘信號CLK的上升沿同步輸出。另外，運(yùn)算結(jié)果數(shù)據(jù)ODb、ODc和Odd的輸出定時(shí)也可以被設(shè)置為延遲時(shí)間。
在上述半導(dǎo)體存儲(chǔ)器設(shè)備的控制方法中，預(yù)定的運(yùn)算在最后輸入的輸入數(shù)據(jù)ID和讀數(shù)據(jù)RD之間進(jìn)行，但是與讀數(shù)據(jù)進(jìn)行運(yùn)算的輸入數(shù)據(jù)ID的輸入順序不限于最后的位置，而可以在該順序的任何位置處被輸入。
接下來，將參考圖30描述實(shí)現(xiàn)圖27到29中所示出的半導(dǎo)體存儲(chǔ)器設(shè)備的任一種控制方法的控制單元以及在使用所述半導(dǎo)體存儲(chǔ)器設(shè)備1的半導(dǎo)體集成電路系統(tǒng)中的操作。半導(dǎo)體集成電路系統(tǒng)具有以下兩種功能，即對基本信息和通過使用從基本信息和壓縮目標(biāo)信息中獲得的解壓目標(biāo)信息而創(chuàng)建的指令信息進(jìn)行壓縮以創(chuàng)建壓縮后信息，以及通過對從壓縮后信息中提取的指令信息創(chuàng)建的解壓目標(biāo)信息進(jìn)行解壓縮來解壓壓縮目標(biāo)信息。在這種半導(dǎo)體集成電路系統(tǒng)中，半導(dǎo)體存儲(chǔ)器設(shè)備1被用于解壓目標(biāo)信息的創(chuàng)建和壓縮目標(biāo)信息的解壓。
圖30描繪了半導(dǎo)體集成電路系統(tǒng)中對信息組的壓縮和解壓的示例性流程。首先，將順著圖30中上面部分的流程描述對預(yù)定信息組的壓縮。對于形成半導(dǎo)體集成電路系統(tǒng)的一個(gè)組件的半導(dǎo)體存儲(chǔ)器設(shè)備1，輸入被分成壓縮目標(biāo)信息87和基本信息89的信息組以使得，例如，與不運(yùn)算命令CMDa1到CMDa7相關(guān)聯(lián)的壓縮目標(biāo)信息87被輸入，并且然后與運(yùn)算命令CMDb相關(guān)聯(lián)的基本信息89被輸入。半導(dǎo)體存儲(chǔ)器設(shè)備1在運(yùn)算單元5中執(zhí)行對基本信息89和壓縮目標(biāo)信息87的運(yùn)算(異或)，并且輸出解壓目標(biāo)信息91作為運(yùn)算結(jié)果數(shù)據(jù)。例如，從半導(dǎo)體存儲(chǔ)器設(shè)備1輸出的解壓目標(biāo)信息91被輸入到形成半導(dǎo)體集成電路系統(tǒng)的一個(gè)組件的信息壓縮設(shè)備中。信息壓縮設(shè)備從解壓目標(biāo)信息91中創(chuàng)建(編碼)解壓縮所必要的指令信息93，將基本信息89與指令信息93相加，并且對它們進(jìn)行壓縮以創(chuàng)建壓縮后信息95。由于壓縮后信息95相對壓縮目標(biāo)信息87來說具有更小的數(shù)據(jù)容量，因此有助于信息組的傳送和存儲(chǔ)。
接下來，將順著圖30中下面的流程描述對預(yù)定信息組的解壓縮。信息壓縮設(shè)備從壓縮后信息95中獲取對于解壓縮所必要的指令信息93和基本信息89，并且從指令信息93創(chuàng)建(解碼)解壓目標(biāo)信息91。對于半導(dǎo)體存儲(chǔ)器設(shè)備1，與不運(yùn)算命令CMDa1到CMDa7相關(guān)聯(lián)的解壓目標(biāo)信息91以及與運(yùn)算命令CMDb相關(guān)聯(lián)的基本信息89被按此順序輸入。半導(dǎo)體存儲(chǔ)器設(shè)備1在運(yùn)算單元5中執(zhí)行對基本信息89和解壓目標(biāo)信息91的運(yùn)算(異或)，并且對壓縮目標(biāo)信息87進(jìn)行解壓縮并將其輸出作為運(yùn)算結(jié)果數(shù)據(jù)。
如上所述，在使用半導(dǎo)體存儲(chǔ)器設(shè)備1的半導(dǎo)體集成電路系統(tǒng)中，由于可以進(jìn)行預(yù)定的運(yùn)算而不將已存儲(chǔ)的信息組讀出到半導(dǎo)體存儲(chǔ)器設(shè)備1的外部，因此減少了對半導(dǎo)體存儲(chǔ)器設(shè)備1的訪問次數(shù)來實(shí)現(xiàn)高速的信息處理。成為在半導(dǎo)體集成電路系統(tǒng)中處理的壓縮目標(biāo)的信息組例如是，相同的幀緊密排列于其中的圖像信息或者類似的具有連續(xù)幀的圖像信息。另外，在半導(dǎo)體集成電路系統(tǒng)中處理的解壓目標(biāo)信息例如是，相同的幀緊密排列于其中的圖像信息或者類似的具有連續(xù)幀的圖像信息。
在其中執(zhí)行圖27到29中所示出的半導(dǎo)體存儲(chǔ)器設(shè)備的任一種控制方法的控制元件和具有與半導(dǎo)體存儲(chǔ)器設(shè)備1相同的功能的半導(dǎo)體存儲(chǔ)器元件形成于同一電路板上的半導(dǎo)體集成電路，可以通過利用具有與信息壓縮設(shè)備相同的功能的信息壓縮電路發(fā)送數(shù)據(jù)而得到與上述半導(dǎo)體集成電路系統(tǒng)相同的優(yōu)點(diǎn)。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器設(shè)備，包括數(shù)據(jù)輸入單元，輸入數(shù)據(jù)從外部被輸入到所述數(shù)據(jù)輸入單元中；存儲(chǔ)器單元，其存儲(chǔ)數(shù)據(jù)；運(yùn)算單元，其處理對所述輸入數(shù)據(jù)和從所述存儲(chǔ)器單元中讀出的讀數(shù)據(jù)的預(yù)定運(yùn)算；以及數(shù)據(jù)輸出單元，其向外部輸出由所述運(yùn)算單元得到的運(yùn)算結(jié)果數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器設(shè)備，還包括地址輸入單元，與所述輸入數(shù)據(jù)相關(guān)聯(lián)的輸入數(shù)據(jù)相關(guān)地址被輸入到所述地址輸入單元。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中從所述存儲(chǔ)器單元讀出讀數(shù)據(jù)所用的讀地址的一部分與所述輸入數(shù)據(jù)相關(guān)地址的一部分不匹配。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述存儲(chǔ)器單元配置有多個(gè)邏輯存儲(chǔ)器模塊，并且所述多個(gè)邏輯存儲(chǔ)器模塊包括第一存儲(chǔ)器模塊，所述第一存儲(chǔ)器模塊被使用所述輸入數(shù)據(jù)相關(guān)地址中作為模塊選擇地址的部分進(jìn)行選擇，并且在所述第一存儲(chǔ)器模塊中利用所述輸入數(shù)據(jù)相關(guān)地址存儲(chǔ)所述輸入數(shù)據(jù)；以及第二存儲(chǔ)器模塊，所述第二存儲(chǔ)器模塊被使用所述讀地址中作為模塊選擇地址的部分進(jìn)行選擇，并且在所述第二存儲(chǔ)器模塊中利用所述讀地址讀出所述讀數(shù)據(jù)。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中多個(gè)所述第二存儲(chǔ)器模塊被使用所述模塊選擇地址的多個(gè)位進(jìn)行選擇。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述運(yùn)算單元對從所述多個(gè)第二存儲(chǔ)器模塊中讀出的多個(gè)讀數(shù)據(jù)項(xiàng)以及所述輸入數(shù)據(jù)進(jìn)行運(yùn)算，并且按預(yù)定順序連續(xù)地輸出由上述運(yùn)算得到的運(yùn)算結(jié)果數(shù)據(jù)。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中在存儲(chǔ)所述輸入數(shù)據(jù)之前，所述運(yùn)算單元處理對從所述第一存儲(chǔ)器模塊中的輸入數(shù)據(jù)相關(guān)地址讀出的讀數(shù)據(jù)和所述輸入數(shù)據(jù)的運(yùn)算。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述運(yùn)算單元按預(yù)定順序連續(xù)地輸出由所述輸入數(shù)據(jù)和從所述多個(gè)第二存儲(chǔ)器模塊中讀出的多個(gè)讀數(shù)據(jù)得到的運(yùn)算結(jié)果數(shù)據(jù)，以及由所述輸入數(shù)據(jù)和從所述第一存儲(chǔ)器模塊中讀出的讀數(shù)據(jù)得到的運(yùn)算結(jié)果數(shù)據(jù)。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述運(yùn)算單元能夠處理多種運(yùn)算。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述運(yùn)算單元通過從所述地址輸入單元輸入的與最初設(shè)置所述半導(dǎo)體存儲(chǔ)器設(shè)備的初始設(shè)置命令相關(guān)聯(lián)的運(yùn)算選擇地址，從所述多種運(yùn)算中指定一種。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述運(yùn)算單元能夠選擇輸出所述讀數(shù)據(jù)而不執(zhí)行對所述輸入數(shù)據(jù)的運(yùn)算的不運(yùn)算狀態(tài)。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器設(shè)備，還包括命令確定單元，其基于從外部輸入的運(yùn)算確定命令確定所述不運(yùn)算狀態(tài)。
13.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器設(shè)備，還包括存儲(chǔ)器模塊控制單元，其控制激活所述第一存儲(chǔ)器模塊和多個(gè)所述第二存儲(chǔ)器模塊的順序，以及輸出所述運(yùn)算結(jié)果數(shù)據(jù)的順序。
14.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器設(shè)備，還包括輸出控制單元，其控制從所述數(shù)據(jù)輸出單元輸出的運(yùn)算結(jié)果數(shù)據(jù)的輸出定時(shí)；以及參考時(shí)鐘信號輸出單元，其輸出與所述運(yùn)算結(jié)果數(shù)據(jù)的輸出定時(shí)同步的參考時(shí)鐘信號。
15.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器設(shè)備，還包括輸出延遲控制單元，其基于從所述地址輸入單元輸入的與最初設(shè)置所述半導(dǎo)體存儲(chǔ)器設(shè)備的初始設(shè)置命令相關(guān)聯(lián)的輸出控制地址，延遲來自所述數(shù)據(jù)輸出單元的運(yùn)算結(jié)果數(shù)據(jù)的輸出定時(shí)。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器設(shè)備，還包括輸入延遲指定單元，其基于從所述地址輸入單元輸入的與最初設(shè)置所述半導(dǎo)體存儲(chǔ)器設(shè)備的初始設(shè)置命令相關(guān)聯(lián)的輸入控制地址，延遲所述輸入數(shù)據(jù)到所述運(yùn)算單元的輸入定時(shí)。
17.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器設(shè)備，包括數(shù)據(jù)輸入/輸出單元，所述數(shù)據(jù)輸入/輸出單元被形成為共享所述數(shù)據(jù)輸入單元和所述數(shù)據(jù)輸出單元。
18.一種半導(dǎo)體存儲(chǔ)器設(shè)備的控制方法，包括以下步驟在存儲(chǔ)器單元中存儲(chǔ)從外部輸入的與不允許運(yùn)算單元進(jìn)行運(yùn)算的不運(yùn)算命令相關(guān)聯(lián)的第一數(shù)據(jù)；從外部輸入與允許所述運(yùn)算單元處理預(yù)定運(yùn)算的運(yùn)算命令相關(guān)聯(lián)的第二數(shù)據(jù)；基于所述運(yùn)算命令，在所述運(yùn)算單元中對所述第二數(shù)據(jù)和從所述存儲(chǔ)器單元中讀出的第一數(shù)據(jù)進(jìn)行運(yùn)算；以及在從所述運(yùn)算命令的輸入開始經(jīng)過一段預(yù)定時(shí)間以后，輸出由所述運(yùn)算獲得的運(yùn)算結(jié)果數(shù)據(jù)。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)器設(shè)備的控制方法，其中，代替輸入所述不運(yùn)算命令和所述運(yùn)算命令，輸入預(yù)定處理命令；在所述存儲(chǔ)器單元中存儲(chǔ)從外部輸入的與所述預(yù)定處理命令相關(guān)聯(lián)的第一數(shù)據(jù)；在從所述處理命令的輸入開始經(jīng)過一段預(yù)定時(shí)間以后，輸入所述第二數(shù)據(jù)；以及在所述運(yùn)算單元中對所述第二數(shù)據(jù)和所述第一數(shù)據(jù)進(jìn)行運(yùn)算。
20.一種半導(dǎo)體集成電路系統(tǒng)，所述系統(tǒng)對基本信息和通過使用從所述基本信息和壓縮目標(biāo)信息獲得的解壓目標(biāo)信息而創(chuàng)建的指令信息進(jìn)行壓縮以創(chuàng)建壓縮后信息，并且所述系統(tǒng)通過對從所述壓縮后信息中提取的指令信息創(chuàng)建的解壓目標(biāo)信息進(jìn)行解壓縮來解壓所述壓縮目標(biāo)信息，其中所述系統(tǒng)將根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器設(shè)備用于通過對被輸入的與不運(yùn)算命令相關(guān)聯(lián)的壓縮目標(biāo)信息以及被輸入的與運(yùn)算命令相關(guān)聯(lián)的基本信息進(jìn)行運(yùn)算，創(chuàng)建所述解壓目標(biāo)信息；以及通過對從壓縮后信息中提取的并且被輸入的與不運(yùn)算命令相關(guān)聯(lián)的解壓目標(biāo)信息以及被輸入的與運(yùn)算命令相關(guān)聯(lián)的基本信息進(jìn)行運(yùn)算，對壓縮目標(biāo)信息進(jìn)行解壓。
全文摘要
本發(fā)明提供了一種半導(dǎo)體存儲(chǔ)器設(shè)備和使用該設(shè)備的半導(dǎo)體集成電路系統(tǒng)以及半導(dǎo)體存儲(chǔ)器設(shè)備的控制方法。本發(fā)明的一個(gè)目的在于提供可以減少訪問次數(shù)以減輕控制單元上的負(fù)擔(dān)并且方便了電路板設(shè)計(jì)的半導(dǎo)體存儲(chǔ)器設(shè)備，使用該設(shè)備的半導(dǎo)體集成電路系統(tǒng)，以及半導(dǎo)體存儲(chǔ)器設(shè)備的控制方法。上述半導(dǎo)體存儲(chǔ)器設(shè)備被配置為具有輸入數(shù)據(jù)從外部輸入到其中的數(shù)據(jù)輸入單元、存儲(chǔ)數(shù)據(jù)的存儲(chǔ)器單元、處理對輸入數(shù)據(jù)和從存儲(chǔ)器單元讀出的讀數(shù)據(jù)的預(yù)定運(yùn)算的運(yùn)算單元以及將在運(yùn)算單元中獲得的運(yùn)算結(jié)果數(shù)據(jù)輸出到外部的數(shù)據(jù)輸出單元。
文檔編號G11C7/00GK1929027SQ20061000805
公開日2007年3月14日 申請日期2006年2月23日 優(yōu)先權(quán)日2005年9月9日
發(fā)明者內(nèi)田敏也 申請人:富士通株式會(huì)社