專利名稱：Ddr和ddr2內(nèi)存控制器的讀數(shù)據(jù)采樣方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及DDR和DDR2內(nèi)存控制器，特別涉及一種DDR和DDR2內(nèi)存控制器的讀數(shù)據(jù)采樣方法。
背景技術(shù)：
目前主流的內(nèi)存標(biāo)準(zhǔn)為DDR內(nèi)存和DDR2內(nèi)存，其中的DDR指Double DataRate，雙倍數(shù)據(jù)速率，即在每個(gè)時(shí)鐘周期傳輸兩次數(shù)據(jù)。這樣DDR的實(shí)際數(shù)據(jù)傳輸工作于極高的頻率，為了實(shí)現(xiàn)高速的數(shù)據(jù)傳輸，DDR和DDR2內(nèi)存使用源同步方式的數(shù)據(jù)(DQ)和數(shù)據(jù)選通信號(hào)(DQS，數(shù)據(jù)DQ Strobe)。有數(shù)據(jù)傳輸時(shí)，設(shè)備在驅(qū)動(dòng)數(shù)據(jù)信號(hào)DQ的同時(shí)驅(qū)動(dòng)DQS，DQS頻率和時(shí)鐘相同，而DQS的每個(gè)上升沿和下降沿各表示一個(gè)有效的數(shù)據(jù)，實(shí)現(xiàn)了每個(gè)時(shí)鐘周期傳輸兩次數(shù)據(jù)。
在讀DDR和DDR2內(nèi)存數(shù)據(jù)時(shí)，數(shù)據(jù)選通信號(hào)DQS和數(shù)據(jù)DQ是沿對(duì)齊的(edge-aligned)，即數(shù)據(jù)選通信號(hào)DQS和數(shù)據(jù)DQ同時(shí)跳變。目前內(nèi)存控制器中常見的采樣DDR讀數(shù)據(jù)的方法有兩種。
一種是不管數(shù)據(jù)選通信號(hào)DQS，直接使用內(nèi)存控制器的時(shí)鐘或時(shí)鐘一定相位延時(shí)的雙沿來采樣數(shù)據(jù)，這樣做的缺點(diǎn)是失去了DDR和DDR2內(nèi)存使用源同步數(shù)據(jù)和數(shù)據(jù)選通信號(hào)的意義，很難工作于很高的頻率，其優(yōu)點(diǎn)則是作為采樣基準(zhǔn)的時(shí)鐘本身是穩(wěn)定而可靠的。
另一種是使用數(shù)據(jù)選通信號(hào)DQS來采樣數(shù)據(jù)，因?yàn)樽x數(shù)據(jù)時(shí)DQS和DQ是沿對(duì)齊的，所以需要將DQS延時(shí)一定相位，這樣做充分利用了使用源同步數(shù)據(jù)和數(shù)據(jù)選通信號(hào)的好處，理論上來說可以工作于極高的頻率，其缺點(diǎn)是依賴于DQS的信號(hào)質(zhì)量。如果印刷電路板的布局布線對(duì)端接和串?dāng)_等問題處理不合理，由于信號(hào)反射和串?dāng)_的影響，DQS信號(hào)上很容易出現(xiàn)上沖或下沖。上沖和下沖幅度過大時(shí)，即可能看到錯(cuò)誤的上升沿和下降沿，引起錯(cuò)誤。

發(fā)明內(nèi)容
本發(fā)明的目的是克服已有的采樣DDR讀數(shù)據(jù)的方法所存在的缺陷，提供一種可解決雙倍速高速數(shù)據(jù)傳輸?shù)难訒r(shí)濾波電路及相應(yīng)的數(shù)據(jù)采樣方法。
為了實(shí)現(xiàn)上述目的，本發(fā)明提供了一種DDR和DDR2內(nèi)存控制器的讀數(shù)據(jù)采樣裝置，包括DDR內(nèi)存控制器的延時(shí)濾波電路和D觸發(fā)器，所述的DDR內(nèi)存控制器的延時(shí)濾波電路用于對(duì)數(shù)據(jù)選通信號(hào)的延時(shí)濾波，由與門、或門和延時(shí)單元組成，所述的延時(shí)濾波電路分為數(shù)據(jù)選通信號(hào)上升沿處理部分和數(shù)據(jù)選通信號(hào)下降沿處理部分，其中所述的數(shù)據(jù)選通信號(hào)上升沿處理部分包括延時(shí)單元和與門，所述的數(shù)據(jù)選通信號(hào)上升沿處理部分按級(jí)分類，每一級(jí)有一延時(shí)單元和一個(gè)與門；所述的延時(shí)單元的輸入端輸入數(shù)據(jù)選通信號(hào)，其輸出端和延時(shí)單元所在級(jí)的與門的一個(gè)輸入端連接；所述的與門有兩個(gè)輸入端，一個(gè)輸入端與本級(jí)的延時(shí)單元的輸出端連接，另一個(gè)輸入端直接與未延時(shí)的數(shù)據(jù)選通信號(hào)連接，所述的與門有一個(gè)輸出端，該輸出端與下一級(jí)的延時(shí)單元的輸入端相連，在最后一個(gè)級(jí)中，所述的與門的輸出端與外部電路連接；所述的數(shù)據(jù)選通信號(hào)下降沿處理部分包括延時(shí)單元和或門，所述的數(shù)據(jù)選通信號(hào)下降沿處理部分按級(jí)分類，每一級(jí)有一延時(shí)單元和一個(gè)或門；所述延時(shí)單元的輸入端輸入數(shù)據(jù)選通信號(hào)，其輸出端和延時(shí)單元所在級(jí)的或門的一個(gè)輸入端連接；所述的或門有兩個(gè)輸入端，一個(gè)輸入端與本級(jí)的延時(shí)單元的輸出端連接，另一個(gè)輸入端直接與未延時(shí)的數(shù)據(jù)選通信號(hào)連接，所述或門有一個(gè)輸出端，該輸出端與下一級(jí)的延時(shí)單元的輸入端相連，在最后一個(gè)級(jí)中，所述或門的輸出端與外部電路連接。
上述技術(shù)方案中，所述的延時(shí)濾波電路還包括多路選擇器，在延時(shí)濾波電路的數(shù)據(jù)選通信號(hào)上升沿處理部分中，所述的多路選擇器的輸入端與數(shù)據(jù)選通信號(hào)上升沿處理部分的某一級(jí)的與門的輸出端相連，所述多路選擇器的輸出端與外部的D觸發(fā)器的時(shí)鐘端相連接；在延時(shí)濾波電路的數(shù)據(jù)選通信號(hào)下降沿處理部分中，所述的多路選擇器的輸入端與數(shù)據(jù)選通信號(hào)下降沿處理部分的某一級(jí)的或門的輸出端相連，所述多路選擇器的輸出端與外部的D觸發(fā)器的時(shí)鐘端相連接；所述的多路選擇器的輸入端具體和哪個(gè)級(jí)的“與門”或“或門”的輸出端連接，根據(jù)適用的DDR和DDR2內(nèi)存的工作頻率而定。
所述的數(shù)據(jù)選通信號(hào)上升沿處理部分和數(shù)據(jù)選通信號(hào)下降沿處理部分的級(jí)的數(shù)目，由單個(gè)延時(shí)單元所能延時(shí)的長(zhǎng)短和數(shù)據(jù)選通信號(hào)的總延時(shí)決定。
所述的延時(shí)濾波電路可用于DDR2內(nèi)存控制器中。
一種DDR和DDR2內(nèi)存控制器的讀數(shù)據(jù)采樣方法，其具體實(shí)現(xiàn)如下步驟10、數(shù)據(jù)選通信號(hào)送入DDR和DDR2內(nèi)存控制器中；步驟20、延時(shí)濾波電路的數(shù)據(jù)選通信號(hào)上升沿處理部分對(duì)數(shù)據(jù)選通信號(hào)的上升沿做延時(shí)濾波處理，包括如下步驟步驟21、將數(shù)據(jù)選通信號(hào)通過一個(gè)延時(shí)單元；步驟22、將延時(shí)后的數(shù)據(jù)選通信號(hào)和未延時(shí)的數(shù)據(jù)選通信號(hào)相與；步驟23、相與后的信號(hào)通過一個(gè)延時(shí)單元；步驟24、延時(shí)后的數(shù)據(jù)選通信號(hào)和未延時(shí)的數(shù)據(jù)選通信號(hào)相與；步驟25、重復(fù)步驟23和24的過程，所重復(fù)的次數(shù)由多路選擇器決定；步驟26、將多路選擇器的輸出為延時(shí)濾波的最終結(jié)果，將該信號(hào)的上升沿作為讀數(shù)據(jù)采樣的一個(gè)基準(zhǔn)；步驟30、延時(shí)濾波電路對(duì)數(shù)據(jù)選通信號(hào)DQS的下降沿作延時(shí)濾波處理，包括如下步驟步驟31、將數(shù)據(jù)選通信號(hào)通過一個(gè)延時(shí)單元；步驟32、將延時(shí)后的數(shù)據(jù)選通信號(hào)和未延時(shí)的數(shù)據(jù)選通信號(hào)相或；步驟33、相或后的信號(hào)通過一個(gè)延時(shí)單元；步驟34、延時(shí)后的數(shù)據(jù)選通信號(hào)和未延時(shí)的數(shù)據(jù)選通信號(hào)相或；步驟35、重復(fù)步驟33和34，所重復(fù)的次數(shù)由多路選擇器決定；步驟36、將多路選擇器的輸出為延時(shí)濾波的最終結(jié)果，將該信號(hào)的下降沿作為讀數(shù)據(jù)采樣的一個(gè)基準(zhǔn)；步驟40、將步驟20和步驟30所得到的延時(shí)濾波后的數(shù)據(jù)選通信號(hào)作為數(shù)據(jù)采樣的基準(zhǔn)，觸發(fā)D觸發(fā)器實(shí)現(xiàn)數(shù)據(jù)的采樣。
本發(fā)明的優(yōu)點(diǎn)在于1)使用經(jīng)過處理的數(shù)據(jù)選通信號(hào)DQS來采樣數(shù)據(jù)，充分利用了使用源同步數(shù)據(jù)和數(shù)據(jù)選通信號(hào)的好處；2)使用一系列小延時(shí)的延時(shí)單元和與門或者或門完成數(shù)據(jù)選通信號(hào)DQS的延時(shí)，可以濾除DQS上的毛刺，減少對(duì)DQS信號(hào)質(zhì)量的依賴；3)軟件可配置的寄存器決定延時(shí)單元和與門或者或門的級(jí)數(shù)，即軟件可配置延時(shí)長(zhǎng)度，使內(nèi)存控制器可以適應(yīng)更廣泛工作頻率的DDR或DDR2內(nèi)存。


圖1為本發(fā)明的DDR和DDR2內(nèi)存控制器的讀數(shù)據(jù)采樣裝置的延時(shí)濾波電路的數(shù)據(jù)選通信號(hào)上升沿處理部分的一種實(shí)施例示意圖；圖2為本發(fā)明的DDR和DDR2內(nèi)存控制器的讀數(shù)據(jù)采樣裝置的延時(shí)濾波電路的數(shù)據(jù)選通信號(hào)下降沿處理部分的一種實(shí)施例示意圖；圖3為本發(fā)明的DDR和DDR2內(nèi)存控制器的讀數(shù)據(jù)采樣裝置的延時(shí)濾波電路的數(shù)據(jù)選通信號(hào)上升沿處理部分的另一實(shí)施例示意圖；圖4為本發(fā)明的DDR和DDR2內(nèi)存控制器的讀數(shù)據(jù)采樣裝置的延時(shí)濾波電路的數(shù)據(jù)選通信號(hào)下降沿處理部分的另一實(shí)施例示意圖；圖5為本發(fā)明的DDR和DDR2內(nèi)存控制器的讀數(shù)據(jù)采樣方法的流程圖。
具體實(shí)施例方式
下面結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明的方法進(jìn)行說明。
在對(duì)本發(fā)明的DDR和DDR2內(nèi)存控制器的讀數(shù)據(jù)采樣方法做說明以前，首先對(duì)方法中所采用的讀數(shù)據(jù)采樣裝置進(jìn)行說明。在下面的實(shí)施例中，都在FPGA芯片Altera EP2S30上實(shí)現(xiàn)。
本發(fā)明的讀數(shù)據(jù)采樣裝置包括延時(shí)濾波電路和D觸發(fā)器。延時(shí)濾波電路與D觸發(fā)器電連接。由于在使用數(shù)據(jù)選通信號(hào)DQS采樣數(shù)據(jù)時(shí)，需要將DQS延時(shí)一定相位，因此在內(nèi)存控制器中需要有相應(yīng)的電路以實(shí)現(xiàn)延時(shí)。同時(shí)，內(nèi)存所在的印刷電路板由于信號(hào)反射和串?dāng)_的影響，可能會(huì)產(chǎn)生“假”的上升沿或下降沿，本發(fā)明采用的讀數(shù)據(jù)采樣裝置中的延時(shí)濾波電路可同時(shí)解決延時(shí)與濾波兩個(gè)問題。
鑒于數(shù)據(jù)選通信號(hào)的上升沿和下降沿具有不同的特性，所述的延時(shí)濾波電路可分為數(shù)據(jù)選通信號(hào)上升沿處理部分和數(shù)據(jù)選通信號(hào)下降沿處理部分，在下面的實(shí)施例中，對(duì)上升沿處理部分和下降沿處理部分分別作了說明。
實(shí)施例1如圖1所示，為位于內(nèi)存控制器中的延時(shí)濾波電路的數(shù)據(jù)選通信號(hào)上升沿處理部分的一個(gè)具體實(shí)施例，在該實(shí)施例中，數(shù)據(jù)選通信號(hào)上升沿處理部分采用9級(jí)延時(shí)濾波結(jié)構(gòu)。所述電路中包含有9個(gè)延時(shí)單元和9個(gè)與門，每一級(jí)有一個(gè)延時(shí)單元和一個(gè)與門。用0表示9級(jí)延時(shí)濾波結(jié)構(gòu)的起始級(jí)，則A0和B0表示0級(jí)的延時(shí)單元的輸入端和輸出端，用A1和B1標(biāo)記1級(jí)的延時(shí)單元的輸入端和輸出端，依次類推，N級(jí)的延時(shí)單元的輸入端和輸出端用AN和BN表示。在該結(jié)構(gòu)中，輸入的DQS信號(hào)從AN端進(jìn)入延時(shí)單元，在延時(shí)單元作延時(shí)操作后，從BN端輸出，輸出的結(jié)果送入本級(jí)的與門中。與們有兩個(gè)輸入端，一個(gè)輸入端輸入本級(jí)的延時(shí)單元所輸出的延時(shí)后的DQS信號(hào)，另一個(gè)輸入端輸入未被延時(shí)的DQS信號(hào)，兩個(gè)信號(hào)在與門中作與操作。與操作的結(jié)果送入下一級(jí)的延時(shí)單元。在最后一級(jí)中，與操作的結(jié)果輸出延時(shí)濾波電路。
在上述延時(shí)濾波電路中，延時(shí)單元的函數(shù)表達(dá)式為y(t)＝x(t-Δ)，一個(gè)與門的函數(shù)表達(dá)式為y(t)＝x1(t)·x2(t)，其中x表示輸入，y表示輸出，t表示時(shí)刻，Δ表示每個(gè)延時(shí)單元的延時(shí)，·表示“與”操作。圖1所示的延時(shí)濾波電路的輸出可以用下面的表達(dá)式表示g(t)＝A9(t)＝f(t)·A8(t-Δ)＝f(t)·f(t-Δ)·A7((t-Δ)-Δ)＝f(t)·f(t-Δ)·A7(t-2Δ)＝f(t)·f(t-Δ)·f(t-2Δ)·…·f(t-8Δ)·A0(t-9Δ)＝f(t)·f(t-Δ)·f(t-2Δ)·…·f(t-8Δ)·f(t-9Δ)本發(fā)明的延時(shí)濾波電路的級(jí)數(shù)并不局限于9級(jí)，可以根據(jù)實(shí)際使用的情況決定電路的級(jí)數(shù)。由于每個(gè)延時(shí)單元的延時(shí)很小，在實(shí)際使用中通常需要10數(shù)級(jí)或幾十級(jí)延時(shí)單元才能完成DQS總的延時(shí)。如果延時(shí)濾波電路有N級(jí)，則延時(shí)濾波電路的最后輸出為gN(t)＝f(t)·f(t-Δ)·f(t-2Δ)·…·f(t-(N-1)Δ)·f(t-NΔ)該式對(duì)上升沿至少延時(shí)NΔ的時(shí)間，并且可以濾除NΔ時(shí)間內(nèi)所有脈沖寬度大于Δ小于NΔ的毛刺或下沖，也即濾除了假的上升沿。例如取Δ＝0.2ns，N＝10，則可以濾除所有脈沖寬度大于0.2ns小于2ns的毛刺，可以濾除的毛刺的頻率范圍是250MHz～2.5GHz。在實(shí)際應(yīng)用中，集成電路芯片的PAD類似一個(gè)低通濾波器，不能通過特別高頻率的信號(hào)；而信號(hào)受低頻的干擾遠(yuǎn)小于高頻的干擾。所以一般250MHz～2.5GHz的濾波范圍就可以很好的工作。
圖1所示的延時(shí)濾波電路適用于對(duì)DQS信號(hào)的上升沿作濾波處理，對(duì)下降沿中可能存在的“假”的下降沿不能做濾波處理，在圖2中，給出了用于對(duì)DQS信號(hào)的下降沿作濾波處理的延時(shí)濾波電路的數(shù)據(jù)選通信號(hào)下降沿處理部分。
在圖2所示的電路圖中，延時(shí)濾波電路的數(shù)據(jù)選通信號(hào)下降沿處理部分采用9級(jí)延時(shí)濾波結(jié)構(gòu)，所述電路中包含有9個(gè)延時(shí)單元和9個(gè)或門。每一級(jí)有一個(gè)延時(shí)單元和一個(gè)或門。用0表示9級(jí)延時(shí)濾波結(jié)構(gòu)的起始級(jí)，則A0和B0表示0級(jí)的延時(shí)單元的輸入端和輸出端，用A1和B1標(biāo)記1級(jí)的延時(shí)單元的輸入端和輸出端，依次類推，N級(jí)的延時(shí)單元的輸入端和輸出端用AN和BN表示。在該結(jié)構(gòu)中，輸入的DQS信號(hào)從AN端進(jìn)入延時(shí)單元，在延時(shí)單元作延時(shí)操作后，從BN端輸出，輸出的結(jié)果送入本級(jí)的或門中。或們有兩個(gè)輸入端，一個(gè)輸入端輸入本級(jí)的延時(shí)單元所輸出的延時(shí)后的DQS信號(hào)，另一個(gè)輸入端輸入未被延時(shí)的DQS信號(hào)，兩個(gè)信號(hào)在或門中作或操作?；虿僮鞯慕Y(jié)果送入下一級(jí)的延時(shí)單元。在最后一級(jí)中，或操作的結(jié)果輸出延時(shí)濾波電路。
實(shí)施例2由于DDR和DDR2內(nèi)存根據(jù)類型的不同，可以有多種不同的工作頻率，工作頻率的不同，就需要DQS信號(hào)具有不同的延時(shí)。但在內(nèi)存控制器中，所述的延時(shí)濾波電路在硬件實(shí)現(xiàn)上是固定的，基于成本和適用性的考慮，又不能為每一種不同工作頻率的DDR和DDR2內(nèi)存配置不同的延時(shí)濾波電路。為了提高延時(shí)濾波電路的使用范圍，本實(shí)施例提供了一種改進(jìn)的延時(shí)濾波電路。
如圖3所示，圖中為對(duì)DQS信號(hào)的上升沿做延時(shí)濾波處理的延時(shí)濾波電路的數(shù)據(jù)選通信號(hào)上升沿處理部分的一種實(shí)施方式。
在圖3中，延時(shí)濾波電路采用9級(jí)延時(shí)濾波結(jié)構(gòu)，所述電路中包含有9個(gè)延時(shí)單元、9個(gè)與門和一個(gè)多路選擇器(MUX)，每一級(jí)有一個(gè)延時(shí)單元和一個(gè)與門。用0表示9級(jí)延時(shí)濾波結(jié)構(gòu)的起始級(jí)，則A0和B0表示0級(jí)的延時(shí)單元的輸入端和輸出端，用A1和B1標(biāo)記1級(jí)的延時(shí)單元的輸入端和輸出端，依次類推，N級(jí)的延時(shí)單元的輸入端和輸出端用AN和BN表示。所述的多路選擇器的輸入端與4、5、7、8級(jí)的與門的輸出端相連接，多路選擇器的輸出端與D觸發(fā)器的時(shí)鐘端相連接，將經(jīng)過處理的DQS信號(hào)作為采樣信號(hào)的時(shí)鐘基準(zhǔn)。
在各個(gè)級(jí)中，輸入的DQS信號(hào)從AN端進(jìn)入延時(shí)單元，在延時(shí)單元作延時(shí)操作后，從BN端輸出，輸出的結(jié)果送入本級(jí)的與門中。在第1、2、3、6、8、路中，本路的與門有兩個(gè)輸入端，一個(gè)輸入端輸入上一路的延時(shí)單元所輸出的延時(shí)后的DQS信號(hào)，另一個(gè)輸入端輸入未被延時(shí)的DQS信號(hào)，兩個(gè)信號(hào)在與門中作與操作，與操作的結(jié)果送入下一級(jí)的延時(shí)單元中。在第4、5、7、8級(jí)中，與門對(duì)信號(hào)做與操作后的結(jié)果除了送入下一級(jí)的延時(shí)單元外，還要送入多路選擇器中。多路選擇器的控制信號(hào)可從內(nèi)存控制器中一個(gè)軟件可寫的控制寄存器中讀取。該控制寄存器記錄的長(zhǎng)度選擇標(biāo)識(shí)決定了多路選擇器的輸出，也就決定了實(shí)際作為采樣信號(hào)基準(zhǔn)的DQS延時(shí)的長(zhǎng)度。在本實(shí)施例中，DQS長(zhǎng)度選擇標(biāo)識(shí)為2位，‘00’、‘01’、‘10’、‘11’分別對(duì)應(yīng)4、5、7、8級(jí)延時(shí)單元。當(dāng)長(zhǎng)度選擇標(biāo)識(shí)為‘00’時(shí)，多路選擇器選中4級(jí)，多路選擇器將經(jīng)過5次延時(shí)的信號(hào)輸出。在本實(shí)施例中，延時(shí)單元使用FPGA芯片的Lcell調(diào)用，經(jīng)測(cè)試，一級(jí)Lcell的延時(shí)約0.3納秒，則選中4級(jí)時(shí)，延時(shí)濾波電路的總延時(shí)為1.5ns。同樣的，若選中5、7、8級(jí)延時(shí)單元時(shí)，延時(shí)濾波電路的總延時(shí)分別為1.8ns，2.4ns和3.0ns。DQS長(zhǎng)度選擇標(biāo)識(shí)的默認(rèn)值為‘01’，這表示數(shù)據(jù)選通信號(hào)DQS的總延時(shí)為1.8ns，可以正常工作在主流的DDR內(nèi)存，如DDR266到DDR400。
圖4是對(duì)DQS信號(hào)的下降沿做延時(shí)濾波處理的延時(shí)濾波電路的一種實(shí)施方式。圖4中的延時(shí)濾波電路與圖3的延時(shí)濾波電路結(jié)構(gòu)上大致相同，只是將其中的與門換成或門，在本實(shí)施例中不再詳細(xì)描述。
在上述兩個(gè)實(shí)施例中，延時(shí)濾波電路中的數(shù)據(jù)選通信號(hào)上升沿處理部分和數(shù)據(jù)選通信號(hào)下降沿處理部分分別與D觸發(fā)器連接，將延時(shí)濾波后的數(shù)據(jù)選通信號(hào)發(fā)送到D觸發(fā)器中，實(shí)現(xiàn)數(shù)據(jù)的采樣。
應(yīng)用上述的讀數(shù)據(jù)采樣裝置可實(shí)現(xiàn)對(duì)DDR和DDR2內(nèi)存控制器中讀數(shù)據(jù)的采樣。本發(fā)明的DDR和DDR2內(nèi)存控制器的讀數(shù)據(jù)采樣方法包括以下步驟步驟10、數(shù)據(jù)選通信號(hào)DQS送入DDR和DDR2內(nèi)存控制器中；步驟20、延時(shí)濾波電路對(duì)數(shù)據(jù)選通信號(hào)DQS的上升沿做延時(shí)濾波處理，包括如下步驟21、將DQS通過一個(gè)延時(shí)單元；22、將延時(shí)后的DQS和未延時(shí)的DQS相與；23、相與后的信號(hào)通過一個(gè)延時(shí)單元；24、延時(shí)后的信號(hào)和未延時(shí)的DQS相與；25、重復(fù)步驟23-24的過程，每個(gè)延時(shí)單元和與門視為一級(jí)，最后總的延時(shí)單元和與門的級(jí)數(shù)共9級(jí)，以0作為級(jí)的開始；
26、將第4、5、7、8級(jí)延時(shí)單元的輸出作為一個(gè)多路選擇器的輸入，在多路選擇器的控制信號(hào)的控制下，決定多路選擇器的輸出；27、多路選擇器的輸出為延時(shí)濾波的最終結(jié)果，將該信號(hào)的上升沿作為讀數(shù)據(jù)采樣的一個(gè)基準(zhǔn)。
步驟30、延時(shí)濾波電路對(duì)數(shù)據(jù)選通信號(hào)DQS的下降沿作延時(shí)濾波處理，包括如下步驟31、將DQS通過一個(gè)延時(shí)單元；32、將延時(shí)后的DQS和未延時(shí)的DQS相或；33、相或后的信號(hào)通過一個(gè)延時(shí)單元；34、延時(shí)后的信號(hào)和未延時(shí)的DQS相或；35、重復(fù)步驟33和34，每個(gè)延時(shí)單元和或門視為一級(jí)，最后總的延時(shí)單元和或門的級(jí)數(shù)共9級(jí)，以0作為級(jí)的開始；36、將第4、5、7、8級(jí)延時(shí)單元的輸出作為一個(gè)多路選擇器的輸入，在多路選擇器的控制信號(hào)的控制下，決定多路選擇器的輸出；37、多路選擇器的輸出為延時(shí)濾波的最終結(jié)果，將該信號(hào)的下降沿作為讀數(shù)據(jù)采樣的一個(gè)基準(zhǔn)。
步驟40、將步驟20和步驟30所得到的延時(shí)濾波后的數(shù)據(jù)選通信號(hào)作為數(shù)據(jù)采樣的基準(zhǔn)，觸發(fā)D觸發(fā)器實(shí)現(xiàn)數(shù)據(jù)的采樣。
權(quán)利要求
1.一種DDR和DDR2內(nèi)存控制器的讀數(shù)據(jù)采樣裝置，包括DDR內(nèi)存控制器的延時(shí)濾波電路和D觸發(fā)器，其特征在于所述的DDR內(nèi)存控制器的延時(shí)濾波電路用于對(duì)數(shù)據(jù)選通信號(hào)的延時(shí)濾波，由與門、或門和延時(shí)單元組成，所述的延時(shí)濾波電路分為數(shù)據(jù)選通信號(hào)上升沿處理部分和數(shù)據(jù)選通信號(hào)下降沿處理部分，其中所述的數(shù)據(jù)選通信號(hào)上升沿處理部分包括延時(shí)單元和與門，所述的數(shù)據(jù)選通信號(hào)上升沿處理部分按級(jí)分類，每一級(jí)有一延時(shí)單元和一個(gè)與門；所述的延時(shí)單元的輸入端輸入數(shù)據(jù)選通信號(hào)，其輸出端和延時(shí)單元所在級(jí)的與門的一個(gè)輸入端連接；所述的與門有兩個(gè)輸入端，一個(gè)輸入端與本級(jí)的延時(shí)單元的輸出端連接，另一個(gè)輸入端直接與未延時(shí)的數(shù)據(jù)選通信號(hào)連接，所述的與門有一個(gè)輸出端，該輸出端與下一級(jí)的延時(shí)單元的輸入端相連，在最后一個(gè)級(jí)中，所述的與門的輸出端與外部電路連接；所述的數(shù)據(jù)選通信號(hào)下降沿處理部分包括延時(shí)單元和或門，所述的數(shù)據(jù)選通信號(hào)下降沿處理部分按級(jí)分類，每一級(jí)有一延時(shí)單元和一個(gè)或門；所述延時(shí)單元的輸入端輸入數(shù)據(jù)選通信號(hào)，其輸出端和延時(shí)單元所在級(jí)的或門的一個(gè)輸入端連接；所述的或門有兩個(gè)輸入端，一個(gè)輸入端與本級(jí)的延時(shí)單元的輸出端連接，另一個(gè)輸入端直接與未延時(shí)的數(shù)據(jù)選通信號(hào)連接，所述或門有一個(gè)輸出端，該輸出端與下一級(jí)的延時(shí)單元的輸入端相連，在最后一個(gè)級(jí)中，所述或門的輸出端與外部電路連接。
2.根據(jù)權(quán)利要求1所述的DDR和DDR2內(nèi)存控制器的讀數(shù)據(jù)采樣裝置，其特征在于，所述的延時(shí)濾波電路還包括多路選擇器，在延時(shí)濾波電路的數(shù)據(jù)選通信號(hào)上升沿處理部分中，所述的多路選擇器的輸入端與數(shù)據(jù)選通信號(hào)上升沿處理部分的某一級(jí)的與門的輸出端相連，所述多路選擇器的輸出端與外部的D觸發(fā)器的時(shí)鐘端相連接；在延時(shí)濾波電路的數(shù)據(jù)選通信號(hào)下降沿處理部分中，所述的多路選擇器的輸入端與數(shù)據(jù)選通信號(hào)下降沿處理部分的某一級(jí)的或門的輸出端相連，所述多路選擇器的輸出端與外部的D觸發(fā)器的時(shí)鐘端相連接；所述的多路選擇器的輸入端具體和哪個(gè)級(jí)的“與門”或“或門”的輸出端連接，根據(jù)適用的DDR和DDR2內(nèi)存的工作頻率而定。
3.根據(jù)權(quán)利要求1或2所述的DDR和DDR2內(nèi)存控制器的讀數(shù)據(jù)采樣裝置，其特征在于，所述的數(shù)據(jù)選通信號(hào)上升沿處理部分和數(shù)據(jù)選通信號(hào)下降沿處理部分的級(jí)的數(shù)目，由單個(gè)延時(shí)單元所能延時(shí)的長(zhǎng)短和數(shù)據(jù)選通信號(hào)的總延時(shí)決定。
4.根據(jù)權(quán)利要求1或2或3所述的DDR和DDR2內(nèi)存控制器的讀數(shù)據(jù)采樣裝置，其特征在于，所述的延時(shí)濾波電路可用于DDR2內(nèi)存控制器中。
5.一種DDR和DDR2內(nèi)存控制器的讀數(shù)據(jù)采樣方法，其具體實(shí)現(xiàn)如下步驟10、數(shù)據(jù)選通信號(hào)送入DDR和DDR2內(nèi)存控制器中；步驟20、延時(shí)濾波電路的數(shù)據(jù)選通信號(hào)上升沿處理部分對(duì)數(shù)據(jù)選通信號(hào)的上升沿做延時(shí)濾波處理，包括如下步驟步驟21、將數(shù)據(jù)選通信號(hào)通過一個(gè)延時(shí)單元；步驟22、將延時(shí)后的數(shù)據(jù)選通信號(hào)和未延時(shí)的數(shù)據(jù)選通信號(hào)相與；步驟23、相與后的信號(hào)通過一個(gè)延時(shí)單元；步驟24、延時(shí)后的數(shù)據(jù)選通信號(hào)和未延時(shí)的數(shù)據(jù)選通信號(hào)相與；步驟25、重復(fù)步驟23和24的過程，所重復(fù)的次數(shù)由多路選擇器決定；步驟26、將多路選擇器的輸出為延時(shí)濾波的最終結(jié)果，將該信號(hào)的上升沿作為讀數(shù)據(jù)采樣的一個(gè)基準(zhǔn)；步驟30、延時(shí)濾波電路對(duì)數(shù)據(jù)選通信號(hào)DQS的下降沿作延時(shí)濾波處理，包括如下步驟步驟31、將數(shù)據(jù)選通信號(hào)通過一個(gè)延時(shí)單元；步驟32、將延時(shí)后的數(shù)據(jù)選通信號(hào)和未延時(shí)的數(shù)據(jù)選通信號(hào)相或；步驟33、相或后的信號(hào)通過一個(gè)延時(shí)單元；步驟34、延時(shí)后的數(shù)據(jù)選通信號(hào)和未延時(shí)的數(shù)據(jù)選通信號(hào)相或；步驟35、重復(fù)步驟33和34，所重復(fù)的次數(shù)由多路選擇器決定；步驟36、將多路選擇器的輸出為延時(shí)濾波的最終結(jié)果，將該信號(hào)的下降沿作為讀數(shù)據(jù)采樣的一個(gè)基準(zhǔn)；步驟40、將步驟20和步驟30所得到的延時(shí)濾波后的數(shù)據(jù)選通信號(hào)作為數(shù)據(jù)采樣的基準(zhǔn)，觸發(fā)D觸發(fā)器實(shí)現(xiàn)數(shù)據(jù)的采樣。
全文摘要
本發(fā)明公開了一種DDR和DDR2內(nèi)存控制器的延時(shí)濾波電路，由與門、或門和延時(shí)單元組成，延時(shí)濾波電路分為數(shù)據(jù)選通信號(hào)上升沿處理部分和數(shù)據(jù)選通信號(hào)下降沿處理部分。上升沿處理部分包括延時(shí)單元和與門，數(shù)據(jù)選通信號(hào)上升沿處理部分按級(jí)分類，每一級(jí)有一延時(shí)單元和一個(gè)與門；延時(shí)單元的輸入端輸入數(shù)據(jù)選通信號(hào)，輸出端和本級(jí)的與門的一個(gè)輸入端連接；與門的另一個(gè)輸入端直接與未延時(shí)的數(shù)據(jù)選通信號(hào)連接，與門的輸出端與下一級(jí)的延時(shí)單元的輸入端相連，在最后一個(gè)級(jí)中，與門的輸出端與外部電路連接。下降沿處理部分將上升沿處理部分的與門轉(zhuǎn)換為或門。本發(fā)明在完成DQS延時(shí)的同時(shí)，可以濾除DQS的毛刺，并且可以軟件配置DQS延時(shí)的長(zhǎng)度。
文檔編號(hào)G11C7/10GK101030441SQ20061000809
公開日2007年9月5日 申請(qǐng)日期2006年2月28日 優(yōu)先權(quán)日2006年2月28日
發(fā)明者張斌, 胡明昌, 李文, 蔡飛, 曾洪博 申請(qǐng)人:中國(guó)科學(xué)院計(jì)算技術(shù)研究所