專利名稱：閃存器件的頁(yè)面緩沖電路及其編程操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及閃存器件，且更具體地，涉及一種頁(yè)面緩沖電路和編程操作方法。
背景技術(shù)：
通常，閃存器件的讀取和編程操作使用頁(yè)面緩沖電路來(lái)每次執(zhí)行一個(gè)頁(yè)面。下面將描述相關(guān)技術(shù)中的頁(yè)面緩沖電路的構(gòu)造和操作。
圖1是相關(guān)技術(shù)中的閃存器件的頁(yè)面緩沖電路的示意性電路圖。頁(yè)面緩沖電路10包括位線選擇電路11、預(yù)充電電路12、第一寄存器13、第二寄存器14、數(shù)據(jù)輸入電路15、數(shù)據(jù)傳輸電路16、數(shù)據(jù)輸出電路17、第一檢驗(yàn)電路18和第二檢驗(yàn)電路19。第一寄存器13包括第一感測(cè)電路31、第一鎖存電路32以及第一重置電路33。第二寄存器14包括第二感測(cè)電路41、第二鎖存電路42以及第二重置電路43。
下面將簡(jiǎn)短描述包括頁(yè)面緩沖電路10的閃存器件的編程操作過程。數(shù)據(jù)輸入電路15從I/O節(jié)點(diǎn)YG1接收輸入數(shù)據(jù)Din并將該數(shù)據(jù)輸出到第一鎖存電路32。第一鎖存電路32存貯輸入數(shù)據(jù)Din并將所存貯的數(shù)據(jù)作為編程數(shù)據(jù)輸出。預(yù)充電電路12響應(yīng)預(yù)充電控制信號(hào)PRECHb將感測(cè)節(jié)點(diǎn)S預(yù)充電到設(shè)置電壓。其后，數(shù)據(jù)傳輸電路16將編程數(shù)據(jù)輸出到感測(cè)節(jié)點(diǎn)S。位線選擇電路11將從感測(cè)節(jié)點(diǎn)S接收的編程數(shù)據(jù)輸出到連接到所選擇的位線(例如BLe1)的存儲(chǔ)器單元(未示出)。結(jié)果，當(dāng)編程電壓施加到存儲(chǔ)器單元的柵極時(shí)，編程數(shù)據(jù)被編程到存儲(chǔ)器單元中。
在存儲(chǔ)器單元已被編程之后，使用編程檢驗(yàn)過程來(lái)確定存儲(chǔ)器單元是否已被正確地編程。在編程檢驗(yàn)過程中，當(dāng)來(lái)自存儲(chǔ)器單元的讀取數(shù)據(jù)傳輸?shù)礁袦y(cè)節(jié)點(diǎn)S時(shí)，第一寄存器13感測(cè)讀取數(shù)據(jù)并保存感測(cè)數(shù)據(jù)。第一檢驗(yàn)電路18響應(yīng)感測(cè)數(shù)據(jù)產(chǎn)生檢驗(yàn)信號(hào)VF1。其后，圖1中所示的外部控制電路(未示出)根據(jù)檢驗(yàn)信號(hào)VF1的邏輯值確定存儲(chǔ)器單元是否已被正確地編程。如果存儲(chǔ)器單元尚未被正確地編程，則存儲(chǔ)器單元被重編程。當(dāng)存儲(chǔ)器被重編程時(shí)，在先前的編程檢驗(yàn)過程中，具有與輸入數(shù)據(jù)Din相同的邏輯值的感測(cè)數(shù)據(jù)被存貯在第一寄存器13中。因此，第一寄存器13將感測(cè)數(shù)據(jù)作為編程數(shù)據(jù)輸出。結(jié)果，存儲(chǔ)器單元被編程。
同時(shí)，如果存儲(chǔ)器單元已在編程檢驗(yàn)過程中被正確地編程，則存貯在第一寄存器13中的感測(cè)數(shù)據(jù)的邏輯值與輸入數(shù)據(jù)Din的邏輯值不同。換句話說(shuō)，在編程檢驗(yàn)過程中，當(dāng)?shù)谝患拇嫫?3感測(cè)來(lái)自存儲(chǔ)器單元的讀取數(shù)據(jù)時(shí)，在先前的編程過程中存貯在第一寄存器13中的數(shù)據(jù)(即，輸入數(shù)據(jù)Din)的邏輯值被取反。因此，當(dāng)編程操作在除了存儲(chǔ)器單元(下文中稱為“第一存儲(chǔ)器單元”)以外的剩余的存儲(chǔ)器單元(下文中稱為“第二存儲(chǔ)器單元”)上執(zhí)行時(shí)，第一寄存器13將在先前的編程檢驗(yàn)過程中被取反的數(shù)據(jù)(即，具有與輸入數(shù)據(jù)Din的邏輯值‘0’不同的邏輯值‘1’的感測(cè)數(shù)據(jù))作為編程禁止數(shù)據(jù)輸出。結(jié)果，第一存儲(chǔ)器單元的編程被禁止。
其后，當(dāng)再次執(zhí)行編程檢驗(yàn)過程時(shí)，存貯在第一寄存器13中的被取反的數(shù)據(jù)的邏輯值‘1’保持原樣，而不考慮從第一存儲(chǔ)器單元所讀取的數(shù)據(jù)值。因此，雖然編程檢驗(yàn)過程通常重復(fù)地執(zhí)行，但如果編程檢驗(yàn)操作尚未在第一存儲(chǔ)器單元上執(zhí)行，則獲得相同的結(jié)果。如上所述，在頁(yè)面緩沖電路10上的編程操作過程中，一旦已確定被正確地編程，編程檢驗(yàn)操作和編程操作就不再在存儲(chǔ)器單元上執(zhí)行。
然而，在用于編程檢驗(yàn)的讀操作期間，可能存在此情形即使存儲(chǔ)器單元實(shí)際上還沒有被編程，存貯在第一寄存器13中的數(shù)據(jù)(即，輸入數(shù)據(jù)Din)被取反。這可能由頁(yè)面緩沖電路10中的噪聲等導(dǎo)致。另一可能性是當(dāng)被編程的存儲(chǔ)器單元的閾值電壓基本上與檢驗(yàn)電壓相同時(shí)(即，當(dāng)存儲(chǔ)器單元未被充分地充電時(shí))。
在這種情況下，編程檢驗(yàn)操作和編程操作不再在其中編程操作尚未完成的存儲(chǔ)器單元上執(zhí)行。因此在編程操作中發(fā)生失敗。

發(fā)明內(nèi)容
本發(fā)明的一實(shí)施例提供了一種閃存器件的頁(yè)面緩沖電路，其可通過在下一檢驗(yàn)過程期間重新檢驗(yàn)存儲(chǔ)器單元而減少編程失敗。
根據(jù)本發(fā)明的一方面，提供有頁(yè)面緩沖電路，其包括位線選擇電路、主寄存器、編程傳輸電路、臨時(shí)寄存器以及檢驗(yàn)傳輸電路。位線選擇電路響應(yīng)于位線選擇信號(hào)和放電信號(hào)選擇至少一對(duì)位線中的一個(gè)，并且將所選擇的位線連接到感測(cè)節(jié)點(diǎn)。主寄存器響應(yīng)第一鎖存控制信號(hào)感測(cè)感測(cè)節(jié)點(diǎn)的電壓，并根據(jù)感測(cè)結(jié)果來(lái)存貯第一感測(cè)數(shù)據(jù)或者存貯第一或第二輸入數(shù)據(jù)。編程傳輸電路響應(yīng)編程控制信號(hào)將從主寄存器接收的第一感測(cè)數(shù)據(jù)、第一輸入數(shù)據(jù)或第二輸入數(shù)據(jù)中的任一個(gè)輸出到感測(cè)節(jié)點(diǎn)。臨時(shí)寄存器響應(yīng)第二鎖存控制信號(hào)感測(cè)該感測(cè)節(jié)點(diǎn)的電壓，并且根據(jù)感測(cè)結(jié)果存貯第二感測(cè)數(shù)據(jù)。檢驗(yàn)傳輸電路在編程檢驗(yàn)操作期間，響應(yīng)傳輸控制信號(hào)通過感測(cè)節(jié)點(diǎn)將第二感測(cè)數(shù)據(jù)傳輸?shù)街骷拇嫫鳌?br> 根據(jù)本發(fā)明的另一方面，提供有一種用于閃存器件的頁(yè)面緩沖編程操作方法，包括如下步驟將輸入數(shù)據(jù)存貯在主寄存器中；通過感測(cè)節(jié)點(diǎn)將來(lái)自主寄存器的輸入數(shù)據(jù)傳輸?shù)脚R時(shí)寄存器；將存貯在主寄存器中的輸入數(shù)據(jù)作為編程數(shù)據(jù)傳輸?shù)剿x擇的存儲(chǔ)器單元，使得輸入數(shù)據(jù)可被編程到所選擇的存儲(chǔ)器單元中；通過感測(cè)節(jié)點(diǎn)將來(lái)自臨時(shí)寄存器的輸入數(shù)據(jù)傳輸?shù)街骷拇嫫鳎⑶一趶乃x擇的存儲(chǔ)器單元讀取的讀取數(shù)據(jù)產(chǎn)生指示所選擇的存儲(chǔ)器單元的編程狀態(tài)的檢驗(yàn)標(biāo)志，以便檢驗(yàn)編程檢驗(yàn)。
在一個(gè)實(shí)施例中，閃存器件的頁(yè)面緩沖電路包括用以根據(jù)輸入控制信號(hào)來(lái)存貯第一或第二輸入數(shù)據(jù)的主寄存器，主寄存器耦合至耦合到位線選擇電路的感測(cè)節(jié)點(diǎn)，以根據(jù)第一鎖存控制信號(hào)來(lái)存貯感測(cè)節(jié)點(diǎn)的第一感測(cè)數(shù)據(jù)。在主寄存器與感測(cè)節(jié)點(diǎn)之間提供編程傳輸電路，該編程傳輸電路被配置成在給定的時(shí)間接收第一感測(cè)數(shù)據(jù)、第一輸入數(shù)據(jù)或第二輸入數(shù)據(jù)，并且響應(yīng)編程控制信號(hào)將從主寄存器接收的數(shù)據(jù)之一輸出至感測(cè)節(jié)點(diǎn)。臨時(shí)寄存器耦合到感測(cè)節(jié)點(diǎn)，并響應(yīng)第二鎖存控制信號(hào)來(lái)存貯第二感測(cè)數(shù)據(jù)。檢驗(yàn)傳輸電路在編程檢驗(yàn)操作期間，響應(yīng)傳輸控制信號(hào)通過感測(cè)節(jié)點(diǎn)將第二感測(cè)數(shù)據(jù)傳輸?shù)街骷拇嫫?。位線選擇電路被配置成響應(yīng)位線選擇信號(hào)和放電信號(hào)來(lái)選擇第一和第二位線之一，并且將所選擇的位線連接到感測(cè)節(jié)點(diǎn)。
在另一實(shí)施例中，用于閃存器件中的頁(yè)面緩沖電路的編程操作方法包括將輸入數(shù)據(jù)存貯在主寄存器中；通過感測(cè)節(jié)點(diǎn)將來(lái)自主寄存器的輸入數(shù)據(jù)傳輸至臨時(shí)寄存器；將存貯在主寄存器中的輸入數(shù)據(jù)作為編程數(shù)據(jù)編程到存儲(chǔ)器單元中；通過感測(cè)節(jié)點(diǎn)將輸入數(shù)據(jù)從臨時(shí)寄存器轉(zhuǎn)移至主寄存器；基于從存儲(chǔ)器單元所讀取的數(shù)據(jù)來(lái)產(chǎn)生指示存儲(chǔ)器單元編程狀態(tài)的檢驗(yàn)信號(hào)；以及通過使用檢驗(yàn)信號(hào)來(lái)確定存儲(chǔ)器單元是否已被正確地編程。


當(dāng)結(jié)合附圖考慮時(shí)，通過參考下面的詳細(xì)描述，本發(fā)明的更全面的理解及其許多附帶的優(yōu)點(diǎn)將容易地顯而易見，并變得更好理解，附圖中同樣的參考符號(hào)指示相同或相似的部件，其中圖1是相關(guān)技術(shù)中的閃存器件的頁(yè)面緩沖電路的示意性電路圖；圖2是根據(jù)本發(fā)明的一實(shí)施例的頁(yè)面緩沖電路和存儲(chǔ)器單元陣列的電路圖；圖3是示出圖2中所示的頁(yè)面緩沖電路的編程操作過程的流程圖；圖4是關(guān)于圖2中所示的頁(yè)面緩沖電路的編程操作的信號(hào)的時(shí)序圖；以及圖5是示出根據(jù)圖2中所示的頁(yè)面緩沖電路的編程操作過程來(lái)編程的存儲(chǔ)器單元的閾值電壓分布的視圖。
具體實(shí)施例方式
參考圖2，存儲(chǔ)器單元陣列100包括存儲(chǔ)器單元MC1至MCK(K是整數(shù))，其共享位線BLe1至BLeN、BLo1至BLoN(N是整數(shù))和字線WL1至WLK。存儲(chǔ)器單元MC1至MCK可包括能夠存貯1位的單級(jí)單元或能夠存貯2位的多級(jí)單元。存儲(chǔ)器單元陣列100進(jìn)一步包括由漏極選擇線DSL所控制的漏極選擇晶體管DST和由源極選擇線SSL所控制的源極選擇晶體管SST。連接到相同的字線(例如，WL1)的存儲(chǔ)器單元形成一個(gè)頁(yè)。對(duì)于本領(lǐng)域一般技術(shù)人員而言，存儲(chǔ)器單元陣列100的構(gòu)造和操作是公知的，并將省略其描述。
頁(yè)面緩沖BF1至BFN(N是整數(shù))的每一個(gè)都連接到位線對(duì)。例如，頁(yè)面緩沖BF1可連接到位線BLe1、BLo1。由于頁(yè)面緩沖BF1至BFN基本上具有相同的構(gòu)造和操作，作為實(shí)例將只描述頁(yè)面緩沖BF1。頁(yè)面緩沖BF1包括位線選擇電路201、預(yù)充電電路202、主寄存器203、高速緩沖存儲(chǔ)器寄存器204、臨時(shí)寄存器205、檢驗(yàn)傳輸電路206、主數(shù)據(jù)輸入電路207、編程傳輸電路208、數(shù)據(jù)輸出電路209、高速緩沖存儲(chǔ)器數(shù)據(jù)輸入電路210、回拷貝(copyback)傳輸電路211、主檢驗(yàn)電路212以及高速緩沖存儲(chǔ)器檢驗(yàn)電路213。
位線選擇電路201選擇位線BLe1、BLo1之一，并將其連接到感測(cè)節(jié)點(diǎn)SO1。響應(yīng)位線選擇信號(hào)BSLe1、BSLo1和放電信號(hào)DISCHe1、DISCHo1來(lái)進(jìn)行該選擇。位線選擇電路201包括NMOS晶體管N11至N14。對(duì)于本領(lǐng)域技術(shù)人員而言，NMOS晶體管N11至N14的工作是公知的，且將省略其描述。
預(yù)充電電路202響應(yīng)預(yù)充電控制信號(hào)PRECHb將感測(cè)節(jié)點(diǎn)SO預(yù)充電至內(nèi)部電壓VDD。可使用PMOS晶體管來(lái)實(shí)施預(yù)充電電路202。
主寄存器203包括感測(cè)電路231、鎖存電路232、鎖存重置電路233以及反相器234。感測(cè)電路231響應(yīng)鎖存控制信號(hào)READL感測(cè)感測(cè)節(jié)點(diǎn)SO1的電壓，并且將感測(cè)數(shù)據(jù)SN1B施加到節(jié)點(diǎn)Q1。感測(cè)電路231包括NMOS晶體管N31、N32。鎖存電路232包括連接到節(jié)點(diǎn)Q1、Q2的反相器235、236。鎖存電路232將從節(jié)點(diǎn)Q1接收的感測(cè)數(shù)據(jù)SN1B鎖存，并將經(jīng)取反的感測(cè)數(shù)據(jù)SN1輸出到節(jié)點(diǎn)Q2。此外，鎖存電路232將通過節(jié)點(diǎn)Q1接收的輸入數(shù)據(jù)D1B鎖存，并且將經(jīng)取反的輸入數(shù)據(jù)D1輸出到節(jié)點(diǎn)Q2。另外，鎖存電路232將通過節(jié)點(diǎn)Q2接收的輸入數(shù)據(jù)D2鎖存，并且將經(jīng)取反的輸入數(shù)據(jù)D2B輸出到節(jié)點(diǎn)Q1。鎖存重置電路233響應(yīng)重置控制信號(hào)MRST來(lái)重置鎖存電路232。可使用NMOS晶體管來(lái)實(shí)施鎖存重置電路233。在這種情況下，當(dāng)重置控制信號(hào)MRST被使能時(shí)，鎖存重置電路233將節(jié)點(diǎn)Q2連接到地電壓VSS。結(jié)果，鎖存電路232被重置。反相器234接收并取反通過節(jié)點(diǎn)Q1從鎖存電路232接收的感測(cè)數(shù)據(jù)SN1B、輸入數(shù)據(jù)D1B或經(jīng)取反的輸入數(shù)據(jù)D2B之一，并分別輸出經(jīng)取反的數(shù)據(jù)SN1、D1或D2。
高速緩沖存儲(chǔ)器寄存器204包括感測(cè)電路241、鎖存電路242、鎖存重置電路243和反相器244。感測(cè)電路241包括NMOS晶體管N41、N42，并且鎖存電路242包括反相器244、245。由于高速緩沖存儲(chǔ)器寄存器204具有與本實(shí)施例中的主寄存器203的結(jié)構(gòu)和操作相同的結(jié)構(gòu)和操作，為了簡(jiǎn)單起見，將省略其描述。
臨時(shí)寄存器205包括感測(cè)電路251、鎖存電路252和鎖存重置電路253。感測(cè)電路251響應(yīng)鎖存控制信號(hào)READT感測(cè)該感測(cè)節(jié)點(diǎn)SO1的電壓，并且根據(jù)感測(cè)結(jié)果產(chǎn)生感測(cè)數(shù)據(jù)SN3B到節(jié)點(diǎn)Q5。感測(cè)電路251包括NMOS晶體管N51、N52。鎖存電路252包括連接到節(jié)點(diǎn)Q5、Q6的反相器254、255。鎖存電路252將通過節(jié)點(diǎn)Q5接收的感測(cè)數(shù)據(jù)SN3B鎖存，并且通過節(jié)點(diǎn)Q6將經(jīng)取反的數(shù)據(jù)SN3輸出到檢驗(yàn)傳輸電路206。鎖存重置電路253響應(yīng)重置控制信號(hào)TRST重置鎖存電路252。可使用NMOS晶體管來(lái)實(shí)施鎖存重置電路253。在這種情況下，當(dāng)重置控制信號(hào)TRST被使能時(shí)，鎖存重置電路253將節(jié)點(diǎn)Q6連接到地電壓VSS。結(jié)果，鎖存電路252被重置。
檢驗(yàn)傳輸電路206在編程檢驗(yàn)操作期間，響應(yīng)傳輸控制信號(hào)PDUMP，通過感測(cè)節(jié)點(diǎn)SO1將經(jīng)取反的感測(cè)數(shù)據(jù)SN3傳輸?shù)街骷拇嫫?03?？墒褂肗MOS晶體管來(lái)實(shí)施檢驗(yàn)傳輸電路206。在這種情況下，當(dāng)傳輸控制信號(hào)PDUMP被使能時(shí)，檢驗(yàn)傳輸電路206將經(jīng)取反的感測(cè)數(shù)據(jù)SN3傳輸?shù)礁袦y(cè)節(jié)點(diǎn)SO1。
主數(shù)據(jù)輸入電路207包括NMOS晶體管N71、N72。NMOS晶體管N71連接在節(jié)點(diǎn)Q1與數(shù)據(jù)I/O節(jié)點(diǎn)Y1之間，并且響應(yīng)輸入控制信號(hào)DIL被接通或關(guān)斷。當(dāng)被接通時(shí)，NMOS晶體管N71將通過數(shù)據(jù)I/O節(jié)點(diǎn)Y1接收的輸入數(shù)據(jù)D1B輸出到節(jié)點(diǎn)Q1。NMOS晶體管N72連接在節(jié)點(diǎn)Q2與數(shù)據(jù)I/O節(jié)點(diǎn)Y1之間，并且響應(yīng)輸入控制信號(hào)nDIL被接通或關(guān)斷。當(dāng)被接通時(shí)，NMOS晶體管N72將通過數(shù)據(jù)I/O節(jié)點(diǎn)Y1接收的輸入數(shù)據(jù)D2輸出到節(jié)點(diǎn)Q2。
編程傳輸電路208包括NMOS晶體管N81、N82。NMOS晶體管N81連接在感測(cè)節(jié)點(diǎn)SO1與主寄存器203的反相器234的輸出端子之間，并響應(yīng)編程控制信號(hào)PGML被接通或關(guān)斷。當(dāng)被接通時(shí)，NMOS晶體管N81將從反相器234接收的數(shù)據(jù)(SN1、D1和D2之一)輸出到感測(cè)節(jié)點(diǎn)SO1。NMOS晶體管N82連接在感測(cè)節(jié)點(diǎn)SO1與高速緩沖存儲(chǔ)器寄存器204的反相器244的輸出端子之間，并且響應(yīng)編程控制信號(hào)PGMR被接通或關(guān)斷。當(dāng)被接通時(shí)，NMOS晶體管N82將從反相器244接收的數(shù)據(jù)(SN2、D3和D4之一)輸出到感測(cè)節(jié)點(diǎn)SO1。
數(shù)據(jù)輸出電路209包括NMOS晶體管N91、N92。NMOS晶體管N91連接在反相器234的輸出端子與數(shù)據(jù)I/O節(jié)點(diǎn)Y1之間，并且響應(yīng)讀控制信號(hào)MBDO被接通或關(guān)斷。當(dāng)被接通時(shí)，NMOS晶體管N91將從反相器234接收的經(jīng)取反的感測(cè)數(shù)據(jù)SN1作為輸出數(shù)據(jù)輸出到數(shù)據(jù)I/O節(jié)點(diǎn)Y1。
高速緩沖存儲(chǔ)器數(shù)據(jù)輸入電路210包括NMOS晶體管N21、N22。NMOS晶體管N21連接在節(jié)點(diǎn)Q3與數(shù)據(jù)I/O節(jié)點(diǎn)Y1之間，并且響應(yīng)輸入控制信號(hào)DIR被接通或關(guān)斷。當(dāng)被接通時(shí)，NMOS晶體管N21將從數(shù)據(jù)I/O節(jié)點(diǎn)Y1接收的輸入數(shù)據(jù)D3B輸出到節(jié)點(diǎn)Q3。NMOS晶體管N22連接在節(jié)點(diǎn)Q4與數(shù)據(jù)I/O節(jié)點(diǎn)Y1之間，并且響應(yīng)輸入控制信號(hào)nDIR被接通或關(guān)斷。當(dāng)被接通時(shí)，NMOS晶體管N22將從數(shù)據(jù)I/O節(jié)點(diǎn)Y1接收的輸入數(shù)據(jù)D4輸出到節(jié)點(diǎn)Q4。
回拷貝(copyback)傳輸電路211響應(yīng)回拷貝控制信號(hào)CB通過節(jié)點(diǎn)Q1將從鎖存電路232接收的數(shù)據(jù)(SN1B、D1B和D2B之一)輸出到感測(cè)節(jié)點(diǎn)SO1。可使用NMOS晶體管來(lái)實(shí)施回拷貝傳輸電路211。在這種情況下，當(dāng)回拷貝控制信號(hào)CB被使能時(shí)，回拷貝傳輸電路211將數(shù)據(jù)(SN1B，D1B和D2B之一)輸出到感測(cè)節(jié)點(diǎn)SO1。
主檢驗(yàn)電路212響應(yīng)感測(cè)數(shù)據(jù)SN1將檢驗(yàn)信號(hào)MVR輸出到檢驗(yàn)線PVL。通過節(jié)點(diǎn)Q2從鎖存電路232接收感測(cè)數(shù)據(jù)SN1信號(hào)?？墒褂肞MOS晶體管212來(lái)實(shí)施主檢驗(yàn)電路212。在這種情況下，當(dāng)感測(cè)數(shù)據(jù)SN1是邏輯‘0’時(shí)，主檢驗(yàn)電路212向檢驗(yàn)線PVL供給內(nèi)部電壓VDD。結(jié)果，邏輯‘1’的檢驗(yàn)信號(hào)MVR產(chǎn)生到檢驗(yàn)線PVL上。相反，當(dāng)感測(cè)數(shù)據(jù)SN1是邏輯‘1’時(shí)，檢驗(yàn)線PVL從內(nèi)部電壓VDD斷開。雖然在圖2中未示出，當(dāng)主檢驗(yàn)電路212被關(guān)斷時(shí)，檢驗(yàn)線PVL被放電至地電壓VSS。因此，邏輯‘0’的檢驗(yàn)信號(hào)MVR被施加到檢驗(yàn)線PVL上。
高速緩沖存儲(chǔ)器檢驗(yàn)電路213響應(yīng)通過節(jié)點(diǎn)Q4從鎖存電路242接收的感測(cè)數(shù)據(jù)SN2將檢驗(yàn)信號(hào)LVR輸出到檢驗(yàn)線PVR?？墒褂肞MOS晶體管213來(lái)實(shí)施高速緩沖存儲(chǔ)器檢驗(yàn)電路213。由于高速緩沖存儲(chǔ)器檢驗(yàn)電路213具有與主檢驗(yàn)電路212的構(gòu)造相同的構(gòu)造，為了簡(jiǎn)單起見，將省略其描述。
下面將參考圖3和4詳細(xì)描述頁(yè)面緩沖電路BF1的編程操作過程。圖3是示出圖2中所示的頁(yè)面緩沖電路的編程操作過程的過程300。圖4是關(guān)于圖2中所示的頁(yè)面緩沖電路的編程操作的信號(hào)的時(shí)序圖。
在本實(shí)施例中，將作為實(shí)例來(lái)描述在編程期間的頁(yè)面緩沖電路BF1的操作。在該實(shí)例中將使用連接到字線WL1和位線BLe1的存儲(chǔ)器單元MC1。此外，在本實(shí)施例中，經(jīng)取反的輸入數(shù)據(jù)D1、D2B稱為輸入數(shù)據(jù)D1、D2B，且經(jīng)取反的感測(cè)數(shù)據(jù)SN1稱為感測(cè)數(shù)據(jù)SN1，以便描述。
在時(shí)段T1期間，輸入數(shù)據(jù)D1B或D2存貯在主寄存器203(步驟310)中。如圖4中所示，當(dāng)輸入控制信號(hào)DIL或nDIL被使能時(shí)，主數(shù)據(jù)輸入電路207通過節(jié)點(diǎn)Q1或Q2將輸入數(shù)據(jù)D1B或D2輸出到鎖存電路232。結(jié)果，鎖存電路232將輸入數(shù)據(jù)D1B或D2鎖存，并通過節(jié)點(diǎn)Q1或Q2將輸入數(shù)據(jù)D2B或D1輸出。反相器234將通過節(jié)點(diǎn)Q1接收的輸入數(shù)據(jù)D1B或D2B取反，并且將輸入數(shù)據(jù)D1或D2輸出。此外，當(dāng)重置控制信號(hào)TRST被使能時(shí)，重置控制電路253響應(yīng)重置控制信號(hào)TRST向節(jié)點(diǎn)Q6供給地電壓VSS。結(jié)果，臨時(shí)寄存器205的鎖存電路252被重置。
其后，在時(shí)段T1(步驟320)期間，輸入數(shù)據(jù)D1或D2從主寄存器203傳輸?shù)脚R時(shí)寄存器205。更詳細(xì)地，當(dāng)預(yù)充電控制信號(hào)PRECHb被禁止時(shí)，預(yù)充電電路202將感測(cè)節(jié)點(diǎn)SO1連接到內(nèi)部電壓VDD。其后，當(dāng)編程控制信號(hào)PGML被使能時(shí)，編程傳輸電路208將從主寄存器203接收的輸入數(shù)據(jù)D1或D2輸出到感測(cè)節(jié)點(diǎn)SO1。此時(shí)，編程控制信號(hào)PGMR被禁止。
如果鎖存控制信號(hào)READT被使能，則臨時(shí)寄存器205的感測(cè)電路251感測(cè)該感測(cè)節(jié)點(diǎn)SO1的電壓，并且將感測(cè)數(shù)據(jù)SN3B輸出到節(jié)點(diǎn)Q5。根據(jù)輸入數(shù)據(jù)D1或D2的邏輯值來(lái)決定感測(cè)節(jié)點(diǎn)SO1的電壓。臨時(shí)寄存器205的鎖存電路252將感測(cè)數(shù)據(jù)SN3B鎖存，并且將感測(cè)數(shù)據(jù)SN3輸出到節(jié)點(diǎn)Q6。
例如，在邏輯‘0’的輸入數(shù)據(jù)D2被施加到感測(cè)節(jié)點(diǎn)SO1的情況下，感測(cè)電路251的NMOS晶體管N51被關(guān)斷。因此，鎖存電路252被保持初始化。結(jié)果，邏輯‘0’的感測(cè)數(shù)據(jù)SN3輸出到節(jié)點(diǎn)Q6。同時(shí)，在邏輯‘1’的輸入數(shù)據(jù)D1轉(zhuǎn)移到感測(cè)節(jié)點(diǎn)SO1的情況下，NMOS晶體管N51和N52響應(yīng)鎖存控制信號(hào)TRST被接通。因此，邏輯‘0’的感測(cè)數(shù)據(jù)SN3B產(chǎn)生到節(jié)點(diǎn)Q5上。鎖存電路252將感測(cè)數(shù)據(jù)SN3B鎖存，并且將邏輯‘1’的感測(cè)數(shù)據(jù)SN3輸出到節(jié)點(diǎn)Q6。從而，存貯在主寄存器203中的輸入數(shù)據(jù)D1或D2也被存貯在臨時(shí)寄存器205中。
其后，在時(shí)段T2期間，存貯在主寄存器203中的輸入數(shù)據(jù)D1或D2作為編程數(shù)據(jù)PD傳輸?shù)酱鎯?chǔ)器單元MC1，并且被編程到存儲(chǔ)器單元MC1(步驟330)之中。更詳細(xì)地，當(dāng)位線控制信號(hào)VIRPWR被上拉到VDD時(shí)，放電信號(hào)DISCHe1，DISCHo1被使能。結(jié)果，位線選擇電路201響應(yīng)放電信號(hào)DISCHe1、DISCHo1將位線BLe1、BLo1預(yù)充電至內(nèi)部電壓VDD。其后，放電信號(hào)DISCHe1被禁止，并且放電信號(hào)DISCHo1在時(shí)段T2期間被繼續(xù)使能。
其后，當(dāng)編程電壓VPGM被施加到字線WL1并且編程通過電壓VPASS被施加到剩余的字線WL2至WLK時(shí)，編程控制信號(hào)PGML和位線選擇信號(hào)BSLe1被使能。此時(shí)，位線選擇信號(hào)BSLo1被禁止。結(jié)果，位線選擇電路201將位線BLe1連接到感測(cè)節(jié)點(diǎn)SO1，并且從感測(cè)節(jié)點(diǎn)SO1分離位線BLo1。編程傳輸電路208響應(yīng)編程控制信號(hào)PGML將存貯在主寄存器203中的輸入數(shù)據(jù)D1或D2作為編程數(shù)據(jù)PD輸出至感測(cè)節(jié)點(diǎn)SO1。結(jié)果，編程數(shù)據(jù)PD(即，輸入數(shù)據(jù)D1或D2)通過位線BLe1被傳輸?shù)酱鎯?chǔ)器單元MC1，并且然后被編程。
在時(shí)段T3和T4期間，確定存儲(chǔ)器單元MC1是否已被正確地編程。在時(shí)段T3期間，存貯在臨時(shí)寄存器205中的感測(cè)數(shù)據(jù)SN3(即，輸入數(shù)據(jù)D1或D2)傳輸?shù)街骷拇嫫?03(340)。更具體地，當(dāng)重置控制信號(hào)MRST被使能時(shí)，主寄存器203的鎖存重置電路233響應(yīng)重置控制信號(hào)MRST將節(jié)點(diǎn)Q2連接到地電壓VSS。結(jié)果，鎖存電路232被重置。當(dāng)預(yù)充電控制信號(hào)PRECHb被禁止時(shí)，預(yù)充電電路202響應(yīng)預(yù)充電控制信號(hào)PRECHb將感測(cè)節(jié)點(diǎn)SO1預(yù)充電至內(nèi)部電壓VDD。其后，當(dāng)傳輸控制信號(hào)PDUMP被使能時(shí)，檢驗(yàn)傳輸電路206響應(yīng)傳輸控制信號(hào)PDUMP將感測(cè)數(shù)據(jù)SN3(即，輸入數(shù)據(jù)D1或D2)輸出到感測(cè)節(jié)點(diǎn)SO。從鎖存電路252接收感測(cè)數(shù)據(jù)SN3。
當(dāng)鎖存控制信號(hào)READL被使能時(shí)，主寄存器203響應(yīng)鎖存控制信號(hào)READL感測(cè)該感測(cè)節(jié)點(diǎn)SO1的電壓，并且存貯感測(cè)數(shù)據(jù)SN1B。此時(shí)，感測(cè)節(jié)點(diǎn)SO1的電壓是感測(cè)數(shù)據(jù)SN3(即，輸入數(shù)據(jù)D1或D2)的邏輯值。例如，當(dāng)感測(cè)數(shù)據(jù)SN3是邏輯‘0’時(shí)，感測(cè)電路231的NMOS晶體管N31被關(guān)斷。結(jié)果，節(jié)點(diǎn)Q1的電壓被保持在鎖存電路232被重置時(shí)的電壓。結(jié)果，鎖存電路232將邏輯‘0’的感測(cè)數(shù)據(jù)SN1輸出到節(jié)點(diǎn)Q2。相反，當(dāng)感測(cè)數(shù)據(jù)SN3是邏輯‘1’時(shí)，NMOS晶體管N31和N32響應(yīng)鎖存控制信號(hào)READL被接通。因此，邏輯‘0’的感測(cè)數(shù)據(jù)SN1B被輸出到節(jié)點(diǎn)Q1。鎖存電路232將感測(cè)數(shù)據(jù)SN1B鎖存，并且將邏輯‘1’的感測(cè)數(shù)據(jù)SN1輸出到節(jié)點(diǎn)Q2。結(jié)果，存貯在臨時(shí)寄存器205中的感測(cè)數(shù)據(jù)SN3通過傳輸過程340也被存貯在主寄存器203中。
在時(shí)段T4期間，產(chǎn)生指示存儲(chǔ)器單元MC1已被正確地編程的檢驗(yàn)信號(hào)MVR(350)。同樣在時(shí)段T4期間，位線控制信號(hào)VIRPWR被降低到地電壓(VSS)電平。此時(shí)，在第一設(shè)置時(shí)間期間，放電信號(hào)DISCHe1被使能且然后被禁止，并且放電信號(hào)DISCHo1被保持使能。結(jié)果，在第一設(shè)置時(shí)間期間，位線選擇電路201響應(yīng)放電信號(hào)DISCHe1向位線BLe1供給位線控制信號(hào)VIRPWR，然后響應(yīng)放電信號(hào)DISCHo1向位線BLo1供給位線控制信號(hào)VIRPWR。
其后，當(dāng)預(yù)充電控制信號(hào)PRECHb被禁止時(shí)，在第二設(shè)置時(shí)間期間，位線選擇信號(hào)BSLe1被提高到電壓(V1)電平且然后被禁止，并且位線選擇信號(hào)BSLo1被禁止。預(yù)充電電路202將感測(cè)節(jié)點(diǎn)SO1預(yù)充電至內(nèi)部電壓VDD。位線選擇電路201響應(yīng)位線選擇信號(hào)BSLe1將位線BLe1連接至感測(cè)節(jié)點(diǎn)SO1。結(jié)果，位線BLe1通過感測(cè)節(jié)點(diǎn)SO1被預(yù)充電至內(nèi)部電壓VDD。
其后，向字線WL1供給檢驗(yàn)電壓PVV，并且向字線WL2至WLK供給比檢驗(yàn)電壓PVV高的讀電壓VREAD。此時(shí)，在第三設(shè)置時(shí)間期間，位線選擇信號(hào)BSLe1設(shè)置到比電壓V1低的電壓(V2)電平。位線選擇電路201響應(yīng)位線選擇信號(hào)BSLe1將位線BLe1連接到感測(cè)節(jié)點(diǎn)SO1。結(jié)果，通過位線BLe1將來(lái)自存儲(chǔ)器單元MC1的讀取數(shù)據(jù)RD轉(zhuǎn)移到感測(cè)節(jié)點(diǎn)SO1。其后，當(dāng)位線選擇信號(hào)BSLe1被設(shè)置至電壓(V2)電平時(shí)，鎖存控制信號(hào)READL被使能。感測(cè)電路231感測(cè)該感測(cè)節(jié)點(diǎn)SO1的電壓，并且響應(yīng)鎖存控制信號(hào)READL將感測(cè)數(shù)據(jù)SN1B輸出至節(jié)點(diǎn)Q1。根據(jù)讀取數(shù)據(jù)RD的邏輯值來(lái)決定感測(cè)節(jié)點(diǎn)SO1的電壓。
例如，如果存儲(chǔ)器單元MC1已被正確地編程，則讀取數(shù)據(jù)RD的值變成邏輯‘1’。結(jié)果，感測(cè)電路231將邏輯‘0’的感測(cè)數(shù)據(jù)SN1B輸出至節(jié)點(diǎn)Q1。鎖存電路232將感測(cè)數(shù)據(jù)SN1B鎖存，并且將邏輯‘1’的感測(cè)數(shù)據(jù)SN1輸出到節(jié)點(diǎn)Q2。主檢驗(yàn)電路212響應(yīng)感測(cè)數(shù)據(jù)SN1邏輯‘1’停止向檢驗(yàn)線PVL供給內(nèi)部電壓VDD。此時(shí)，由于檢驗(yàn)線PVL已被放電至地電壓VSS，邏輯‘0’的檢驗(yàn)信號(hào)MVR產(chǎn)生到檢驗(yàn)線PVL上。
同時(shí)，如果存儲(chǔ)單元MC1的編程尚未完成，讀取數(shù)據(jù)RD的邏輯值變成邏輯‘0’。結(jié)果，感測(cè)電路231的NMOS晶體管N31被關(guān)斷，并且鎖存電路232被保持初始化。從而，鎖存電路232將邏輯‘0’的感測(cè)數(shù)據(jù)SN1輸出到節(jié)點(diǎn)Q2。主檢驗(yàn)電路212響應(yīng)邏輯‘0’的感測(cè)數(shù)據(jù)SN1向檢驗(yàn)線PVL提供內(nèi)部電壓VDD。結(jié)果，邏輯‘1’的檢驗(yàn)信號(hào)MVR產(chǎn)生至檢驗(yàn)線PVL。
然后根據(jù)檢驗(yàn)信號(hào)MVR的邏輯值來(lái)確定它是否已被正確地編程(步驟360)。如果檢驗(yàn)信號(hào)MVR是邏輯‘0’，意味著存儲(chǔ)器單元MC1已被正確地編程。因此，編程操作被停止(步驟370)。如果檢驗(yàn)信號(hào)MVR是邏輯‘1’，意味著存儲(chǔ)器單元MC1尚未被正確地編程。因此重復(fù)步驟330至360。在圖4中，在時(shí)段T5至T7期間，頁(yè)面緩沖電路BF1的操作與在時(shí)段T2至T4期間的頁(yè)面緩沖電路BF1的操作相同。
如上所述，在頁(yè)面緩沖電路BF1的編程操作過程中，無(wú)論何時(shí)執(zhí)行編程檢驗(yàn)操作，就執(zhí)行將數(shù)據(jù)傳輸至主寄存器203的操作。傳輸數(shù)據(jù)、即為了對(duì)存儲(chǔ)器單元MC1編程而存貯在主寄存器203中的輸入數(shù)據(jù)存貯在臨時(shí)寄存器205中。因此，在后續(xù)的編程檢驗(yàn)過程期間，存儲(chǔ)器單元MC1的先前的編程操作可被再檢驗(yàn)。對(duì)于特別的編程操作，編程檢驗(yàn)操作可在給定的存儲(chǔ)器單元上執(zhí)行多于一次。因而可能減少編程失敗的發(fā)生。下面將描述依賴于頁(yè)面緩沖電路BF1至BFN的編程操作過程的存儲(chǔ)器單元的閾值電壓的變化。
圖5是示出了根據(jù)圖2中所示的頁(yè)面緩沖電路的編程操作過程來(lái)編程的存儲(chǔ)器單元的閾值電壓分布的視圖。它示出了在一個(gè)頁(yè)面(即，連接到一個(gè)字線的存儲(chǔ)器單元)中存儲(chǔ)器單元的閾值電壓的變化。圖5也示出了當(dāng)編程過程重復(fù)5次時(shí)，從鎖存電路232、252輸出到節(jié)點(diǎn)Q2、Q6的數(shù)據(jù)(即，輸入數(shù)據(jù)或感測(cè)數(shù)據(jù))的邏輯值。
在圖5中，曲線圖F指示了具有快的響應(yīng)速度的單元的閾值電壓的變化，且曲線圖S指示了具有低的響應(yīng)速度的單元的閾值電壓的變化。邏輯‘0’的數(shù)據(jù)輸出到待被編程的存儲(chǔ)器單元連接至的頁(yè)面緩沖的節(jié)點(diǎn)Q2、Q6。邏輯‘1’的數(shù)據(jù)輸出到將被禁止的存儲(chǔ)器單元的編程連接至的每一頁(yè)面緩沖的節(jié)點(diǎn)Q2、Q6。
隨著編程過程PGM1至PGM4被連續(xù)地執(zhí)行，存儲(chǔ)器單元的閾值電壓如由曲線圖F、S所指示的那樣增加。其后，在最后的編程過程PGM5中，存儲(chǔ)器單元的閾值電壓變得高于檢驗(yàn)電壓PVV。此外，最快的單元的閾值電壓變成Vt2，而最慢的單元的閾值電壓變成低于Vt2的Vt1。編程過程PGM1至PGM5中的每一個(gè)都可分成編程時(shí)段T11、從臨時(shí)寄存器至主寄存器的數(shù)據(jù)傳輸時(shí)段T12以及用于編程檢驗(yàn)的讀時(shí)段T13。如圖5中所示，在根據(jù)本發(fā)明的頁(yè)面緩沖電路的編程過程中，從第一編程過程PGM1至最后的編程過程PGM5重復(fù)數(shù)據(jù)傳輸時(shí)段T12。
因此，盡管在先前的編程檢驗(yàn)操作(例如，用于快單元的PGM2的讀時(shí)段T13)期間，已確定單元被正確地編程(即，節(jié)點(diǎn)Q2的數(shù)據(jù)值被取反至邏輯‘1’)，在下一編程檢驗(yàn)操作(例如，用于快單元的PGM3的數(shù)據(jù)傳輸時(shí)段T12)期間，節(jié)點(diǎn)Q2的數(shù)據(jù)值可被重置到邏輯‘0’。因此，在先前的編程檢驗(yàn)操作中已確定被編程的存儲(chǔ)器單元可在下一編程檢驗(yàn)操作中被再次檢驗(yàn)。
如上所述，按照根據(jù)本發(fā)明的頁(yè)面緩沖電路及其編程操作方法，在先前的編程檢驗(yàn)過程中已確定被編程的存儲(chǔ)器單元可在下一編程檢驗(yàn)操作中被再次檢驗(yàn)，可減少編程操作中的失敗。
雖然已經(jīng)結(jié)合當(dāng)前被認(rèn)為是特定的實(shí)施例描述了本發(fā)明，但是應(yīng)該理解，本發(fā)明并不局限于所公開的實(shí)施例，相反，意圖在于涵蓋包括在所附權(quán)利要求的精神和范圍內(nèi)的各種修改和等效設(shè)置。
權(quán)利要求
1.一種閃存器件的頁(yè)面緩沖電路，包括主寄存器，其用以根據(jù)輸入控制信號(hào)來(lái)存貯第一或第二輸入數(shù)據(jù)，所述主寄存器耦合到耦合到位線選擇電路的感測(cè)節(jié)點(diǎn)，以根據(jù)第一鎖存控制信號(hào)來(lái)存貯所述感測(cè)節(jié)點(diǎn)的第一感測(cè)數(shù)據(jù)；編程傳輸電路，其被提供在所述主寄存器與所述感測(cè)節(jié)點(diǎn)之間，所述編程傳輸電路被配置成在給定的時(shí)間接收所述第一感測(cè)數(shù)據(jù)、所述第一輸入數(shù)據(jù)或所述第二輸入數(shù)據(jù)，并且響應(yīng)編程控制信號(hào)將從所述主寄存器接收的數(shù)據(jù)之一輸出至所述感測(cè)節(jié)點(diǎn)；臨時(shí)寄存器，其耦合到所述感測(cè)節(jié)點(diǎn)，并且響應(yīng)第二鎖存控制信號(hào)來(lái)存貯第二感測(cè)數(shù)據(jù)；以及檢驗(yàn)傳輸電路，其用以在編程檢驗(yàn)操作期間，響應(yīng)傳輸控制信號(hào)通過所述感測(cè)節(jié)點(diǎn)將所述第二感測(cè)數(shù)據(jù)傳輸至所述主寄存器。
2.如權(quán)利要求1的頁(yè)面緩沖電路，其中所述位線選擇電路被配置成響應(yīng)位線選擇信號(hào)和放電信號(hào)來(lái)選擇第一和第二位線之一，并且將所述選擇的位線連接到所述感測(cè)節(jié)點(diǎn)。
3.如權(quán)利要求1的頁(yè)面緩沖電路，其中在編程操作期間，所述編程傳輸電路響應(yīng)所述編程控制信號(hào)，將從所述第一感測(cè)數(shù)據(jù)、所述第一輸入數(shù)據(jù)和所述第二輸入數(shù)據(jù)中所選擇的一個(gè)作為編程數(shù)據(jù)輸出至所述感測(cè)節(jié)點(diǎn)，其中所述臨時(shí)寄存器感測(cè)所述編程操作期間所述感測(cè)節(jié)點(diǎn)的電壓，對(duì)應(yīng)于所述編程數(shù)據(jù)的邏輯值的電壓，并且響應(yīng)于所述第二鎖存控制信號(hào)根據(jù)所述感測(cè)節(jié)點(diǎn)的電壓來(lái)存貯所述第二感測(cè)數(shù)據(jù)，以及其中，所述第二感測(cè)數(shù)據(jù)的邏輯值與所述編程數(shù)據(jù)的邏輯值相同。
4.如權(quán)利要求1的頁(yè)面緩沖電路，進(jìn)一步包括主數(shù)據(jù)輸入電路，其響應(yīng)所述第一輸入控制信號(hào)從數(shù)據(jù)I/O節(jié)點(diǎn)接收所述第一或第二輸入數(shù)據(jù)，并將所述第一或第二輸入數(shù)據(jù)輸出至所述主寄存器預(yù)充電電路，其用以響應(yīng)預(yù)充電控制信號(hào)將所述感測(cè)節(jié)點(diǎn)預(yù)充電至給定電壓；高速緩沖存儲(chǔ)器寄存器，其用以響應(yīng)第三鎖存控制信號(hào)感測(cè)所述感測(cè)節(jié)點(diǎn)的所述給定電壓，并且根據(jù)所述感測(cè)結(jié)果存貯第三感測(cè)數(shù)據(jù)或者存貯第三或第四輸入數(shù)據(jù)；高速緩沖存儲(chǔ)器數(shù)據(jù)輸入電路，其用以響應(yīng)第二輸入控制信號(hào)將通過所述數(shù)據(jù)I/O節(jié)點(diǎn)接收的所述第三或第四輸入數(shù)據(jù)輸出至所述高速緩沖存儲(chǔ)器寄存器；數(shù)據(jù)輸出電路，其用以響應(yīng)讀控制信號(hào)將從所述主寄存器或所述高速緩沖存儲(chǔ)器寄存器接收的所述第一或第三感測(cè)數(shù)據(jù)作為輸出數(shù)據(jù)輸出至所述數(shù)據(jù)I/O節(jié)點(diǎn)；主檢驗(yàn)電路，其用以響應(yīng)所述第一感測(cè)數(shù)據(jù)將第一檢驗(yàn)信號(hào)輸出；以及高速緩沖存儲(chǔ)器檢驗(yàn)電路，其用以響應(yīng)所述第三感測(cè)數(shù)據(jù)將第二檢驗(yàn)信號(hào)輸出。
5.如權(quán)利要求4的頁(yè)面緩沖電路，其中所述編程傳輸電路響應(yīng)所述編程控制信號(hào)將從接收自所述主寄存器的所述第一感測(cè)數(shù)據(jù)、所述第一輸入數(shù)據(jù)和所述第二輸入數(shù)據(jù)中所選擇的一個(gè)輸出至所述感測(cè)節(jié)點(diǎn)，并且將從接收自所述高速緩沖存儲(chǔ)器寄存器的所述第三感測(cè)數(shù)據(jù)、所述第三輸入數(shù)據(jù)和所述第四輸入數(shù)據(jù)中所選擇的一個(gè)輸出至所述感測(cè)節(jié)點(diǎn)。
6.如權(quán)利要求4的頁(yè)面緩沖電路，其中所述主寄存器包括感測(cè)電路，其用以響應(yīng)所述第一鎖存控制信號(hào)感測(cè)所述感測(cè)節(jié)點(diǎn)的電壓并產(chǎn)生所述第一感測(cè)數(shù)據(jù)；鎖存電路，其用以將通過第一節(jié)點(diǎn)接收的所述第一感測(cè)數(shù)據(jù)鎖存，或者將通過所述第一節(jié)點(diǎn)或第二節(jié)點(diǎn)從所述主數(shù)據(jù)輸入電路接收的所述第一或第二輸入數(shù)據(jù)鎖存；反相器，其用以將通過所述第一節(jié)點(diǎn)從接收自所述鎖存電路的所述第一感測(cè)數(shù)據(jù)、所述第一輸入數(shù)據(jù)和所述第二輸入數(shù)據(jù)中所選擇的一個(gè)取反，并且將經(jīng)取反的數(shù)據(jù)輸出到所述編程傳輸電路；以及鎖存重置電路，其用以響應(yīng)重置控制信號(hào)來(lái)重置所述鎖存電路。
7.如權(quán)利要求6的頁(yè)面緩沖電路，進(jìn)一步包括回拷貝傳輸電路，其響應(yīng)回拷貝控制信號(hào)將通過所述第一節(jié)點(diǎn)從接收自所述鎖存電路的所述第一感測(cè)數(shù)據(jù)、所述第一輸入數(shù)據(jù)和所述經(jīng)取反的第二輸入數(shù)據(jù)中所選擇的一個(gè)輸出到所述感測(cè)節(jié)點(diǎn)。
8.如權(quán)利要求1的頁(yè)面緩沖電路，其中所述臨時(shí)寄存器包括感測(cè)電路，其用以響應(yīng)所述第二鎖存控制信號(hào)感測(cè)所述感測(cè)節(jié)點(diǎn)的電壓并產(chǎn)生所述第二感測(cè)數(shù)據(jù)；鎖存電路，其用以將所述第二感測(cè)數(shù)據(jù)鎖存并將所述第二感測(cè)數(shù)據(jù)輸出到所述檢驗(yàn)傳輸電路；以及鎖存重置電路，其用以響應(yīng)重置控制信號(hào)來(lái)重置所述鎖存電路。
9.一種用于閃存器件中的頁(yè)面緩沖電路的編程操作方法，所述方法包括將輸入數(shù)據(jù)存貯在主寄存器中；通過感測(cè)節(jié)點(diǎn)將所述輸入數(shù)據(jù)從主寄存器傳輸至臨時(shí)寄存器；將存貯在所述主寄存器中的所述輸入數(shù)據(jù)作為編程數(shù)據(jù)編程至存儲(chǔ)器單元之中；通過所述感測(cè)節(jié)點(diǎn)將所述輸入數(shù)據(jù)從所述臨時(shí)寄存器轉(zhuǎn)移至所述主寄存器；基于從所述存儲(chǔ)器單元讀取的數(shù)據(jù)來(lái)產(chǎn)生指示所述存儲(chǔ)器單元的編程狀態(tài)的檢驗(yàn)信號(hào)；以及通過使用所述檢驗(yàn)信號(hào)來(lái)確定所述存儲(chǔ)器單元是否已被正確地編程。
10.如權(quán)利要求9的方法，進(jìn)一步包括當(dāng)所述確定步驟指示所述存儲(chǔ)器單元尚未被正確地編程時(shí)，重復(fù)所述傳輸、編程、轉(zhuǎn)移和產(chǎn)生步驟。
11.如權(quán)利要求9的方法，其中所述傳輸步驟包括響應(yīng)重置控制信號(hào)來(lái)重置所述臨時(shí)寄存器；響應(yīng)預(yù)充電控制信號(hào)將所述感測(cè)節(jié)點(diǎn)預(yù)充電至內(nèi)部電壓；響應(yīng)編程控制信號(hào)將存貯在所述主寄存器中的所述輸入數(shù)據(jù)輸出至所述感測(cè)節(jié)點(diǎn)；以及響應(yīng)鎖存控制信號(hào)感測(cè)所述感測(cè)節(jié)點(diǎn)的電壓以將被感測(cè)的數(shù)據(jù)存貯在所述臨時(shí)寄存器中，所述被感測(cè)的數(shù)據(jù)對(duì)應(yīng)于所述感測(cè)節(jié)點(diǎn)的電壓。
12.如權(quán)利要求9的方法，其中所述編程步驟包括響應(yīng)預(yù)充電控制信號(hào)將所述感測(cè)節(jié)點(diǎn)預(yù)充電至內(nèi)部電壓；選擇連接到所述存儲(chǔ)器單元的第一和第二位線之一；響應(yīng)位線選擇信號(hào)和放電信號(hào)將所述被選擇的位線連接到所述感測(cè)節(jié)點(diǎn)；以及當(dāng)編程電壓供給到連接到所述存儲(chǔ)器單元的字線時(shí)，響應(yīng)編程控制信號(hào)將存貯在所述主寄存器中的所述輸入數(shù)據(jù)作為所述編程數(shù)據(jù)輸出至所述感測(cè)節(jié)點(diǎn)。
13.如權(quán)利要求9的方法，其中所述轉(zhuǎn)移步驟包括響應(yīng)重置控制信號(hào)來(lái)重置所述主寄存器；響應(yīng)預(yù)充電控制信號(hào)將所述感測(cè)節(jié)點(diǎn)預(yù)充電至內(nèi)部電壓；響應(yīng)傳輸控制信號(hào)將存貯在所述臨時(shí)寄存器中的所述輸入數(shù)據(jù)輸出至所述感測(cè)節(jié)點(diǎn)；以及響應(yīng)鎖存控制信號(hào)感測(cè)所述感測(cè)節(jié)點(diǎn)的電壓以將所述被感測(cè)的數(shù)據(jù)存貯在所述主寄存器中，所述被感測(cè)的數(shù)據(jù)對(duì)應(yīng)于所述感測(cè)節(jié)點(diǎn)的電壓。
14.如權(quán)利要求9的方法，其中所述產(chǎn)生步驟包括響應(yīng)預(yù)充電控制信號(hào)將所述感測(cè)節(jié)點(diǎn)預(yù)充電至內(nèi)部電壓；選擇連接到所述存儲(chǔ)器單元的第一和第二位線之一；響應(yīng)位線選擇信號(hào)和放電信號(hào)將所述被選擇的位線連接到所述感測(cè)節(jié)點(diǎn)；以及當(dāng)檢驗(yàn)電壓供給到連接到所述存儲(chǔ)器單元的字線時(shí)，響應(yīng)鎖存控制信號(hào)感測(cè)所述感測(cè)節(jié)點(diǎn)的電壓以將所述感測(cè)數(shù)據(jù)存貯在所述主寄存器中；以及響應(yīng)所述感測(cè)數(shù)據(jù)輸出所述檢驗(yàn)信號(hào)。
全文摘要
一種頁(yè)面緩沖電路，包括位線選擇電路、主寄存器、編程傳輸電路、臨時(shí)寄存器和檢驗(yàn)傳輸電路。在編程檢驗(yàn)操作期間，該檢驗(yàn)傳輸電路響應(yīng)傳輸控制信號(hào)通過感測(cè)節(jié)點(diǎn)將存貯在該臨時(shí)寄存器中的數(shù)據(jù)傳輸至該主寄存器。已確定在先前的編程檢驗(yàn)過程中被編程的存儲(chǔ)器單元在下一編程檢驗(yàn)過程中被再次檢驗(yàn)。
文檔編號(hào)G11C16/10GK101017705SQ20061009940
公開日2007年8月15日 申請(qǐng)日期2006年7月14日 優(yōu)先權(quán)日2006年2月8日
發(fā)明者鄭畯燮 申請(qǐng)人:海力士半導(dǎo)體有限公司