專利名稱：單層多晶硅非易失性存儲器裝置的操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種非易失性存儲器(non-volatile memory，NVM)裝置的操作方法，特別是涉及一種具有柵極溝道和間隙壁溝道的雙溝道單層多晶硅(single-poly)非易失性存儲器裝置及改變間隙壁溝道的閾值電壓的方法，其中該單層多晶硅非易失性存儲器裝置具有不對稱的輕摻雜漏極(lightly dopeddrain，LDD)區(qū)域。
背景技術(shù)：
非易失性存儲器是目前普遍被用來儲存數(shù)據(jù)的電子儲存媒體之一，其最重要的特性便是存入非易失性存儲器中的數(shù)據(jù)不會因為電源供應(yīng)的中斷而消失。廣義地講，硬盤機、可擦除且可編程只讀存儲器(erasable programmableread-only memory，EPROM)、可電學(xué)擦除且可編程只讀存儲器(electricallyerasable programmable read-only memory，EEPROM)和閃存(flash memory)等存儲裝置都是屬于非易失性存儲器，因其所儲存的數(shù)據(jù)在未被供給電源的情況下仍能保存。
依據(jù)存儲器的讀寫次數(shù)的限制，非易失性存儲器又可被區(qū)分為多次可編程存儲器(multi-time programmable memory，MTP memory)和單次可編程存儲器(one-time programmable memory，OTP memory)兩種。
多次可編程(MTP)存儲器具有可重復(fù)讀寫的功能，例如可電擦除且可編程只讀存儲器(EEPROM)和閃存等，在設(shè)計上必須搭配一些相關(guān)的電路，以支持數(shù)據(jù)寫入、擦除和讀取等不同操作。單次可編程存儲器僅能提供單次的數(shù)據(jù)寫入，因此不需要擦除功能的電路，而僅需搭配具程序化和讀取功能的電路即可正常運作。因此，用來控制單次可編程存儲體操作的電路會較用來控制多次可編程存儲體操作的電路簡單許多，以達到簡化制造程序和降低制造成本等優(yōu)點。
為了提高單次可編程存儲器在實際應(yīng)用上的可行性，單次可編程存儲器可以利用類似可擦除且可編程只讀存儲器(EPROM)的擦除方式(例如，紫外線照射)來擦除內(nèi)部儲存的數(shù)據(jù)，然而目前也有人提出可利用簡單的電路設(shè)計來控制單次可編程存儲器，使單次可編程存儲器也可以提供數(shù)次數(shù)據(jù)重復(fù)讀寫的功能。
多次可編程存儲單元和單次可編程存儲單元的結(jié)構(gòu)設(shè)計具有類似的堆疊結(jié)構(gòu)，若從結(jié)構(gòu)上來區(qū)分，主要又可分為雙層多晶硅非易失性存儲器和單層多晶硅非易失性存儲器；而在雙層多晶硅非易失性存儲器中，通常包括用來儲存電荷的浮動?xùn)艠O、絕緣層(例如由硅氧層/氮化硅層/硅氧層組成的ONO復(fù)合絕緣層)和用來控制數(shù)據(jù)存取的控制柵極。存儲單元的操作可以利用類似電容的原理，將感應(yīng)電荷儲存在浮動?xùn)艠O中，以改變存儲單元的閾值電壓(threshold voltage，Vth)，達到儲存0或1等數(shù)據(jù)的目的。
另外一方面，在先進邏輯工藝中，嵌入雙層多晶硅非易失性存儲器，將使整個制造工藝成本大幅增加，并造成邏輯元件因為有額外的受熱時間(thermal budget)而改變其電特性，接著需重新調(diào)整元件特性，造成整個開發(fā)時程延后，故在先進邏輯工藝中，單層多晶硅非易失性存儲器具有一定優(yōu)勢并視為下一代一個相當具有競爭優(yōu)勢的嵌入式非易失性存儲器。
單層多晶硅非易失性存儲器由于可與一般CMOS制造工藝兼容，因此常被應(yīng)用在嵌入式存儲器(embedded memory)領(lǐng)域，例如，混合信號(mixed-mode)電路或微控制器(micro-controller)內(nèi)的嵌入式非揮發(fā)存儲器等等。
相關(guān)單層多晶硅非易失性存儲器的現(xiàn)有技術(shù)可參考美國專利第5,761,126號“采用低寫入電壓寫入的單層多晶硅可擦除且可編程只讀存儲器存儲單元(SINGLE POLY EPROM CELL THAT UTILIZES A REDUCEDPROGRAMMING VOLTAGE TO PROGRAM THE CELL)”；美國專利第6,930,002號“低電壓寫入的單層多晶硅可擦除且可編程只讀存儲器存儲的方法(METHOD FOR PROGRAMMING SINGLE-POLY EPROM AT LOWOPERATION VOLTAGES)”；和美國專利第6,025,625號“單層多晶硅可電擦除且可編程只讀存儲器存儲單元、操作及其矩陣結(jié)構(gòu)(SINGLE-POLYEEPROM CELL STRUCTURE OPERATIONS AND ARRAYARCHITECTURE)”。
現(xiàn)有的單層多晶硅非易失性存儲器仍有諸多缺點待改善。首先，現(xiàn)有的單層多晶硅非易失性存儲器單元較占芯片面積，此為其應(yīng)用上的大詬病。目前為止，針對目前先進90納米以下的半導(dǎo)體邏輯工藝，存儲器制造業(yè)者對于單層多晶硅單次可編程存儲器尺寸的進一步微小化，仍未找到合適的解決方案。
在先進邏輯工藝縮小化過程中，所有工作電壓以與柵極氧化層厚度都會跟著縮小，例如在90納米技術(shù)中，最厚的氧化層厚度位于50埃到60埃之間，這對想利用浮柵極技術(shù)制造多次可編程、單層多晶硅非揮性存儲器造成極大挑戰(zhàn)性，最主要是因為太薄的隧穿氧化(tunnel oxide)層會嚴重影響長時間電荷儲存能力(long term charge retention)；但如果若要提高氧化層厚度，勢必又與現(xiàn)行邏輯工藝不兼容。
再者，現(xiàn)有的單層多晶硅非易失性存儲器需要工作于較高的電壓狀態(tài)下，例如至少8至10伏特的耦合井(couple well)電壓，如此才得以在隧穿氧化層之間產(chǎn)生足夠的電場強度，迫使進行數(shù)據(jù)的寫入動作。由于這些工作電壓往往高于Vcc供應(yīng)電壓(例如供輸入/輸出電路的3.3伏特的Vcc供應(yīng)電壓)許多，因此對于更先進納米制造工藝中厚度僅有數(shù)十埃的柵極氧化層會造成嚴重的可靠度問題。此外，要產(chǎn)生這些相對較高的電壓，就需要提供額外的高電壓元件與相關(guān)電路配合。
因此，如何降低工作電壓和盡量避免利用邏輯工藝中存在的氧化層為下一代非揮性存儲器元件的主要癥結(jié)所在；而本發(fā)明也就是針對此進行改善，并易于嵌入在下一代的邏輯工藝之內(nèi)。

發(fā)明內(nèi)容
本發(fā)明的主要目的即在提供一種雙溝道單層多晶硅可擦除且可編程只讀存儲器裝置及其寫入、讀取和擦除的低電壓操作方法，也解決上述現(xiàn)有技術(shù)中的問題。
本發(fā)明提供一種單層多晶硅非易失性存儲器單元的寫入操作方法，該單層多晶硅非易失性存儲器單元包括第一導(dǎo)電型離子井、第二導(dǎo)電型源極摻雜區(qū)、第二導(dǎo)電型漏極摻雜區(qū)和介于該源極摻雜區(qū)與該漏極摻雜區(qū)之間的溝道區(qū)域，其中該溝道區(qū)域又分為電學(xué)相同的第一溝道區(qū)域和連接到該第一溝道區(qū)域的第二溝道區(qū)域，且該第一溝道具有閾值電壓Vth；柵極介電層，設(shè)在該第一溝道區(qū)域正上方；控制柵極，疊設(shè)在該柵極介電層上；間隙壁，設(shè)在該控制柵極側(cè)壁上，且該間隙壁位于該第二溝道區(qū)域的正上方，其中該間隙壁包括浮置的電荷捕獲介質(zhì)(charge trapping medium)；以及第二導(dǎo)電型輕摻雜漏極區(qū)域，設(shè)在該控制柵極與源極摻雜區(qū)之間；該寫入操作方法包括將該離子井接井電壓VB；將該漏極摻雜區(qū)電連接到漏極電壓VD上，其中施加足夠VD電壓使漏極與離子井的結(jié)(junction)形成反向偏壓(reverse bias)；將該源極摻雜區(qū)電連接到源極電壓VS上；并且將該控制柵極電連接到柵極電壓VG上，使該第一溝道呈開啟和強反轉(zhuǎn)(strong inversion)的狀態(tài)，載流子(carriers)從該源極摻雜區(qū)被拉進該第一溝道，導(dǎo)致“溝道熱電子(Channel Hot Electron，CHE)”產(chǎn)生，而經(jīng)由離子撞擊電離(ion impact ionization)而產(chǎn)生更多熱電子，通過柵極電壓所形成的垂直電場吸引該熱電子轉(zhuǎn)向、注入并被捕獲在該電荷捕獲介質(zhì)內(nèi)。
根據(jù)另一優(yōu)選實施例，本發(fā)明提供一種單層多晶硅P溝道非易失性存儲器單元的寫入操作方法，該單層多晶硅P溝道非易失性存儲器單元包括N型井，P型源極摻雜區(qū)、P型漏極摻雜區(qū)，和介于該P型源極摻雜區(qū)與該P型漏極摻雜區(qū)之間的P溝道，其中該P溝道又分為電學(xué)相同的第一溝道和相連于該第一溝道的第二溝道，柵極介電層，設(shè)在該第一溝道正上方；控制柵極，疊設(shè)在該柵極介電層上；間隙壁，設(shè)在該控制柵極側(cè)壁上，且該間隙壁位于該第二溝道的正上方，其中該間隙壁包括浮置的電荷捕獲介質(zhì)；和P型輕摻雜漏極(PLDD)區(qū)域，設(shè)在該控制柵極與P型源極摻雜區(qū)之間；該寫入操作方法包括將該N型井接N型井電壓VB；將該源極摻雜區(qū)浮置(floating)；將該漏極摻雜區(qū)電連接到相對于該N型井電壓VB為負的漏極電壓VD上；將該控制柵極電連接到相對于該N型井電壓VB為正的柵極電壓VG上，迫使該第一溝道呈關(guān)閉狀態(tài)，產(chǎn)生“帶對帶隧穿感應(yīng)熱電子(Band-to-Bandtunneling induced Hot Electron，BBHE)”，使該熱電子注入并被捕獲在該電荷捕獲介質(zhì)內(nèi)。
本發(fā)明提供一種單層多晶硅非易失性存儲器單元的擦除操作方法，該單層多晶硅非易失性存儲器單元包括第一導(dǎo)電型離子井，第二導(dǎo)電型源極摻雜區(qū)、第二導(dǎo)電型漏極摻雜區(qū)，和介于該源極摻雜區(qū)與該漏極摻雜區(qū)之間的溝道區(qū)域，其中該溝道區(qū)域又分為電學(xué)相同的第一溝道區(qū)域和相連于該第一溝道區(qū)域的第二溝道區(qū)域，且該第一溝道具有閾值電壓Vth；柵極介電層，設(shè)在該第一溝道區(qū)域正上方；控制柵極，疊設(shè)在該柵極介電層上；間隙壁，設(shè)在該控制柵極側(cè)壁上，且該間隙壁位于該第二溝道區(qū)域的正上方，其中該間隙壁包括浮置的電荷捕獲介質(zhì)；和第二導(dǎo)電型輕摻雜漏極區(qū)域，設(shè)在該控制柵極與源極摻雜區(qū)之間；電子儲存在介于該控制柵極與漏極摻雜區(qū)之間的該浮置的電荷捕獲介質(zhì)內(nèi)；該擦除操作方法包括將該離子井電連接井電壓VB；將該源極摻雜區(qū)電連接到源極電壓VS上；將該漏極摻雜區(qū)電連接到漏極電壓VD上，其中施加足夠VD電壓使該漏極與該離子井的結(jié)形成反向偏壓；將該控制柵極電連接到柵極電壓VG上，使該第一溝道呈現(xiàn)微開啟(slightturn-on)，載流子從該源極摻雜區(qū)被拉進該第一溝道，會被該漏極與該離子井反向偏壓而造成的漏極雪崩(Drain Avalanche)產(chǎn)生撞擊，使被捕獲在該電荷捕獲介質(zhì)內(nèi)的電子經(jīng)由“漏極雪崩熱空穴(Dran Avalanche Hot Hole，DAHH)”產(chǎn)生的熱空穴注入而被電學(xué)中和，完成電子的擦除動作。
根據(jù)另一優(yōu)選實施例，本發(fā)明提供一種單層多晶硅非易失性存儲器單元的擦除操作方法，該單層多晶硅非易失性存儲器單元包括第一導(dǎo)電型離子井，第二導(dǎo)電型源極摻雜區(qū)、第二導(dǎo)電型漏極摻雜區(qū)，和介于該源極摻雜區(qū)與該漏極摻雜區(qū)之間的溝道區(qū)域，其中該溝道區(qū)域又分為電學(xué)相同的第一溝道區(qū)域和相連于該第一溝道區(qū)域的第二溝道區(qū)域；柵極介電層，設(shè)在該第一溝道區(qū)域正上方；控制柵極，疊設(shè)在該柵極介電層上；間隙壁，設(shè)在該控制柵極側(cè)壁上，且該間隙壁位于該第二溝道區(qū)域的正上方，其中該間隙壁包括浮置的電荷捕獲介質(zhì)；和第二導(dǎo)電型輕摻雜漏極區(qū)域，設(shè)在該控制柵極與源極摻雜區(qū)之間；電子儲存在介于該控制柵極與漏極摻雜區(qū)之間的該浮置的電荷捕獲介質(zhì)內(nèi)；該擦除操作方法包括將該離子井電連接井電壓VB；浮置該源極摻雜區(qū)(VS＝floating)；將該漏極摻雜區(qū)電連接到相對于該離子井電壓VB為正的電壓VD上；將該控制柵極電連接到相對于該離子井電壓VB為負的柵極電壓VG上，關(guān)閉該第一溝道，迫使被捕獲在該電荷捕獲介質(zhì)內(nèi)的電子經(jīng)由“帶對帶感應(yīng)熱至穴注入(Band-to-Band induced Hot Hole injection，BBHH)”產(chǎn)生的熱空穴注入而被電學(xué)中和，完成電子的擦除動作。
根據(jù)另一優(yōu)選實施例，本發(fā)明提供一種單層多晶硅非易失性存儲器單元的擦除操作方法，該單層多晶硅非易失性存儲器單元包括第一導(dǎo)電型離子井，第二導(dǎo)電型源極摻雜區(qū)、第二導(dǎo)電型漏極摻雜區(qū)，和介于該源極摻雜區(qū)與該漏極摻雜區(qū)之間的溝道區(qū)域，其中該溝道區(qū)域又分為電學(xué)相同的第一溝道區(qū)域和相連于該第一溝道區(qū)域的第二溝道區(qū)域；柵極介電層，設(shè)在該第一溝道區(qū)域正上方；控制柵極，疊設(shè)在該柵極介電層上；間隙壁，設(shè)在該控制柵極側(cè)壁上，且該間隙壁位于該第二溝道區(qū)域的正上方，其中該間隙壁包括浮置的電荷捕獲介質(zhì)；和第二導(dǎo)電型輕摻雜漏極區(qū)域，設(shè)在該控制柵極與源極摻雜區(qū)之間；電子儲存在介于該控制柵極與漏極摻雜區(qū)之間的該浮置的電荷捕獲介質(zhì)內(nèi)；該擦除操作方法包括將該離子井電連接井電壓VB；浮置該源極摻雜區(qū)；將該漏極摻雜區(qū)電連接到足夠但不使該漏極和該離子井的結(jié)形成正向偏壓(forward bias)的漏極電壓VD上；將該控制柵極電連接到與該漏極電壓VD反向的柵極電壓VG上，迫使被捕獲在該電荷捕獲介質(zhì)內(nèi)的電子經(jīng)由“福樂-諾漢隧穿(Fowler-Nordheimtunneling，F(xiàn)N tunneling)”，完成電子的擦除動作。
本發(fā)明提供一種單層多晶硅非易失性存儲器單元的讀取操作方法，該單層多晶硅非易失性存儲器單元包括第一導(dǎo)電型離子井，第二導(dǎo)電型源極摻雜區(qū)、第二導(dǎo)電型漏極摻雜區(qū)，和介于該源極摻雜區(qū)與該漏極摻雜區(qū)之間的溝道區(qū)域，其中該溝道區(qū)域又分為電學(xué)相同的第一溝道區(qū)域和相連于該第一溝道區(qū)域的第二溝道區(qū)域；柵極介電層，設(shè)在該第一溝道區(qū)域正上方；控制柵極，疊設(shè)在該柵極介電層上；間隙壁，設(shè)在該控制柵極側(cè)壁上，且該間隙壁位于該第二溝道區(qū)域的正上方，其中該間隙壁包括浮置的電荷捕獲介質(zhì)；和第二導(dǎo)電型輕摻雜漏極區(qū)域，設(shè)在該控制柵極與源極摻雜區(qū)之間；電子可以儲存在介于該控制柵極與漏極摻雜區(qū)之間的該浮置的電荷捕獲介質(zhì)內(nèi)；該讀取操作方法包括將該離子井電連接井電壓VB；將該漏極摻雜區(qū)電連接到漏極電壓VD上；
將該源極摻雜區(qū)電連接到與該漏極電壓VD同極性的源極電壓VS上，其中VS的絕對值又大于VD的絕對值；并且將該控制柵極電連接到柵極電壓VG上，其中施加的柵極電壓VG可使第一溝道區(qū)域形成導(dǎo)通狀態(tài)。
本發(fā)明提供一種單層多晶硅非易失性存儲器單元的讀取操作方法，該單層多晶硅非易失性存儲器單元包括第一導(dǎo)電型離子井，第二導(dǎo)電型源極摻雜區(qū)、第二導(dǎo)電型漏極摻雜區(qū)，和介于該源極摻雜區(qū)與該漏極摻雜區(qū)之間的溝道區(qū)域，其中該溝道區(qū)域又分為電學(xué)相同的第一溝道區(qū)域和相連于該第一溝道區(qū)域的第二溝道區(qū)域；柵極介電層，設(shè)在該第一溝道區(qū)域正上方；控制柵極，疊設(shè)在該柵極介電層上；間隙壁，設(shè)在該控制柵極側(cè)壁上，且該間隙壁位于該第二溝道區(qū)域的正上方，其中該間隙壁包括浮置的電荷捕獲介質(zhì)；和第二導(dǎo)電型輕摻雜漏極區(qū)域，設(shè)在該控制柵極與源極摻雜區(qū)之間；電子可以儲存在介于該控制柵極與漏極摻雜區(qū)之間的該浮置的電荷捕獲介質(zhì)內(nèi)；該讀取操作方法包括將該離子井電連接井電壓VB；將該漏極摻雜區(qū)電連接到漏極電壓VD上；將該源極摻雜區(qū)電連接到與該漏極電壓VD同極性的源極電壓VS上，其中VS的絕對值又小于VD的絕對值；并且將該控制柵極電連接到柵極電壓VG上，其中施加的柵極電壓VG可使第一溝道區(qū)域形成導(dǎo)通狀態(tài)。
為了使本發(fā)明的特征和技術(shù)內(nèi)容更易于理解，請參閱以下有關(guān)本發(fā)明的詳細說明與附圖。然而附圖僅供參考與說明用，并非用于對本發(fā)明加以限制。


圖1展示的是嵌入有本發(fā)明單層多晶硅非易失性存儲器單元的芯片示意圖。
圖2展示的是本發(fā)明另一優(yōu)選實施例單層多晶硅非易失性存儲器單元的剖面示意圖。
圖3至4展示的是本發(fā)明單層多晶硅非易失性存儲器單元的寫入操作方法的剖面示意圖。
圖5至7展示的是本發(fā)明單層多晶硅非易失性存儲器單元的擦除操作方法的剖面示意圖。
圖8至9展示的是本發(fā)明另一優(yōu)選實施例單層多晶硅非易失性存儲器單元的讀取操作方法的剖面示意圖。
圖10展示的是本發(fā)明另一優(yōu)選實施例NMOS單層多晶硅非易失性存儲器單元的源極寫入操作方法的剖面示意圖。
簡單符號說明11N型井 12P+源極摻雜區(qū)14P+漏極摻雜區(qū) 16柵極介電層18導(dǎo)電柵極 19第一溝道20ONO間隙壁 22硅氧層24氮化硅層 26硅氧層29第二溝道 42單邊LDD區(qū)域10a單層多晶硅非易失性存儲器單元10d邏輯元件 100芯片102存儲器矩陣區(qū)域 104邏輯元件區(qū)域110半導(dǎo)體基底 112源極摻雜區(qū)114漏極摻雜區(qū) 116柵極介電層118導(dǎo)電柵極 119溝道120ONO間隙壁122硅氧層124氮化硅層 126硅氧層142LDD區(qū)域 152LDD區(qū)域具體實施方式
本發(fā)明提供一種單層多晶硅非易失性存儲器單元的結(jié)構(gòu)及其操作方法，特別是，本發(fā)明的單層多晶硅非易失性存儲器結(jié)構(gòu)可與目前先進90納米以下的半導(dǎo)體邏輯工藝完全兼容，具備極佳的下一代元件縮小化能力。
在很多0.18微米邏輯工藝以下，通常會使用ONO疊層當間隙壁，理由如下第一，為了防止金屬硅化物(salicide)形成于間隙壁而導(dǎo)致源漏極與柵極導(dǎo)通而使元件失效，使用含有氮硅化合物(SiN)會比單純使用二氧化硅(SiO2)作為間隙壁材料更不容易發(fā)生這種情況；第二，因為制造工藝上接觸孔(contact)與柵極多晶硅(Gate Poly)兩層光掩模之間的對準(Alignment)不是那么精確，很可能源漏極接觸孔會往柵極多晶硅靠近而導(dǎo)致此接觸孔蝕穿間隙壁，并破壞此元件結(jié)構(gòu)與可靠性；而當接觸孔的蝕刻選擇比高時(二氧化硅對氮硅化合物)，氮硅化合物可以當作一個蝕刻停止層(etching stopper)。所以0.18微米邏輯工藝以下，可以使用ONO疊層組成間隙壁。
但ONO疊層不僅可以在邏輯工藝中扮演一個重要角色，同時也在非易失性存儲器中形成一個電荷層；通過電荷量在此ONO疊層中變化而改變溝道的導(dǎo)通程度，進而實現(xiàn)存儲器中可以區(qū)別“0”跟“1”，這種方法廣泛應(yīng)用在現(xiàn)在俗稱的SONOS(Semiconductor-Oxide-Nitride-Oxide-Semiconductor)或是MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)技術(shù)。但是ONO疊層通常使用于非揮性存儲器的柵極介電層，故與一般邏輯元件制造工藝多了額外ONO疊層工藝而不兼容；如何利用邏輯工藝中邏輯元件的間隙壁當作電荷儲存層并進一步形成一個非常新穎、不需要任何額外光掩模的非揮性存儲器元件極其重要。
請參閱圖1，其展示的是本發(fā)明嵌入具有不對稱的輕摻雜漏極區(qū)域的單層多晶硅非易失性存儲器單元10a的芯片100的剖面示意圖。如圖1所示，芯片100包括存儲器矩陣區(qū)域102和邏輯元件區(qū)域104。在存儲器矩陣區(qū)域102內(nèi)至少包括單層多晶硅非易失性存儲器單元10a，其具有不對稱的輕摻雜漏極區(qū)域，在邏輯元件區(qū)域104內(nèi)則至少包括邏輯元件10d，其為晶體管元件，可以是NMOS晶體管或者PMOS晶體管。
單層多晶硅非易失性存儲器單元10a可以是NMOS或者PMOS。以NMOS為例，單層多晶硅非易失性存儲器單元10a包括P型井11、導(dǎo)電柵極18，設(shè)在P型井11上、柵極介電層16，設(shè)在導(dǎo)電柵極18與P型井11之間、ONO間隙壁20，設(shè)在導(dǎo)電柵極18的側(cè)壁上、N+源極摻雜區(qū)12，設(shè)在ONO間隙壁20一側(cè)的P型井11中和N+漏極摻雜區(qū)14，設(shè)在ONO間隙壁20一側(cè)的P型井11中，在導(dǎo)電柵極18與N+源極摻雜區(qū)12之間的ONO間隙壁20正下方設(shè)有N型輕摻雜漏極(NLDD)區(qū)域42，在導(dǎo)電柵極18與N+漏極摻雜區(qū)14之間的ONO間隙壁20正下方則沒有NLDD區(qū)域，構(gòu)成不對稱的LDD摻雜。此外，在導(dǎo)電柵極18的正下方定義為第一溝道(或者稱為柵極溝道)19，在導(dǎo)電柵極18與N+漏極摻雜區(qū)14之間的ONO間隙壁20正下方則定義有第二溝道(或者稱為間隙壁溝道)29。
邏輯元件10d包括半導(dǎo)體基底110、導(dǎo)電柵極118，設(shè)在半導(dǎo)體基底110上、柵極介電層116，設(shè)在導(dǎo)電柵極118與半導(dǎo)體基底110之間、ONO間隙壁120，設(shè)在導(dǎo)電柵極118的側(cè)壁上、源極摻雜區(qū)112，設(shè)在ONO間隙壁120一側(cè)的半導(dǎo)體基底110中和漏極摻雜區(qū)114，設(shè)在ONO間隙壁120一側(cè)的半導(dǎo)體基底110中。在導(dǎo)電柵極118的正下方為溝道119。此外，在第一溝道119與源極摻雜區(qū)112之間具有LDD摻雜區(qū)142，而在溝道119與漏極摻雜區(qū)114之間具有LDD摻雜區(qū)152，構(gòu)成對稱的LDD摻雜組態(tài)。
根據(jù)本發(fā)明的優(yōu)選實施例，ONO間隙壁20包括硅氧層22、氮化硅層24和硅氧層26，其中硅氧層22設(shè)在導(dǎo)電柵極18的側(cè)壁上，并且延伸至P型井11上，其厚度約為30至300埃之間；氮化硅層24的厚度約為50至500埃之間，用來作為電荷捕獲層，可以儲存荷電電荷，例如電子。柵極介電層16為二氧化硅所構(gòu)成。導(dǎo)電柵極18可以是由摻雜多晶硅構(gòu)成，但不限于此。此外，在導(dǎo)電柵極18、N+源極摻雜區(qū)12和N+漏極摻雜區(qū)14可以再形成一層金屬硅化物(圖未示)，以降低接觸阻值。
本發(fā)明的單層多晶硅非易失性存儲器單元10a的主要特征在于電子儲存在導(dǎo)電柵極18側(cè)壁上的ONO間隙壁20中。此外，本發(fā)明的單層多晶硅非易失性存儲器單元10a并非像在邏輯元件中用來防止短溝道效應(yīng)的對稱輕摻雜漏極，而是不對稱的輕摻雜漏極摻雜組態(tài)，并且具有柵極溝道19和間隙壁溝道29的雙溝道。本發(fā)明即通過控制間隙壁溝道29的閾值電壓Vth，來完成存儲器的寫入和擦除操作。
另外，圖1中的單層多晶硅非易失性存儲器單元10a也可以由圖2中的單層多晶硅非易失性存儲器單元10b來取代。如圖2所示，同樣以NMOS為例，單層多晶硅非易失性存儲器單元10b包括P型井11、導(dǎo)電柵極18，設(shè)在P型井11上、柵極介電層16，設(shè)在導(dǎo)電柵極18與P型井11之間、ONO間隙壁20，設(shè)在導(dǎo)電柵極18的側(cè)壁上、N+源極摻雜區(qū)12，設(shè)在ONO間隙壁20一側(cè)的P型井11中和N+漏極摻雜區(qū)14，設(shè)在ONO間隙壁20一側(cè)的P型井11中，在導(dǎo)電柵極18與N+源極摻雜區(qū)12之間的ONO間隙壁20正下方設(shè)有NLDD區(qū)域42，與圖1不同的是，在導(dǎo)電柵極18與N+漏極摻雜區(qū)14之間的ONO間隙壁20正下方則設(shè)有PLDD區(qū)域54，如此仍然構(gòu)成不對稱的LDD摻雜。同樣，在導(dǎo)電柵極18的正下方定義為第一溝道19，在導(dǎo)電柵極18與N+漏極摻雜區(qū)14之間的ONO間隙壁20正下方則定義有第二溝道29。
以下，即通過圖3至圖9詳細說明本發(fā)明單層多晶硅非易失性存儲器單元的寫入、擦除及讀取的低電壓操作方法。需注意，以下電壓數(shù)據(jù)針對0.13微米工藝所提供，僅供參考，本領(lǐng)域的技術(shù)人員應(yīng)了解針對不同代的工藝，實際上也可能會采用不同的電壓范圍。
請參閱圖3，其展示的是本發(fā)明單層多晶硅非易失性存儲器單元10a的寫入操作方法的剖面示意圖。當單層多晶硅非易失性存儲器單元10a被選取進行寫入或程序化的動作時，將N+漏極摻雜區(qū)14(即位線)電連接到正的漏極電壓VD＝VDD至3VDD(其中VDD是系統(tǒng)施加在芯片上的標準電壓源，例如2.5V或3.3V)，例如VD＝3V至7V，而將N+源極摻雜區(qū)12(即源極線)接地(VS＝0V)，或者接到介于0V至VDD之間的電壓，例如，VS＝0V至1.5V，由此提供基體效應(yīng)(body effect)，P型井11接地(VB＝0V)，并將導(dǎo)電柵極18(即字線)電連接到柵極電壓VG上，其中|VG|≥|Vth|，以NMOS為例，VG＝3V至7V，以PMOS為例，VG＝-3V至-7V，使導(dǎo)電柵極18下方的第一溝道19呈開啟和強反轉(zhuǎn)的狀態(tài)。在上述操作條件下，電子從N+源極摻雜區(qū)12被拉進第一溝道19，并導(dǎo)致“溝道熱電子(CHE)”產(chǎn)生，使熱電子注入并被捕獲在靠近N+漏極摻雜區(qū)14的ONO間隙壁20的氮化硅層24內(nèi)。
如圖4所示，若單層多晶硅非易失性存儲器單元10a為PMOS，其寫入操作另外可以利用所謂的“帶對帶隧穿感應(yīng)熱電子(BBHE)”機制來進行。例如，將P+漏極摻雜區(qū)14電連接到負的漏極電壓VD，例如-3V至-7V，而將P+源極摻雜區(qū)12浮置和N型井11接地(VB＝0V)，但是將導(dǎo)電柵極18電連接到正的柵極電壓VG上，例如VG＝1V至5V，使導(dǎo)電柵極18下方的第一溝道19(P溝道)呈關(guān)閉狀態(tài)。在上述操作條件下，可通過帶對帶隧穿感應(yīng)熱電子注入ONO間隙壁20的氮化硅層24內(nèi)，完成寫入。
請參閱圖5至7，其展示的是本發(fā)明的單層多晶硅非易失性存儲器單元10a的擦除操作方法的剖面示意圖，其中圖5至6針對單層多晶硅非易失性存儲器單元10a為NMOS的情形，圖7針對單層多晶硅非易失性存儲器單元10a為PMOS的情形。若本發(fā)明單層多晶硅非易失性存儲器單元10作為多次可編程存儲器的應(yīng)用，則需具備可電擦除的功能。
如圖5所示，根據(jù)本發(fā)明優(yōu)選實施例，對NMOS單層多晶硅非易失性存儲器單元10a進行擦除的動作時，將P+漏極摻雜區(qū)14電連接到正的漏極電壓VD＝VDD至3VDD(例如對NMOS，VDD＝2-2.5V)，例如VD＝3V至7V，而將P+源極摻雜區(qū)12和N型井11接地，并將導(dǎo)電柵極18電連接到正的柵極電壓VG上，其中柵極電壓VG僅將第一溝道19稍微反轉(zhuǎn)(slightly invert)，而尚未到強反轉(zhuǎn)的程度，因此，較合適的電壓范圍為，Vth(例如對NMOS，Vth＝0.5V)＜VG＜VDD，例如，VG＝0.5V至1.5V。在上述操作條件下，被捕獲在ONO間隙壁20的氮化硅層24內(nèi)的電子可以經(jīng)由“漏極雪崩熱空穴(DAHH)”注入機制來完成擦除動作。利用此機制的好處在于就NMOS而言，因為柵極電壓VG和漏極電壓VD都是正電壓操作，不像下面另一個實施例“帶對帶感應(yīng)熱空穴注入(BBHH)”機制完成擦除動作而可能需要不同極性的柵極電壓VG和漏極電壓VD，減少因為負電壓操作而需要Triple Well(或是DeepN-Well)可能性，如此一來不需要額外的工藝。
如圖6所示，根據(jù)本發(fā)明另一優(yōu)選實施例，對NMOS單層多晶硅非易失性存儲器單元10a進行擦除的動作時，也可以利用“帶對帶感應(yīng)熱空穴注入(BBHH)”機制完成擦除動作，其將N+漏極摻雜區(qū)14電連接到正的漏極電壓VD＝VDD至3VDD，例如VD＝3V至7V，而將N+源極摻雜區(qū)12浮置，以及N型井11接地(VB＝0V)，并將導(dǎo)電柵極18電連接到負的柵極電壓VG上，例如VG＝-1V至-3V，使第一溝道19關(guān)閉。在上述操作條件下，被捕獲在ONO間隙壁20的氮化硅層24內(nèi)的電子經(jīng)由“帶對帶感應(yīng)熱空穴注入”的熱空穴注入而被電學(xué)中和，完成擦除動作。利用此機制的好處在于其擦除電流較小(約50nA/μm)，因此較省電。
如圖7所示，根據(jù)本發(fā)明另一優(yōu)選實施例，對單層多晶硅非易失性存儲器單元10a進行擦除的動作時，也可利用“福樂-諾漢隧穿”機制完成擦除動作。對PMOS，其將漏極摻雜區(qū)14電連接到正的漏極電壓VD上，例如VD＝+4V至+8V，而將源極摻雜區(qū)12浮置以及N型井11接與該漏極電壓VD相等的電壓(VB＝VD)，并將導(dǎo)電柵極18電連接到負的柵極電壓VG，例如VG＝-4V至-8V。對NMOS，其將漏極摻雜區(qū)14電連接到較高的、正的漏極電壓VD上，例如VD＝4V至8V，而將源極摻雜區(qū)12浮置以及P型井11接與該漏極電壓VD相等的電壓(VB＝VD)，并將導(dǎo)電柵極18電連接到負的柵極電壓VG上，例如VG＝-4V至-8V。在上述操作條件下，被捕獲在ONO間隙壁20的氮化硅層24內(nèi)的電子可以經(jīng)由“福樂-諾漢隧穿”完成電子的擦除動作。
請參閱圖8，其展示的是本發(fā)明的單層多晶硅非易失性存儲器單元10a的讀取操作方法的剖面示意圖。本發(fā)明的另一特征在于讀取操作采用逆向讀取(reverse read)，即，使漏極接地，而在源極施加不等于0V的電壓。以NMOS為例，對單層多晶硅非易失性存儲器單元10a進行讀取的動作時，將漏極摻雜區(qū)14接地(VD＝0V)，而將源極摻雜區(qū)12電連接到正電壓VS，例如VS＝1V，P型井11接地(VB＝0V)，并將導(dǎo)電柵極18電連接到正電壓VG，例如VG＝VDD＝2.5V，并使柵極對漏極偏壓VGD(即VG-VD)＞|Vth|。
此外，為了使讀取更有效率，可以使VD和VS同時平移約0.5V，以產(chǎn)生基體效應(yīng)(Body Effect)，也就是將漏極摻雜區(qū)14電連接到正電壓VD＝0.5V上，而將源極摻雜區(qū)12電連接到正電壓VS上，例如VS＝1.5V，以及P型井11接地(VB＝0V)，并將導(dǎo)電柵極18電連接到正電壓VG上，例如VG＝VDD＝2.5V。由在第二溝道29上面的ONO間隙壁儲存電子與否決定第二溝道29的導(dǎo)通程度，若有電子，第二溝道29區(qū)域會沒有反轉(zhuǎn)區(qū)域(inversion region)不導(dǎo)通，若沒有電子存在而能形成反轉(zhuǎn)區(qū)域，則第二溝道29導(dǎo)通。
請參閱圖9，其展示的是本發(fā)明的單層多晶硅非易失性存儲器單元10a的讀取操作方法的剖面示意圖。本發(fā)明的讀取操作也可采用順向讀取(forward read)，即，使源極接地，而在漏極施加不等于0V的電壓。以NMOS為例，對單層多晶硅非易失性存儲器單元10a進行順向讀取的動作時，將源極摻雜區(qū)12接地(VS＝0V)，而將漏極摻雜區(qū)14電連接到正電壓VD上，例如VD＝1V，P型井11接地(VB＝0V)，并將導(dǎo)電柵極18電連接到正電壓VG上，例如VG＝VDD＝2.5V，并使柵極對源極偏壓VGS(即VG-VS)＞|Vth|。
請參閱圖10，其展示的是本發(fā)明另一優(yōu)選實施例NMOS單層多晶硅非易失性存儲器單元10b的源極寫入操作方法的剖面示意圖。在結(jié)構(gòu)上，NMOS單層多晶硅非易失性存儲器單元10b兩邊均無LDD，因為源極端無LDD，所以要考慮讓源極端的第三溝道39先導(dǎo)通。于是可以在芯片測試當中(尚未送至客戶端)，預(yù)先對存儲器矩陣中所有的單層多晶硅非易失性存儲器單元10b進行源極端的寫入，將空穴通過“帶對帶感應(yīng)熱空穴注入(BBHH)”機制先行注入第三溝道39上方的ONO間隙壁20的氮化硅層24內(nèi)，實現(xiàn)如同NLDD的功能，之后所有此非易失性存儲器的寫入和擦除均發(fā)生在漏極端29上，如上面所述的圖5優(yōu)選實施例利用漏極雪崩熱空穴、圖6優(yōu)選實施例的帶對帶感應(yīng)熱空穴注入而完成寫入動作或是圖7優(yōu)選實施例的福樂-諾漢隧穿進行擦除動作。根據(jù)此實施例，對NMOS單層多晶硅非易失性存儲器單元10b進行寫入的動作時，將N+源極摻雜區(qū)12電連接到源極電壓VS上，例如VS＝+3至+7V，而將N+漏極摻雜區(qū)14浮置，VD＝floating，以及基底11接地(VB＝0V)，并將導(dǎo)電柵極18電連接到負電壓VG上，例如VG＝-2.5V至-3.3V，經(jīng)此步驟將空穴注入源極端上的間隙壁而導(dǎo)通第三溝道后，最終非易失性存儲器元件讀取時的導(dǎo)通與否決定在客戶端是否對第二溝道29上ONO間隙壁進行寫入動作而改變第二溝道29的導(dǎo)通狀態(tài)。
綜上所述，本發(fā)明的優(yōu)點至少包括(1)本發(fā)明所提供的存儲器結(jié)構(gòu)能夠完全與納米等級的半導(dǎo)體制造技術(shù)兼容，這是由于納米等級(例如90納米、65納米或45納米)的半導(dǎo)體元件，其柵極側(cè)壁上均使用ONO間隙壁。
(2)不需要額外的光掩模，因此可以節(jié)省成本。
(3)可以同時應(yīng)用在作為多次可編程(MTP)存儲器或者單次可編程存儲器。
(4)具有非常小的存儲器單元尺寸。
(5)可以應(yīng)用在雙位儲存領(lǐng)域。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的等同變化與修改，都應(yīng)屬于本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種單層多晶硅非易失性存儲器單元的寫入操作方法，所述單層多晶硅非易失性存儲器單元包括第一導(dǎo)電型離子井，第二導(dǎo)電型源極摻雜區(qū)、第二導(dǎo)電型漏極摻雜區(qū)，和介于所述源極摻雜區(qū)與所述漏極摻雜區(qū)之間的溝道區(qū)域，其中所述溝道區(qū)域又分為電學(xué)相同的第一溝道區(qū)域和相連于所述第一溝道區(qū)域的第二溝道區(qū)域，且所述第一溝道具有閾值電壓Vth；柵極介電層，設(shè)在所述第一溝道區(qū)域正上方；控制柵極，疊設(shè)在所述柵極介電層上；間隙壁，設(shè)在所述控制柵極側(cè)壁上，且所述間隙壁位于所述第二溝道區(qū)域的正上方，其中所述間隙壁包括浮置的電荷捕獲介質(zhì)；和第二導(dǎo)電型輕摻雜漏極區(qū)域，設(shè)在所述控制柵極與源極摻雜區(qū)之間；所述寫入操作方法包括將所述離子井接井電壓VB；將所述漏極摻雜區(qū)電連接到漏極電壓VD上，其中施加足夠VD電壓使漏極與離子井的結(jié)形成反向偏壓；將所述源極摻雜區(qū)電連接到源極電壓VS上；并且將所述控制柵極電連接到柵極電壓VG上，使所述第一溝道呈開啟和強反轉(zhuǎn)的狀態(tài)，載流子從所述源極摻雜區(qū)被拉進所述第一溝道，導(dǎo)致“溝道熱電子”產(chǎn)生，而經(jīng)由離子撞擊電離而產(chǎn)生更多熱電子，通過柵極電壓所形成的垂直電場吸引所述熱電子轉(zhuǎn)向、注入并被捕獲在所述電荷捕獲介質(zhì)內(nèi)。
2.如權(quán)利要求1所述的單層多晶硅非易失性存儲器單元的寫入操作方法，其中所述間隙壁為ONO間隙壁，所述ONO間隙壁包括硅氧層和氮化硅層，且所述控制柵極包括摻雜多晶硅。
3.如權(quán)利要求1所述的單層多晶硅非易失性存儲器單元的寫入操作方法，其中所述控制柵極與漏極摻雜區(qū)之間沒有輕摻雜漏極的摻雜。
4.如權(quán)利要求1所述的單層多晶硅非易失性存儲器單元的寫入操作方法，其中所述第一導(dǎo)電型若為P型，則所述第二導(dǎo)電型為N型；其中所述第一導(dǎo)電型若為N型，所述第二導(dǎo)電型則為P型。
5.如權(quán)利要求1所述的單層多晶硅非易失性存儲器單元的寫入操作方法，其中所述溝道區(qū)域為N溝道，而VD介于3V至7V之間；若所述溝道區(qū)域為P溝道，而VD介于-3V至-7V之間。
6.一種單層多晶硅P溝道非易失性存儲器單元的寫入操作方法，所述單層多晶硅P溝道非易失性存儲器單元包括N型井，P型源極摻雜區(qū)、P型漏極摻雜區(qū)，和介于所述P型源極摻雜區(qū)與所述P型漏極摻雜區(qū)之間的P溝道，其中所述P溝道又分為電學(xué)相同的第一溝道和相連于所述第一溝道的第二溝道；柵極介電層，設(shè)在所述第一溝道正上方；控制柵極，疊設(shè)在所述柵極介電層上；間隙壁，設(shè)在所述控制柵極側(cè)壁上，且所述間隙壁位于所述第二溝道的正上方，其中所述間隙壁包括浮置的電荷捕獲介質(zhì)；和P型輕摻雜漏極區(qū)域，設(shè)在所述控制柵極與P型源極摻雜區(qū)之間；所述寫入操作方法包括將所述N型井接N型井電壓VB；將所述源極摻雜區(qū)浮置；將所述漏極摻雜區(qū)電連接到相對于所述N型井電壓VB為負的漏極電壓VD上；將所述控制柵極電連接到相對于所述N型井電壓VB為正的柵極電壓VG上，迫使所述第一溝道呈關(guān)閉狀態(tài)，產(chǎn)生“帶對帶隧穿感應(yīng)熱電子”，使所述熱電子注入并被捕獲在所述電荷捕獲介質(zhì)內(nèi)。
7.如權(quán)利要求6所述的單層多晶硅P溝道非易失性存儲器單元的寫入操作方法，其中所述控制柵極與漏極摻雜區(qū)之間沒有P型輕摻雜漏極的摻雜。
8.一種單層多晶硅非易失性存儲器單元的擦除操作方法，所述單層多晶硅非易失性存儲器單元包括第一導(dǎo)電型離子井，第二導(dǎo)電型源極摻雜區(qū)、第二導(dǎo)電型漏極摻雜區(qū)，和介于所述源極摻雜區(qū)與所述漏極摻雜區(qū)之間的溝道區(qū)域，其中所述溝道區(qū)域又分為電學(xué)相同的第一溝道區(qū)域和相連于所述第一溝道區(qū)域的第二溝道區(qū)域，且所述第一溝道具有閾值電壓Vth；柵極介電層，設(shè)在所述第一溝道區(qū)域正上方；控制柵極，疊設(shè)在所述柵極介電層上；間隙壁，設(shè)在所述控制柵極側(cè)壁上，且所述間隙壁位于所述第二溝道區(qū)域的正上方，其中所述間隙壁包括浮置的電荷捕獲介質(zhì)；和第二導(dǎo)電型輕摻雜漏極區(qū)域，設(shè)在所述控制柵極與源極摻雜區(qū)之間；電子儲存在介于所述控制柵極與漏極摻雜區(qū)之間的所述浮置的電荷捕獲介質(zhì)內(nèi)；所述擦除操作方法包括將所述離子井電連接井電壓VB；將所述源極摻雜區(qū)電連接到源極電壓VS上；將所述漏極摻雜區(qū)電連接到漏極電壓VD上，其中施加足夠VD電壓使所述漏極與所述離子井的結(jié)形成反向偏壓；將所述控制柵極電連接到柵極電壓VG上，使所述第一溝道呈現(xiàn)微開啟，載流子從所述源極摻雜區(qū)被拉進所述第一溝道，會被所述漏極與所述離子井反向偏壓而造成的漏極雪崩產(chǎn)生撞擊，使被捕獲在所述電荷捕獲介質(zhì)內(nèi)的電子經(jīng)由“漏極雪崩熱空穴”產(chǎn)生的熱空穴注入而被電學(xué)中和，完成電子的擦除動作。
9.如權(quán)利要求8所述的單層多晶硅非易失性存儲器單元的擦除操作方法，其中所述控制柵極與漏極摻雜區(qū)之間沒有N型輕摻雜漏極的摻雜。
10.一種單層多晶硅非易失性存儲器單元的擦除操作方法，所述單層多晶硅非易失性存儲器單元包括第一導(dǎo)電型離子井，第二導(dǎo)電型源極摻雜區(qū)、第二導(dǎo)電型漏極摻雜區(qū)，和介于所述源極摻雜區(qū)與所述漏極摻雜區(qū)之間的溝道區(qū)域，其中所述溝道區(qū)域又分為電學(xué)相同的第一溝道區(qū)域和相連于所述第一溝道區(qū)域的第二溝道區(qū)域；柵極介電層，設(shè)在所述第一溝道區(qū)域正上方；控制柵極，疊設(shè)在所述柵極介電層上；間隙壁，設(shè)在所述控制柵極側(cè)壁上，且所述間隙壁位于所述第二溝道區(qū)域的正上方，其中所述間隙壁包括浮置的電荷捕獲介質(zhì)；和第二導(dǎo)電型輕摻雜漏極區(qū)域，設(shè)在所述控制柵極與源極摻雜區(qū)之間；電子儲存在介于所述控制柵極與漏極摻雜區(qū)之間的所述浮置的電荷捕獲介質(zhì)內(nèi)；所述擦除操作方法包括將所述離子井電連接井電壓VB；浮置所述源極摻雜區(qū)；將所述漏極摻雜區(qū)電連接到相對于所述離子井電壓VB為正的電壓VD上；將所述控制柵極電連接到相對于所述離子井電壓VB為負的柵極電壓VG上，關(guān)閉所述第一溝道，迫使被捕獲在所述電荷捕獲介質(zhì)內(nèi)的電子經(jīng)由“帶對帶感應(yīng)熱空穴注入”產(chǎn)生的熱空穴注入而被電學(xué)中和，完成電子的擦除動作。
11.如權(quán)利要求10所述的單層多晶硅非易失性存儲器單元的擦除操作方法，其中所述控制柵極與漏極摻雜區(qū)之間沒有N型輕摻雜漏極的摻雜。
12.一種單層多晶硅非易失性存儲器單元的擦除操作方法，所述單層多晶硅非易失性存儲器單元包括第一導(dǎo)電型離子井，第二導(dǎo)電型源極摻雜區(qū)、第二導(dǎo)電型漏極摻雜區(qū)，和介于所述源極摻雜區(qū)與所述漏極摻雜區(qū)之間的溝道區(qū)域，其中所述溝道區(qū)域又分為電學(xué)相同的第一溝道區(qū)域和相連于所述第一溝道區(qū)域的第二溝道區(qū)域；柵極介電層，設(shè)在所述第一溝道區(qū)域正上方；控制柵極，疊設(shè)在所述柵極介電層上；間隙壁，設(shè)在所述控制柵極側(cè)壁上，且所述間隙壁位于所述第二溝道區(qū)域的正上方，其中所述間隙壁包括浮置的電荷捕獲介質(zhì)；和第二導(dǎo)電型輕摻雜漏極區(qū)域，設(shè)在所述控制柵極與源極摻雜區(qū)之間；電子儲存在介于所述控制柵極與漏極摻雜區(qū)之間的所述浮置的電荷捕獲介質(zhì)內(nèi)；所述擦除操作方法包括將所述離子井電連接井電壓VB；浮置所述源極摻雜區(qū)；將所述漏極摻雜區(qū)電連接到足夠但不使所述漏極和所述離子井的結(jié)形成正向偏壓的漏極電壓VD上；將所述控制柵極電連接到與所述漏極電壓VD反向的柵極電壓VG上，迫使被捕獲在所述電荷捕獲介質(zhì)內(nèi)的電子經(jīng)由“福樂-諾漢隧穿”，完成電子的擦除動作。
13.一種單層多晶硅非易失性存儲器單元的讀取操作方法，所述單層多晶硅非易失性存儲器單元包括第一導(dǎo)電型離子井，第二導(dǎo)電型源極摻雜區(qū)、第二導(dǎo)電型漏極摻雜區(qū)，和介于所述源極摻雜區(qū)與所述漏極摻雜區(qū)之間的溝道區(qū)域，其中所述溝道區(qū)域又分為電學(xué)相同的第一溝道區(qū)域和相連于所述第一溝道區(qū)域的第二溝道區(qū)域；柵極介電層，設(shè)在所述第一溝道區(qū)域正上方；控制柵極，疊設(shè)在所述柵極介電層上；間隙壁，設(shè)在所述控制柵極側(cè)壁上，且所述間隙壁位于所述第二溝道區(qū)域的正上方，其中所述間隙壁包括浮置的電荷捕獲介質(zhì)；和第二導(dǎo)電型輕摻雜漏極區(qū)域，設(shè)在所述控制柵極與源極摻雜區(qū)之間；電子可以儲存在介于所述控制柵極與漏極摻雜區(qū)之間的所述浮置的電荷捕獲介質(zhì)內(nèi)；所述讀取操作方法包括將所述離子井電連接井電壓VB；將所述漏極摻雜區(qū)電連接到漏極電壓VD上；將所述源極摻雜區(qū)電連接到與所述漏極電壓VD同極性的源極電壓VS上，其中VS的絕對值又大于VD的絕對值；并且將所述控制柵極電連接到柵極電壓VG上，其中施加的柵極電壓VG可使第一溝道區(qū)域形成導(dǎo)通狀態(tài)。
14.一種單層多晶硅非易失性存儲器單元的讀取操作方法，所述單層多晶硅非易失性存儲器單元包括第一導(dǎo)電型離子井，第二導(dǎo)電型源極摻雜區(qū)、第二導(dǎo)電型漏極摻雜區(qū)，和介于所述源極摻雜區(qū)與所述漏極摻雜區(qū)之間的溝道區(qū)域，其中所述溝道區(qū)域又分為電學(xué)相同的第一溝道區(qū)域和相連于所述第一溝道區(qū)域的第二溝道區(qū)域；柵極介電層，設(shè)在所述第一溝道區(qū)域正上方；控制柵極，疊設(shè)在所述柵極介電層上；間隙壁，設(shè)在所述控制柵極側(cè)壁上，且所述間隙壁位于所述第二溝道區(qū)域的正上方，其中所述間隙壁包括浮置的電荷捕獲介質(zhì)；和第二導(dǎo)電型輕摻雜漏極區(qū)域，設(shè)在所述控制柵極與源極摻雜區(qū)之間；電子可以儲存在介于所述控制柵極與漏極摻雜區(qū)之間的所述浮置的電荷捕獲介質(zhì)內(nèi)；所述讀取操作方法包括將所述離子井電連接井電壓VB；將所述漏極摻雜區(qū)電連接到漏極電壓VD上；將所述源極摻雜區(qū)電連接到與所述漏極電壓VD同極性的源極電壓VS上，其中VS的絕對值又小于VD的絕對值；并且將所述控制柵極電連接到柵極電壓VG上，其中施加的柵極電壓VG可使第一溝道區(qū)域形成導(dǎo)通狀態(tài)。
15.一種NMOS單層多晶硅非易失性存儲器單元的操作方法，所述NMOS單層多晶硅非易失性存儲器單元包括P型基底，N型源極摻雜區(qū)、N型漏極摻雜區(qū)，和介于所述N型源極摻雜區(qū)與所述N型漏極摻雜區(qū)之間的溝道區(qū)域，其中所述溝道區(qū)域又分為電學(xué)相同的第一溝道區(qū)域和相連于所述第一溝道區(qū)域的第二溝道區(qū)域與第三溝道區(qū)域，其中所述第二溝道區(qū)域介于所述第一溝道區(qū)域與所述N型漏極摻雜區(qū)之間，所述第三溝道區(qū)域介于所述第一溝道區(qū)域與所述N型源極摻雜區(qū)之間；柵極介電層，設(shè)在所述第一溝道區(qū)域正上方；控制柵極，疊設(shè)在所述柵極介電層上；第一間隙壁，設(shè)在所述控制柵極側(cè)壁上，且位于所述第二溝道區(qū)域的正上方，第二間隙壁，設(shè)在所述控制柵極側(cè)壁上，且位于所述第三溝道區(qū)域的正上方，其中所述第一與第二間隙壁都包括浮置的電荷捕獲介質(zhì)；其中所述NMOS單層多晶硅非易失性存儲器單元利用“帶對帶感應(yīng)熱空穴注入”機制先行將空穴注入第三溝道上方的所述第二間隙壁中；所述操作方法包括(1)先對所述NMOS單層多晶硅非易失性存儲器單元進行寫入操作，其包括下列步驟將所述P型基底接電壓VB；將所述源極摻雜區(qū)電連接到相對于VB為正的源極電壓VS上；將所述漏極摻雜區(qū)浮置；并且將所述控制柵極電連接到柵極電壓VG上，其中施加的所述柵極電壓VG可使所述第一溝道區(qū)域形成非導(dǎo)通狀態(tài)，經(jīng)此步驟將空穴注入所述第二間隙壁內(nèi)，進而導(dǎo)通所述第三溝道；(2)接著對所述NMOS單層多晶硅非易失性存儲器單元進行讀取操作，其中所述NMOS單層多晶硅非易失性存儲器單元在進行所述讀取操作時的導(dǎo)通與否，決定在所述第二溝道上的所述電荷捕獲介質(zhì)是否已進行寫入動作而改變所述第二溝道區(qū)域的導(dǎo)通狀態(tài)。
全文摘要
本發(fā)明公開了一種單層多晶硅非易失性存儲器單元，包括第一導(dǎo)電型離子井、第二導(dǎo)電型源極摻雜區(qū)、第二導(dǎo)電型漏極摻雜區(qū)、以及介于該源極摻雜區(qū)與該漏極摻雜區(qū)之間的溝道區(qū)域，其中該溝道區(qū)域又分為電學(xué)相同的第一溝道區(qū)域和相連到該第一溝道區(qū)域的第二溝道區(qū)域；柵極介電層，設(shè)在該第一溝道區(qū)域正上方；控制柵極，疊設(shè)在該柵極介電層上；間隙壁，設(shè)在該控制柵極側(cè)壁上，且該間隙壁位于該第二溝道區(qū)域的正上方，其中該間隙壁包括浮置的電荷捕獲介質(zhì)；以及第二導(dǎo)電型輕摻雜漏極區(qū)域，設(shè)在該控制柵極與源極摻雜區(qū)之間。
文檔編號G11C16/26GK1967878SQ20061012800
公開日2007年5月23日 申請日期2006年8月31日 優(yōu)先權(quán)日2005年11月17日
發(fā)明者王世辰, 陳信銘, 盧俊宏, 何明洲, 沈士杰, 徐清祥 申請人:力旺電子股份有限公司