專利名稱：改善sram匹配度的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及改善SRAM匹配度的方法。
背景技術(shù)：
靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)是現(xiàn)在廣泛應(yīng)用的半導(dǎo)體存儲(chǔ)器。因靜態(tài) 隨機(jī)存取存儲(chǔ)器單元只要不掉電，即使沒(méi)有任何周期性的刷新操作，數(shù)據(jù)也 不會(huì)丟失，因此我們稱這種存儲(chǔ)電路是靜態(tài)的。靜態(tài)隨機(jī)存取存儲(chǔ)器存取速 度高、功耗低，因此主要作為微處理器、大型機(jī)、工作站以及許多便攜設(shè)備 的高速緩沖存儲(chǔ)器。
目前常用的靜態(tài)存儲(chǔ)器單元有雙端口靜態(tài)存儲(chǔ)器單元，所述單元電路參 照?qǐng)D2所示，包括兩個(gè)背靠背的第一反相器和第二反相器，即第一反相器的 輸出與第二反相器的輸入相連，第二反相器的輸出與第 一反相器的輸入相連，
所述第一反相器包括PMOS管MP1和NMOS管MN1,所述第二反相器包括 PMOS管MP2和NMOS管MN2;所述雙端口靜態(tài)存儲(chǔ)器單元還包括四個(gè)用 作傳輸門的NMOS管MN3 ~ MN6,其中NMOS管MN3的柵極與字線WLB 相連，漏極與位線BLB相連，源極與第一反相器的輸出相連；NMOS管MN4 的柵極與字線WLB相連，漏纟及與補(bǔ)充位線/BLB相連，源極與第二反相器的 輸出相連；NMOS管MN5的片冊(cè)才及與字線WLA相連，漏極與位線BLA相連， 源極與第一反相器的輸出相連；NMOS管MN6的柵極與字線WLA相連，漏 極與補(bǔ)充位線/BLA相連，源極與第二反相器的輸出相連。并且，在例如申請(qǐng) 號(hào)為03147180.3的中國(guó)專利申請(qǐng)中還能發(fā)現(xiàn)更多與雙端口靜態(tài)存儲(chǔ)器單元相 關(guān)的信息。
3由于在性能上對(duì)于雙端口靜態(tài)存儲(chǔ)器單元的匹配要求很高，因而對(duì)于用
作傳輸門的各個(gè)MOS管來(lái)說(shuō)，其匹配就表現(xiàn)在對(duì)應(yīng)的MOS管的電性參數(shù)的 差異必須在容忍范圍之內(nèi)。以上述MOS管為例，設(shè)定MOS管MN5和MOS 管MN6的漏極飽和電流的差異不能超過(guò)20%,而MOS管MN3和MOS管 MN4的漏極飽和電流的差異也不能超過(guò)20。/。。 一旦超過(guò)所迷的容忍范圍，通 常就認(rèn)為所述的對(duì)應(yīng)MOS管不匹配，例如MOS管MN5和MOS管MN6的 漏極飽和電流的差異為22%，那么就認(rèn)為MOS管MN5和MOS管MN6不匹 配。而隨著器件尺寸的越來(lái)越小，由于工藝偏差造成的對(duì)應(yīng)MOS管的不匹配 對(duì)SRAM性能的影響也越來(lái)越嚴(yán)重。

發(fā)明內(nèi)容
本發(fā)明提供一種改善SRAM匹配度的方法，解決現(xiàn)有技術(shù)由于SRAM的 對(duì)應(yīng)MOS管不匹配而影響SRAM性能的問(wèn)題。
為解決上述問(wèn)題，本發(fā)明提供一種改善SRAM匹配度的方法，包括下列 步驟，
測(cè)量根據(jù)SRAM布圖形成的SRAM中的一對(duì)對(duì)稱MOS管的電性參數(shù)；
根據(jù)所述電性參數(shù)判斷所述對(duì)稱MOS管是否匹配，若所述對(duì)稱MOS管 不匹配，則改變不匹配的MOS管中與所測(cè)量的電性參數(shù)相關(guān)的布圖特征量， 并重復(fù)上述步驟直到所述對(duì)稱MOS管匹配。
所述電性參數(shù)為漏極飽和電流，所述布圖特征量為MOS管的柵極布圖長(zhǎng)度。
所述改善SRAM匹配度的方法還包括，若所述對(duì)稱MOS管的電性參數(shù) 匹配，則測(cè)量下一對(duì)對(duì)稱MOS管的同 一種電性參數(shù)。
所述改變不匹配的MOS管的布圖特征量為改變不匹配的MOS管中具有較小電性參數(shù)值的MOS管的布圖特征量。
所述改變具有較小電性參數(shù)值的MOS管的布圖特征量所取的初值為將 所述MOS管的布圖的原始布圖特征量按所述對(duì)稱MOS管的電性參數(shù)的差異 比例縮小所得的布圖特征量的值。
與現(xiàn)有技術(shù)相比，上述所公開(kāi)的改善SRAM匹配度的方法具有以下優(yōu)點(diǎn) 上述所公開(kāi)的改善SRAM匹配度的方法，通過(guò)調(diào)整SRAM布圖中不匹配管的 中與電性參數(shù)相關(guān)的布圖特征量，來(lái)改變所述不匹配管的電性參數(shù)，從而改
善SRAM的匹配度。


圖1是本發(fā)明改善SRAM匹配度的方法流程圖2是本發(fā)明改善SRAM匹配度的方法的 一種實(shí)施方式對(duì)應(yīng)的電^^圖； 圖3是圖2所示電路的布圖4是根據(jù)本發(fā)明改善SRAM匹配度的方法對(duì)圖3改進(jìn)后的布圖5是實(shí)施本發(fā)明改善SRAM匹配度的方法前所測(cè)得的圖2所示SRAM 中NMOS管MN3和NMOS管MN4的漏極飽和電流圖6是實(shí)施本發(fā)明改善SRAM匹配度的方法后所測(cè)得的圖2所示SRAM 中NMOS管MN3和NMOS管MN4的漏極飽和電流圖。
具體實(shí)施例方式
本發(fā)明所公開(kāi)的改善SRAM匹配度的方法，通過(guò)調(diào)整SRAM布圖中不匹 配管的中與電性參數(shù)相關(guān)的布圖特征量，來(lái)改變所述不匹配管的電性參數(shù)， 從而改善SRAM的匹配度。
參照?qǐng)Dl所示，本發(fā)明改善SRAM匹配度的方法的一種實(shí)施方式包括下 列步驟，步驟sl，提供SRAM布步驟s2,測(cè)量根據(jù)所述SRAM布圖形成的SRAM中的一對(duì)對(duì)稱MOS管 的電性參數(shù)；
步驟s3,根據(jù)所述電性參數(shù)判斷所述對(duì)應(yīng)MOS管是否匹配，若所述對(duì)稱 MOS管不匹配，則執(zhí)行步驟s4;若所述對(duì)稱MOS管匹配，則執(zhí)行步驟s5;
步驟s4，改變不匹配的MOS管的布圖的布圖特征量，并返回步驟s2;
步驟s5,測(cè)量下一對(duì)對(duì)稱MOS管的電性參數(shù)，并返回步驟s3。
所述電性參數(shù)為漏極飽和電流，所述布圖特征量為MOS管的柵極布圖長(zhǎng)度。
所述改善SRAM匹配度的方法還包括，若所述對(duì)稱MOS管的電性參數(shù) 匹配，則測(cè)量下一對(duì)對(duì)稱MOS管的同 一種電性參數(shù)。
所述改變不匹配的MOS管的布圖特征量為改變不匹配的一對(duì)對(duì)稱MOS 管中具有較小電性參數(shù)值的MOS管的布圖特征量。
所述改變具有較小電性參數(shù)值的MOS管的布圖特征量所取的初值為將 所述MOS管的布圖的原始布圖特征量按所述對(duì)稱MOS管的電性參數(shù)的差異 比例縮小所得的布圖特征量的值。
下面通過(guò)一個(gè)改變布圖中MOS管柵極布圖長(zhǎng)度來(lái)改善SRAM匹配度的 例子來(lái)使得本發(fā)明改善SRAM匹配度的方法更加清楚。
參照?qǐng)D2所示，本實(shí)施例的SRAM為雙端口 8管SRAM,所述SRAM包 括兩個(gè)背靠背的第一反相器和第二反相器，即第一反相器的輸出與第二反相 器的輸入相連，第二反相器的輸出與第一反相器的輸入相連。所述第一反相 器包括PMOS管MP1和NMOS管MN1,所述第二反相器包括PMOS管MP2 和NMOS管MN2。所述SRAM還包括四個(gè)用作傳輸門的NMOS管MN3 ~MN6。其中NMOS管MN3的柵極與字線WLB相連，漏極與位線BLB相連， 源極與第 一反相器的輸出相連；NMOS管MN4的柵極與字線WLB相連，漏 極與補(bǔ)充位線/BLB相連，源極與第二反相器的輸出相連；NMOS管MN5的 柵極與字線WLA相連，漏極與位線BLA相連，源極與第一反相器的輸出相 連；NMOS管MN6的柵極與字線WLA相連，漏極與補(bǔ)充位線/BLA相連， 源極與第二反相器的輸出相連。并且，由于SRAM對(duì)匹配的要求較高，所述 匹配為要求SRAM中的對(duì)稱管，例如MN3和MN4、 MN5和MN6的電性參 數(shù)一致。因而通常在設(shè)計(jì)時(shí)會(huì)使得NMOS管MN3和NMOS管MN4的尺寸 相同，以及使得NMOS管MN5和NMOS管MN6的尺寸相同，從而在設(shè)計(jì) 上保證所述的對(duì)稱管具有一致的電性參數(shù)。
以下所示的即為結(jié)合上述的SRAM電路應(yīng)用本發(fā)明改善SRAM匹配度的 方法的實(shí)例。
參照?qǐng)Dl所示，執(zhí)行步驟sl,提供SRAM布圖。圖3即為根據(jù)圖2所示 的電路得到的布圖，其中標(biāo)號(hào)IO代表MOS管的源極，標(biāo)號(hào)20代表MOS管 的漏極，而標(biāo)號(hào)30代表兩個(gè)背靠背的第一反相器的輸出與第二反相器的輸入 相連所需的連接孔，以及第二反相器的輸出與第 一反相器的輸入相連所需的 連接孑L。NMOS管MN3的柵極和NMOS管MN4的柵極因與同 一根字線WLB 相連，因而在布圖上共用一條柵極連線；而NMOS管MN5和NMOS管MN6 的柵極因與同一根字線WLA相連，因而在布圖上共用一條柵極連線。并且， 由于上述對(duì)NMOS管MN3 ~ MN6的尺寸設(shè)置，在布圖中也最好使得上述各 個(gè)NMOS管對(duì)應(yīng)的圖形相同。
然而，由于設(shè)計(jì)面積的限制，對(duì)稱MOS管的布形可能不完全一致， 或者由于制程的偏差，而導(dǎo)致布形相同的對(duì)稱MOS管在器件性能上出現(xiàn) 差異，這兩種情況都會(huì)導(dǎo)致SRAM中對(duì)稱的MOS管不匹配，例如NMOS管 MN3和NMOS管MN4就會(huì)不匹配，具體表現(xiàn)為NMOS管MN3和NMOS管
7MN4的電性參數(shù)不同，并且偏差超過(guò)容忍范圍。而為了減小對(duì)稱MOS管的
電性參數(shù)的偏差，達(dá)到匹配的要求，較直接的方法就是改變所述不匹配一對(duì)
對(duì)稱MOS管的布圖中與電性參數(shù)相關(guān)的布圖特征量，即所述布圖特征量的改 變會(huì)使得電性參數(shù)也發(fā)生改變。MOS管的布圖特征量有例如柵極布圖長(zhǎng)度、 有源區(qū)布圖面積等等，其中所述柵極布圖長(zhǎng)度的方向與MOS管的溝道長(zhǎng)度方 向一致。而改變布圖的依據(jù)就在于所述對(duì)稱MOS管之間的不匹配程度，即電 性參數(shù)的差異。
繼續(xù)參照?qǐng)D1所示，執(zhí)行步驟s2,測(cè)量根據(jù)所述SRAM布圖形成的SRAM 中的一對(duì)對(duì)稱MOS管的電性參數(shù)。
本實(shí)施例中，以MOS管的漏極飽和電流(Idsat)作為所測(cè)量的電性參數(shù)， 測(cè)量根據(jù)上述布圖形成的SRAM器件的各個(gè)MOS管的漏極飽和電流。例如， 通過(guò)在NMOS管MN3和NMOS管MN4的柵極分別施加設(shè)定的電壓來(lái)測(cè)量 NMOS管MN3和NMOS管MN4的漏極飽和電流。
繼續(xù)參照?qǐng)Dl所示，執(zhí)行步驟s3,根據(jù)所述電性參數(shù)判斷所述對(duì)稱MOS 管是否匹配，若所述對(duì)稱MOS管不匹配，則執(zhí)行步驟s4;若所述對(duì)稱MOS 管匹配，則執(zhí)行步驟s5。
圖5為根據(jù)步驟s2所示方法測(cè)得的NMOS管MN3和NMOS管MN4的 漏極飽和電流，從圖5中可以看到，NMOS管MN3和NMOS管MN4的漏極 飽和電流是通過(guò)在NMOS管MN3的柵極和NMOS管MN4的柵極分別施加 -0.5V至1.5V的電壓而測(cè)得的。 >夂人圖5中還可以看到，NMOS管MN3的漏 才及飽和電流整體小于NMOS管MN4的漏極飽和電流，并且NMOS管MN3 的漏才及飽和電流與NMOS管MN4的漏纟及飽和電流的差異大于20%,所述差 異為NMOS管MN3和NMOS管MN4的漏極飽和電流的差與NMOS管MN4 的漏極飽和電流的比值。那么對(duì)稱MOS管，NMOS管MN3和NMOS管MN4不匹配，則此時(shí)就需要執(zhí)行步驟s4。而若NMOS管MN3的漏極飽和電流和 NMOS管MN4的漏極飽和電流的差異小于20%,此時(shí)就認(rèn)為NMOS管MN3 和NMOS管MN4匹配，則執(zhí)行步驟s5。
繼續(xù)參照?qǐng)Dl所示，執(zhí)行步驟s4，如上所述的，當(dāng)對(duì)稱的MOS管不匹配 時(shí)，就需要通過(guò)改變不匹配的MOS管的布圖中與所測(cè)量的電性參數(shù)相關(guān)的布 圖特征量來(lái)改善對(duì)稱的MOS管的匹配程度。
繼續(xù)上述的例子，所測(cè)量的電性參數(shù)為漏極飽和電流，而MOS管布圖中 與漏極飽和電流相關(guān)的布圖特征量為柵極布圖長(zhǎng)度、有源區(qū)布圖面積等。所 以，改變柵極布圖長(zhǎng)度或有源區(qū)布圖面積都可以改變MOS管的漏極飽和電 流。由于SRAM布圖設(shè)計(jì)對(duì)于面積的限制較嚴(yán)格，因而相對(duì)于有源區(qū)布圖面 積，柵極布圖長(zhǎng)度能夠在較嚴(yán)格的面積限制下有較多的改變余量，柵極布圖 長(zhǎng)度是一種較優(yōu)化的方式。因此，當(dāng)對(duì)稱MOS管，NMOS管MN3和NMOS 管MN4不匹配時(shí)，可以通過(guò)改變NMOS管MN3或NMOS管MN4的柵極布 圖長(zhǎng)度來(lái)改善不匹配情況。由于上述測(cè)量中，具有較小電性參數(shù)值的是NMOS 管MN3,而通常具有較小電性參數(shù)值的MOS管是不符合設(shè)計(jì)要求的。因此 NMOS管畫3是對(duì)稱MOS管，NMOS管MN3和NMOS管畫4中引起不 匹配，并且不符合設(shè)計(jì)要求的MOS管。因而需要通過(guò)減小NMOS管MN3的 柵極布圖長(zhǎng)度來(lái)增大MN3的漏極飽和電流。參照?qǐng)D4所示，標(biāo)號(hào)10代表MOS 管的源極、標(biāo)號(hào)20代表MOS管的漏極。從圖4中可以看到，NMOS管MN3 的柵極布圖長(zhǎng)度相對(duì)于NMOS管MN4的棚-極布圖長(zhǎng)度減小了 。
而對(duì)于減小柵極布圖的長(zhǎng)度，此時(shí)可以先設(shè)置一個(gè)改變的初值， 一般來(lái) 說(shuō)改變的初值可以參考上述測(cè)得的NMOS管MN3和NMOS管MN4的不匹 配程度，例如，NMOS管MN3和NMOS管MN4的差異為22%,則將NMOS 管MN3的柵極布圖長(zhǎng)度減小到原來(lái)長(zhǎng)度的78%,然后測(cè)量根據(jù)新布圖得到的 NMOS管MN3和NMOS管MN4的漏極飽和電流。若所測(cè)量得到的NMOS管MN3的漏極飽和電流比NMOS管MN4的漏極飽和電流小，并且差異仍然 大于20%，或NMOS管MN3的漏極飽和電流比NMOS管MN4的漏極飽和 電流大，并且差異大于20%,那么就認(rèn)為NMOS管MN3和NMOS管MN4 仍然是不匹配的，此時(shí)則繼續(xù)調(diào)整NMOS管MN3的柵極布圖長(zhǎng)度。例如， 若經(jīng)第一次改變布圖后的NMOS管MN3的漏極飽和電流反而大于NMOS管 MN4的漏極飽和電流，并且差異超過(guò)20%,這時(shí)就需要將NMOS管MN3的 柵極布圖長(zhǎng)度的縮小比例減小。例如，將NMOS管MN3的柵極布圖長(zhǎng)度減 小到原來(lái)長(zhǎng)度的85%,然后重新測(cè)量根據(jù)新布圖得到的NMOS管MN3和 NMOS管MN4的漏極飽和電流的差異。若所測(cè)量得到的差異小于20%,那么 就認(rèn)為NMOS管MN3和NMOS管MN4匹配，如圖6所示，此時(shí)NMOS管 MN3和NMOS管MN4的漏極飽和電流幾乎相同。由于NMOS管MN3的柵 極布圖長(zhǎng)度和NMOS管MN4的柵極布圖長(zhǎng)度的初始長(zhǎng)度是相同的，因而也 就是說(shuō)當(dāng)NMOS管MN3對(duì)應(yīng)的布圖的柵極布圖長(zhǎng)度為NMOS管MN4對(duì)應(yīng) 的布圖的柵極布圖長(zhǎng)度的85%時(shí)，NMOS管MN3和NMOS管MN4能夠達(dá)到 匹配。
下面僅以一個(gè)具體制程的例子來(lái)使上述說(shuō)明更清楚，并非用以限定。繼 續(xù)參照?qǐng)D4所示，以90nm制程為例，NMOS管MN3和NMOS管MN4的原 始尺寸均為W/L = 0.12/0.13um,其中W為NMOS管的柵極寬度，而L為NMOS 管的柵極布圖長(zhǎng)度。當(dāng)NMOS管MN3的柵極布圖長(zhǎng)度L減小到0.1 lum時(shí)， NMOS管MN3與NMOS管MN4匹配。此時(shí)NMOS管MN3的布形除了 柵極布圖長(zhǎng)度改變之外，還應(yīng)該按照90nm制程的設(shè)計(jì)規(guī)則，例如柵極圖層與 有源區(qū)圖層的間距等設(shè)計(jì)規(guī)則，來(lái)對(duì)柵極布圖長(zhǎng)度改變后的其他布形進(jìn) 行調(diào)整，例如根據(jù)NMOS管MN3的柵極圖層與NMOS管MN4的有源區(qū)圖 層的間距要求，設(shè)置NMOS管MN3的柵極相對(duì)于NMOS管MN3的有源區(qū) 的出頭長(zhǎng)度是0.095um。繼續(xù)參照?qǐng)Dl所示，執(zhí)行步驟S5，當(dāng)初始測(cè)得的對(duì)稱MOS管匹配或經(jīng)改
變布圖中柵極布圖長(zhǎng)度后的對(duì)稱MOS管匹配時(shí)，則繼續(xù)檢測(cè)下 一對(duì)對(duì)稱MOS 管的電性參數(shù)，并按照步驟s3的方法來(lái)判斷所測(cè)量的對(duì)稱MOS管是否匹配。 若所測(cè)量的下一對(duì)對(duì)稱MOS管不匹配，則按步驟s4的方法對(duì)布圖進(jìn)行調(diào)整。 繼續(xù)參照?qǐng)D4所示，例如當(dāng)發(fā)現(xiàn)NMOS管MN5和NMOS管MN6不匹配時(shí)， 則通過(guò)步驟s4所述的方法調(diào)整NMOS管MN5的柵極布圖長(zhǎng)度來(lái)使得NMOS 管MN5和NMOS管MN6最終達(dá)到匹配。
綜上所述，上述所/^開(kāi)的改善SRAM匹配度的方法，通過(guò)調(diào)整SRAM布 圖中不匹配管的中與電性參數(shù)相關(guān)的布圖特征量，來(lái)改變所述不匹配管的電 性參數(shù)，從而改善SRAM的匹配度。
雖然本發(fā)明已以較佳實(shí)施例披露如上，但本發(fā)明并非限定于此。任何本 領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改， 因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
權(quán)利要求
1. 一種改善SRAM匹配度的方法，其特征在于，包括下列步驟，測(cè)量根據(jù)SRAM布圖形成的SRAM中的一對(duì)對(duì)稱MOS管的電性參數(shù)；根據(jù)所述電性參數(shù)判斷所述對(duì)稱MOS管是否匹配，若所述對(duì)稱MOS管不匹配，則改變不匹配的MOS管中與所測(cè)量的電性參數(shù)相關(guān)的布圖特征量，并重復(fù)上述步驟直到所述對(duì)稱MOS管匹配。
2. 如權(quán)利要求1所述的改善SRAM匹配度的方法，其特征在于，所述電性參 數(shù)為漏極飽和電流，所述布圖特征量為MOS管的柵極布圖長(zhǎng)度。
3. 如權(quán)利要求2所述的改善SRAM匹配度的方法，其特征在于，所述改變不 匹配的MOS管的布圖特征量為改變不匹配的一對(duì)對(duì)稱MOS管中具有較小電 性參數(shù)值的MOS管的布圖特征量。
4. 如權(quán)利要求3所述的改善SRAM匹配度的方法，其特征在于，所述改變具 有較小電性參數(shù)值的MOS管的布圖特征量所取的初值為將所述MOS管的布 圖的原始布圖特征量按所述對(duì)稱MOS管的電性參數(shù)的差異比例縮小所得的 布圖特征量的值。
5. 如權(quán)利要求1所述的改善SRAM匹配度的方法，其特征在于，所述改善 SRAM匹配度的方法還包括，若所述對(duì)稱MOS管的電性參數(shù)匹配，則測(cè)量下 一對(duì)對(duì)稱MOS管的同 一種電性參數(shù)。
全文摘要
一種改善SRAM匹配度的方法，包括，測(cè)量根據(jù)SRAM布圖形成的SRAM中的一對(duì)對(duì)稱MOS管的電性參數(shù)；根據(jù)所述電性參數(shù)判斷所述對(duì)稱MOS管是否匹配，若所述對(duì)稱MOS管不匹配，則改變不匹配的MOS管中與所測(cè)量的電性參數(shù)相關(guān)的布圖特征量，并重復(fù)上述步驟直到所述對(duì)稱MOS管匹配。所述改善SRAM匹配度的方法通過(guò)改變所述不匹配管的電學(xué)性能，從而改善SRAM的匹配度。
文檔編號(hào)G11C11/417GK101452742SQ20071009440
公開(kāi)日2009年6月10日 申請(qǐng)日期2007年12月7日 優(yōu)先權(quán)日2007年12月7日
發(fā)明者艷 黃, 黃威森 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司