專利名稱：基于多路流水控制單元的嵌入式nor型閃存存儲(chǔ)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及的是一種電信技術(shù)領(lǐng)域的系統(tǒng)，具體是一種基于多路流水控制單 元的嵌入式NOR型閃存存儲(chǔ)系統(tǒng)。
技術(shù)背景NOR型閃存是現(xiàn)在市場(chǎng)上常用的非易失閃存技術(shù)之一。英特爾(Intel)公 司于1988年首先開(kāi)發(fā)出NOR型閃存技術(shù)，徹底改變了原先由EPROM和EEPROM 一統(tǒng)天下的局面。經(jīng)過(guò)了近二十年的發(fā)展，NOR型閃存技術(shù)已經(jīng)相對(duì)成熟。NOR 型閃存具有芯片內(nèi)執(zhí)行(XIP， execute In Place)的特點(diǎn)，這樣應(yīng)用程序可以直 接在NOR型閃存內(nèi)部運(yùn)行，而不必再把代碼讀到系統(tǒng)內(nèi)存(RMO中。NOR型閃 存的傳輸效率很高，在1-4MB的小容量時(shí)具有很高的成本效益，但是較低的寫入 和擦除速度影響了它的性能。由于NOR型閃存的上述特點(diǎn)，其主要應(yīng)用在代碼存 儲(chǔ)介質(zhì)中。但是，由于目前使用的嵌入式處理器的工作頻率已經(jīng)達(dá)到上百兆，因 此，NOR型閃存作為代碼存儲(chǔ)介質(zhì)時(shí)，其較慢的訪問(wèn)速度便成為了整個(gè)系統(tǒng)性能 的瓶頸。有效地加快NOR型閃存訪問(wèn)速度，對(duì)提高嵌入式系統(tǒng)的工作性能，具有 重要的意義。經(jīng)對(duì)現(xiàn)有技術(shù)文獻(xiàn)的檢索發(fā)現(xiàn)，Marco Pasotti等在《2003 Symposium on VLSI Circuits Digest of Technical Papers》(超大規(guī)模集成電路研討會(huì)技術(shù) 文獻(xiàn)摘要，2003年)第213-216頁(yè)發(fā)表的"An Application Specific Embeddable Flash Memory System for Non-Volatile Storage of Code, Data and Bit—Streams for Embedded FPGA Configurations"(—種在嵌入式FPGA結(jié)構(gòu)中存儲(chǔ)非易失 性代碼，數(shù)據(jù)，比特流的專用嵌入式NOR型閃存存儲(chǔ)系統(tǒng))，該文中提出使用四 塊NOR型閃存芯片構(gòu)成一個(gè)存儲(chǔ)系統(tǒng)，在訪問(wèn)該存儲(chǔ)系統(tǒng)時(shí)通過(guò)對(duì)四塊NOR型閃 存芯片同時(shí)操作，能夠達(dá)到提高整個(gè)存儲(chǔ)系統(tǒng)的訪問(wèn)峰值速度的目的。但是，其 不足之處在于由于沒(méi)有采用流水線結(jié)構(gòu)和預(yù)測(cè)機(jī)制，因此在現(xiàn)實(shí)應(yīng)用中的實(shí)際訪問(wèn)速度難以接近理想的峰值速度，從而使得該結(jié)構(gòu)的應(yīng)用范圍受到限制。 發(fā)明內(nèi)容本發(fā)明針對(duì)上述現(xiàn)有技術(shù)中的不足，提供了一種基于多路流水控制單元的嵌 入式NOR型閃存存儲(chǔ)系統(tǒng)，該存儲(chǔ)系統(tǒng)使用流水線結(jié)構(gòu)，利用四片獨(dú)立的NOR 型閃存芯片及相應(yīng)的控制邏輯并行工作。使用本存儲(chǔ)系統(tǒng)，可以有效地提高嵌入 式存儲(chǔ)系統(tǒng)讀取數(shù)據(jù)的速度。本發(fā)明是通過(guò)以下技術(shù)方案實(shí)現(xiàn)的，本發(fā)明包括接口電路、四個(gè)控制單元， 四個(gè)控制單元結(jié)構(gòu)完全相同，并相互獨(dú)立，四個(gè)控制單元均通過(guò)接口電路與微處 理器相連。所述控制單元，包括控制邏輯電路、NOR型閃存接口電路、兩個(gè)緩存區(qū)、 以及一塊N0R型閃存芯片，控制邏輯電路接收外部微處理器的接口電路的控制信 號(hào)，產(chǎn)生控制信號(hào)并傳遞給NOR型閃存接口電路；NOR型閃存接口電路根據(jù)這些 控制信號(hào)及NOR型閃存的讀寫時(shí)序，直接對(duì)NOR型閃存芯片進(jìn)行控制；緩存區(qū)對(duì) 從NOR型閃存芯片中讀取的數(shù)據(jù)緩存，然后傳遞給外部接口電路，兩個(gè)緩存區(qū)相 互獨(dú)立， 一個(gè)緩存區(qū)從NOR型閃存芯片讀取數(shù)據(jù)的時(shí)候，另外一個(gè)緩存區(qū)同時(shí)進(jìn) 行下一個(gè)數(shù)據(jù)的讀取，而不必等待前一個(gè)數(shù)據(jù)讀取完成。所述控制邏輯電路，負(fù)責(zé)從微處理器接收讀寫操作的命令，并且通過(guò)NOR 型閃存接口電路控制NOR型閃存芯片與緩存區(qū)之間進(jìn)行數(shù)據(jù)的傳輸。所述緩存區(qū)，與微處理器的接口電路和NOR型閃存芯片接口相連。所述緩存區(qū)為雙口隨機(jī)存儲(chǔ)器(DPRAM)。所述緩存區(qū)，其存儲(chǔ)量大小與N0R型閃存芯片按照頁(yè)模式讀取時(shí)一次讀取的 數(shù)據(jù)量相同。所述NOR型閃存芯片，通過(guò)32位的接口單元與緩存區(qū)相連。 本發(fā)明工作時(shí)，微處理器將讀取NOR型閃存的控制信息(包括讀信號(hào)，地址 信號(hào)等)傳遞給接口電路，接口電路對(duì)控制信息進(jìn)行解析，產(chǎn)生控制相應(yīng)控制單 元進(jìn)行讀操作的控制信號(hào)。每個(gè)控制單元的根據(jù)控制信號(hào)負(fù)責(zé)進(jìn)行N0R型閃存讀 操作，包括如下三個(gè)階段第一階段，通過(guò)接口單元接收微處理器的讀控制信號(hào)； 第二階段，控制邏輯電路將讀控制信號(hào)傳遞給NOR型閃存接口電路，N0R型閃存 接口電路直接控制N0R型閃存芯片的信息的讀取，然后將讀到的數(shù)據(jù)中從NOR型閃存存儲(chǔ)芯片傳遞到控制單元中的一個(gè)緩存區(qū)中；第三階段，微處理器從緩存 區(qū)中讀出數(shù)據(jù)。由于采用了四路獨(dú)立的控制單元，而在每個(gè)控制單元內(nèi)部有兩個(gè) 獨(dú)立的緩存區(qū)，接口電路根據(jù)微處理的控制信息流水地控制不同控制單元或者同 一控制單元的不同緩沖區(qū)進(jìn)行讀操作，在整個(gè)存儲(chǔ)系統(tǒng)各控制單元之間以及單個(gè) 控制單元的兩個(gè)緩存區(qū)之間形成了兩個(gè)層次的流水線并行操作結(jié)構(gòu)，從而彌補(bǔ)了控制單元讀取數(shù)據(jù)和微處理請(qǐng)求數(shù)據(jù)之間的速度差異，達(dá)到了提高存儲(chǔ)系統(tǒng)讀取 數(shù)據(jù)速度的目的。與現(xiàn)有技術(shù)相比，本發(fā)明包括如下有益效果在嵌入式系統(tǒng)中應(yīng)用本發(fā)明提 出的存儲(chǔ)系統(tǒng)方案，由于本系統(tǒng)采取了四路控制單元潛在的并行性，形成了一個(gè) 流水線結(jié)構(gòu)，同時(shí)在控制單元的內(nèi)部使用兩個(gè)獨(dú)立的緩存區(qū)，從而可以在每個(gè)控 制單元內(nèi)部實(shí)現(xiàn)流水線的讀操作。通過(guò)仿真測(cè)試，使用本發(fā)明提出的嵌入式NOR 型閃存存儲(chǔ)系統(tǒng)，與直接從NOR型閃存芯片中讀取數(shù)據(jù)相比較，速度平均提高了 146%，這就達(dá)到從N0R型閃存芯片中讀取數(shù)據(jù)加速的目的。


圖l為本發(fā)明的結(jié)構(gòu)框圖；圖2為NOR型閃存芯片讀數(shù)據(jù)時(shí)序圖；圖3為本發(fā)明的控制單元結(jié)構(gòu)圖；圖4為本發(fā)明的同一控制單元中兩個(gè)緩存區(qū)同時(shí)進(jìn)行讀操作的時(shí)序圖；圖5為本發(fā)明中4片N0R型閃存芯片的地址空間；圖6為以順序地址訪問(wèn)本發(fā)明系統(tǒng)的流程圖；圖7為以非順序地址訪問(wèn)本發(fā)明系統(tǒng)的流程圖。
具體實(shí)施方式
下面結(jié)合附圖對(duì)本發(fā)明的實(shí)施例作詳細(xì)說(shuō)明本實(shí)施例在以本發(fā)明技術(shù)方案為前提下進(jìn)行實(shí)施，給出了詳細(xì)的實(shí)施方式和具體的操作過(guò)程，但本發(fā)明的保護(hù) 范圍不限于下述的實(shí)施例。如圖1所示，本實(shí)施例包括接口電路、四個(gè)控制單元，四個(gè)控制單元結(jié)構(gòu) 完全相同，并相互獨(dú)立，四個(gè)控制單元均通過(guò)接口電路與微處理器相連，四個(gè)控 制單元，分別為0號(hào)控制單元、l號(hào)控制單元、2號(hào)控制單元、3號(hào)控制單元。如圖3所示，所述控制單元，包括控制邏輯電路、NOR型閃存接口電路、第一緩存區(qū)、第二緩存區(qū)、N0R型閃存芯片，控制邏輯電路接收外部微處理器的 接口電路的控制信號(hào)，產(chǎn)生控制信號(hào)并傳遞給NOR型閃存接口電路；N0R型閃存 接口電路根據(jù)這些控制信號(hào)及N0R型閃存的讀寫時(shí)序，直接對(duì)NOR型閃存芯片進(jìn) 行控制；第一緩存區(qū)、第二緩存區(qū)對(duì)從NOR型閃存芯片中讀取的數(shù)據(jù)緩存，然后 傳遞給外部接口電路，兩個(gè)緩存區(qū)相互獨(dú)立， 一個(gè)緩存區(qū)從NOR型閃存芯片讀取 數(shù)據(jù)的時(shí)候，另外一個(gè)緩存區(qū)進(jìn)行下一個(gè)數(shù)據(jù)的讀取，而不必等待前一個(gè)數(shù)據(jù)讀 取完成。所述N0R型閃存芯片的型號(hào)為三星公司(SAMSUNG)的K8D1716UTB NOR型閃存 芯片，具體是一種2MX8比特的雙體閃存存儲(chǔ)芯片。所述緩存區(qū)使用的雙口隨機(jī)存儲(chǔ)器(DPRAM)型號(hào)為ATMEL公司的UA1E雙口隨 機(jī)存儲(chǔ)器，其存儲(chǔ)容量為128K字節(jié)。如圖2所示，所述控制單元，其負(fù)責(zé)進(jìn)行NOR型閃存讀操作，包括如下三個(gè) 階段第一階段，通過(guò)接口單元接收微處理器的讀控制信號(hào)；第二階段，控制邏輯電路將讀控制信號(hào)傳遞給NOR型閃存接口電路，N0R型 閃存接口電路直接控制N0R型閃存芯片的信息的讀取，然后將讀到的數(shù)據(jù)中從 NOR型閃存存儲(chǔ)芯片傳遞到控制單元中的一個(gè)緩存區(qū)中；第三階段，微處理器從緩存區(qū)中讀出數(shù)據(jù)。本實(shí)施例系統(tǒng)采用交叉地址映射方式，如圖5所示，0號(hào)控制單元所控制的 N0R型閃存芯片中每個(gè)字的地址對(duì)4取模都是0， 1號(hào)控制單元所控制的NOR型 閃存芯片中每個(gè)字的地址對(duì)4取模都是1， 2號(hào)控制單元所控制的NOR型閃存芯 片中每個(gè)字的地址對(duì)4取模都是2， 3號(hào)控制單元所控制的NOR型閃存芯片中每 個(gè)字的地址對(duì)4取模都是3。如圖4所示，在單個(gè)控制單元內(nèi)部使用兩個(gè)獨(dú)立的緩存區(qū)實(shí)現(xiàn)流水線的讀操 作，可以有效地提高讀取數(shù)據(jù)的速度。第一緩存器讀取地址1的階段2、階段3 的信息，第二緩存器同時(shí)讀取地址2的階段2和階段3。下面為兩種地址方式訪問(wèn)本實(shí)施例系統(tǒng)的情況。1.以順序地址訪問(wèn)本實(shí)施例系統(tǒng)的情況一般地，當(dāng)本實(shí)施例系統(tǒng)用來(lái)存儲(chǔ)程序代碼時(shí)，為按地址順序訪問(wèn)。如圖6所示，微處理器向本實(shí)施例系統(tǒng)發(fā)出連續(xù)讀取地址0到地址6的請(qǐng)求， 即讀取數(shù)據(jù)的地址順序?yàn)?, 1， 2， 3， 4， 5， 6。 N0R型閃存存儲(chǔ)系統(tǒng)根據(jù)地 址控制四個(gè)不同的控制單元中讀取數(shù)據(jù)。由圖中可以看出，由于4路控制單元可 以并行地從各自的NOR型閃存芯片中讀取數(shù)據(jù)，因此從整體來(lái)看，數(shù)據(jù)讀取的速 度提高了4倍。2.以非順序地址訪問(wèn)本實(shí)施例系統(tǒng)的情況當(dāng)N0R型閃存存儲(chǔ)系統(tǒng)所存儲(chǔ)的程序代碼在執(zhí)行過(guò)程中發(fā)生跳轉(zhuǎn)即不是按 照順序執(zhí)行的時(shí)候，將不能按照?qǐng)D6的情況輪流從4路控制單元中讀取數(shù)據(jù)，從 而無(wú)法達(dá)到最佳的讀取效率。例如，圖7所示，NOR型閃存存儲(chǔ)系統(tǒng)的讀取地址 依次為0， 1， 2， 6， 7， 8…。由于地址2與地址6位于同一個(gè)N0R型閃存芯片 中，因此不能在接收到地址6后立即開(kāi)始數(shù)據(jù)的讀取。此時(shí)可以利用一個(gè)控制單 元內(nèi)兩個(gè)緩存區(qū)的結(jié)構(gòu)，不必等待地址2的數(shù)據(jù)讀取結(jié)束，便可以開(kāi)始地址6 數(shù)據(jù)的讀取，這也能夠在一定程度上加快非順序訪問(wèn)N0R型閃存存儲(chǔ)系統(tǒng)的速 度。
權(quán)利要求
1、一種基于多路流水控制單元的嵌入式NOR型閃存存儲(chǔ)系統(tǒng)，其特征在于，包括接口電路、四個(gè)控制單元，四個(gè)控制單元結(jié)構(gòu)完全相同，并相互獨(dú)立，四個(gè)控制單元均通過(guò)接口電路與微處理器相連；所述控制單元，包括控制邏輯電路、NOR型閃存接口電路、兩個(gè)緩存區(qū)、NOR型閃存芯片，控制邏輯電路接收外部微處理器的接口電路的控制信號(hào)，產(chǎn)生控制信號(hào)并傳遞給NOR型閃存接口電路；NOR型閃存接口電路根據(jù)這些控制信號(hào)及NOR型閃存的讀寫時(shí)序，直接對(duì)NOR型閃存芯片進(jìn)行控制；緩存區(qū)對(duì)從NOR型閃存中讀取的數(shù)據(jù)緩存，然后傳遞給外部接口電路，兩個(gè)緩存區(qū)相互獨(dú)立，一個(gè)緩存區(qū)從NOR型閃存芯片讀取數(shù)據(jù)的時(shí)候，另外一個(gè)緩存區(qū)同時(shí)進(jìn)行下一個(gè)數(shù)據(jù)的讀取。
2、 根據(jù)權(quán)利要求1所述的基于多路流水控制單元的嵌入式NOR型閃存存儲(chǔ) 系統(tǒng)，其特征是，所述控制邏輯電路，負(fù)責(zé)從微處理器接收讀寫操作的命令，并 且通過(guò)NOR型閃存接口電路控制NOR型閃存芯片與緩存區(qū)之間進(jìn)行數(shù)據(jù)的傳輸。
3、 根據(jù)權(quán)利要求1所述的基于多路流水控制單元的嵌入式NOR型閃存存儲(chǔ) 系統(tǒng)，其特征是，所述緩存區(qū)與外部數(shù)據(jù)接口和NOR型閃存芯片接口相連。
4、 根據(jù)權(quán)利要求1或3所述的基于多路流水控制單元的嵌入式NOR型閃存 存儲(chǔ)系統(tǒng)，其特征是，所述緩存區(qū)為雙口隨機(jī)存儲(chǔ)器。
5、 根據(jù)權(quán)利要求1或3所述的基于多路流水控制單元的嵌入式NOR型閃存 存儲(chǔ)系統(tǒng)，其特征是，所述緩存區(qū)，其存儲(chǔ)量大小與NOR型閃存芯片按照頁(yè)模式 讀取時(shí)一次讀取的數(shù)據(jù)量相同。
6、 根據(jù)權(quán)利要求1所述的基于多路流水控制單元的嵌入式NOR型閃存存儲(chǔ) 系統(tǒng)，其特征是，所述的NOR型閃存芯片，通過(guò)32位的接口單元與緩存區(qū)相連。
全文摘要
一種嵌入式系統(tǒng)技術(shù)領(lǐng)域的基于多路流水控制單元的嵌入式NOR型閃存存儲(chǔ)系統(tǒng)，包括四個(gè)結(jié)構(gòu)完全相同并相互獨(dú)立的控制單元，四個(gè)控制單元均通過(guò)接口電路與微處理器相連，控制單元中，控制邏輯電路接收外部微處理器的接口電路的控制信號(hào)，產(chǎn)生控制信號(hào)并傳遞給NOR型閃存接口電路；NOR型閃存接口電路根據(jù)這些控制信號(hào)及NOR型閃存的讀寫時(shí)序，直接對(duì)NOR型閃存芯片進(jìn)行控制；緩存區(qū)對(duì)從NOR型閃存芯片中讀取的數(shù)據(jù)緩存，然后傳遞給外部接口電路，兩個(gè)緩存區(qū)相互獨(dú)立，一個(gè)緩存區(qū)從NOR型閃存芯片讀取數(shù)據(jù)的時(shí)候，另外一個(gè)緩存區(qū)進(jìn)行下一個(gè)數(shù)據(jù)的讀取，不必等待前一個(gè)數(shù)據(jù)讀取完成。本發(fā)明可以在每個(gè)控制單元內(nèi)部實(shí)現(xiàn)流水線的讀操作。
文檔編號(hào)G11C7/10GK101246737SQ200810034558
公開(kāi)日2008年8月20日 申請(qǐng)日期2008年3月13日 優(yōu)先權(quán)日2008年3月13日
發(fā)明者欣 于, 劉文江, 戎蒙恬, 王子維, 王永棟 申請(qǐng)人:上海交通大學(xué)