專利名稱：二晶體管式靜態(tài)隨機(jī)存取存儲(chǔ)器及其記憶胞的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種靜態(tài)隨機(jī)存取存儲(chǔ)器(static random access memory,以下 簡(jiǎn)稱SRAM)，特別涉及一種二晶體管(transistor)式靜態(tài)隨機(jī)存取存儲(chǔ)器的記 憶胞(cell)構(gòu)造。
背景技術(shù)：
眾所周知，隨機(jī)存取存儲(chǔ)器(random access memory,簡(jiǎn)稱RAM)可分為 動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(dynamic random access memory,簡(jiǎn)禾爾DRAM)以及靜態(tài) 隨機(jī)存取存儲(chǔ)器(SRAM)。 SRAM只要供應(yīng)電源，存儲(chǔ)的數(shù)據(jù)就不會(huì)消失； 反之，DRAM中所存儲(chǔ)的數(shù)據(jù)就必須周期性地更新(refresh)，否則數(shù)據(jù)就會(huì) 消失。再者，在同樣的操作頻率之下，由于SRAM具有對(duì)稱的電路結(jié)構(gòu)，使 得SRAM每個(gè)記憶胞(memory cell)中的數(shù)據(jù)都較DRAM的記憶胞中的數(shù)據(jù) 快速地被存取。因此，雖然SRAM的生產(chǎn)成本較高，但是在電腦中需要快速 存取的緩沖存儲(chǔ)器(cache)即必須利用SRAM來完成。而由于公知靜態(tài)隨機(jī)存 取存儲(chǔ)器的記憶胞由六個(gè)晶體管(transistor)所組成，因此又稱為6T SRAM記 憶胞。請(qǐng)參照?qǐng)D1，其所示為公知6T SRAM記憶胞的構(gòu)造。每個(gè)記憶胞包括 由交互連接(cross-coupling)的反閘(inverter)所組成的觸發(fā)器(flip-flop)以及兩 個(gè)存取晶體管(access transistor)。也就是說，晶體管Q3與Ql連接成一第一 反閘，其中，晶體管Q3源極連接至一電壓源(Vcc)，晶體管Q3漏極為該第 一反閘的輸出端，晶體管Q3柵極為該第一反閘的輸入端；而晶體管Ql源 極連接至一接地端，晶體管Q1漏極連接至該第一反閘的輸出端，晶體管Q1 柵極連接至該第一反閘的輸入端。同理，晶體管Q4與Q2連接成一第二反 閘，其中，晶體管Q4源極連接至電壓源(Vcc)，晶體管Q4漏極為該第二反 閘的輸出端，晶體管Q4柵極為該第二反閘的輸入端；而晶體管Q2源極連 接至接地端，晶體管Q2漏極連接至該第二反閘的輸出端，晶體管Q2柵極連接至該第二反閘的輸入端。再者，第一反閘的輸入端連接至第二反閘的輸 出端，而第二反閘的輸入端連接至第一反閘的輸出端。存取晶體管Q5連接于第一反閘輸出端與一位線(bit line, BL)之間；存 取晶體管Q6連接于第二反閘輸出端與一反相位線(inverted bit line, /BL)之 間。而存取晶體管Q5與Q6的柵極連接至字線(word line， WL)用以控制存 取晶體管Q5與Q6的動(dòng)作(tumon)與不動(dòng)作(tumoff)。也就是說，存取晶體 管Q5與Q6可視為一開關(guān)電路同時(shí)受控于字線上的信號(hào)；或者，存取晶體 管Q5與Q6也可稱為通門晶體管(pass-gate transistor)。再者，位線(BL)與反相位線(/BL)皆連接至一感測(cè)放大器(sense amplifier, 未圖示)。當(dāng)該字線的信號(hào)動(dòng)作該存取晶體管Q5與Q6時(shí)，感測(cè)放大器即可 以將位線(BL)與反相位線(/BL)上的信號(hào)輸出SRAM。請(qǐng)參照?qǐng)D2，其所示為公知SRAM存儲(chǔ)器示意圖。該SRAM100中包括 一主控電路(main control circuit)10、列解碼器(column decoder)20、行解碼器 (rowdecoder)30、記憶胞陣列(memory cell array)40、感測(cè)放大器輸入/輸出控 制電路(sense amplifier and input/output control circuit)50。其中，主控電路10 可接收多個(gè)地址信號(hào)(ADD)、時(shí)鐘脈沖信號(hào)(CLK)、讀寫信號(hào)(R/W)，并且 根據(jù)地址信號(hào)(ADD)將部分地址信號(hào)傳遞至列解碼器20用以控制位線，而其 他部分地址信號(hào)傳遞至行解碼器30用以控制字線。再者，感測(cè)放大器輸入/ 輸出控制電路50連接至位線，當(dāng)SRAM存儲(chǔ)器進(jìn)行數(shù)據(jù)寫入時(shí)，輸入數(shù)據(jù) 信號(hào)就可以經(jīng)由感測(cè)放大器輸入/輸出控制電路50寫入特定的記憶胞；反之， 當(dāng)SRAM存儲(chǔ)器進(jìn)行數(shù)據(jù)讀取時(shí)，特定的記憶胞中的存儲(chǔ)數(shù)據(jù)可經(jīng)過感測(cè)放 大器輸入/輸出控制電路50而產(chǎn)生輸出數(shù)據(jù)信號(hào)。然而，由于6T SRAM記憶胞的布局面積大，因此降低記憶胞中晶體管 的數(shù)目為相關(guān)技術(shù)人員努力的方向，例如1T或2T的SRAM記憶胞。由于 6T SRAM記憶胞的結(jié)構(gòu)為鎖存器(latch)，因此不需要進(jìn)行數(shù)據(jù)更新(data refresh)的動(dòng)作。然而，由于漏電流的問題，1T與2T的記憶胞會(huì)造成存儲(chǔ)數(shù) 據(jù)的遺失，因此SRAM中必須增加一隱藏式更新單元(hidden refresh)并于適 當(dāng)時(shí)機(jī)進(jìn)行SRAM記憶胞的數(shù)據(jù)更新防止SRAM記憶胞中數(shù)據(jù)遺失。而在 使用端，使用者也不需要利用外部數(shù)據(jù)更新電路來進(jìn)行SRAM數(shù)據(jù)的更新。請(qǐng)參照?qǐng)D3，其所示為公知SRAM存儲(chǔ)器示意圖。該SRAM100中包括一主控電路IO、列解碼器20、行解碼器30、記憶胞陣列40、感測(cè)放大器輸 入/輸出控制電路50、與一隱藏式更新單元60。其中，隱藏式更新單元60 連接至主控電路10、與行解碼器30。與圖2中SRAM的差異在于主控電路 10于數(shù)據(jù)未存取的周期，該主控電路10可以根據(jù)該隱藏式更新單元60的動(dòng) 作來產(chǎn)生地址信號(hào)至行解碼器30進(jìn)行記憶胞陣列40中數(shù)據(jù)的更新。其中， 該記憶胞陣列40中的記憶胞即為1T與2T的SRAM記憶胞。再者，當(dāng)主控 電路10沒有接收到時(shí)鐘脈沖信號(hào)(CLK)時(shí)，主控電路10也可以利用該隱藏 式更新單元60產(chǎn)生時(shí)鐘脈沖信號(hào)與地址信號(hào)至列解碼器20與行解碼器30 進(jìn)行記憶胞陣列40中數(shù)據(jù)的更新。因此，于SRAM中利用隱藏式更新單元 即可達(dá)成降低布局面積的SRAM。舉例來說，美國(guó)MOSYS公司發(fā)展出1T SRAM的記憶胞。很明顯地， 1T記憶胞無法具有兩條位線，因此感測(cè)放大器是利用單端感測(cè)技術(shù) (single-ended sensing scheme)并結(jié)合正負(fù)電荷泵(positive and negative charge pumps)才可完成，如此將造成高的待命電流(standbycurrent)。再者，IT記憶 胞必須要有額外的更新控制(refreshcontrol)。最重要地，該IT記憶胞的結(jié)構(gòu) 與6T SRAM記憶胞的字線與位線的線路無法相容，因此無法取代6T SRAM 記憶胞在特殊應(yīng)用集成電路(application-specific integrated circuit,簡(jiǎn)稱ASIC) 上的應(yīng)用。再者，美國(guó)XMEM公司發(fā)展出2T SRAM的記憶胞。該2T記憶胞由 PMOS晶體管所組合而成，而此類的記憶胞的感測(cè)放大器也是需要結(jié)合正負(fù) 電荷泵才可完成，如此造成高的待命電流的問題。因此，也不適合運(yùn)用在特 殊應(yīng)用集成電路。美國(guó)專利公開號(hào)US2005/0226079公開了 "具有隱藏更新以及雙頻寬的 雙端口存儲(chǔ)器裝置及其方法(method and apparatus for dual port memory devices having hidden refresh and double bandwidth)。請(qǐng)參照?qǐng)D4，其所示為美 國(guó)專利公開號(hào)US2005/0226079所公開的SRAM記憶胞。該SRAM記憶胞包 括二開關(guān)元件201、 202、 一存儲(chǔ)節(jié)點(diǎn)(stomge node)211。其中，存儲(chǔ)節(jié)點(diǎn) 221由PMOS晶體管組成，可視為一PMOS電容(PMOS capacitor),而該P(yáng)MOS 晶體管柵極連接至一外部偏壓(external voltage)VCAPEN，而開關(guān)元件201 、 202也是由PMOS晶體管組成。再者，該存儲(chǔ)節(jié)點(diǎn)221連接于該二開關(guān)元件201、 202之間。該開關(guān)元件201另一端連接至讀取/更新位線(read and refresh bit line, BLRRF)，該開關(guān)元件201的控制端(柵極)連接至一讀取/更新字線 (read and refresh word line);該開關(guān)元件202另一端連接至寫入位線(write bit line, BLW)，該開關(guān)元件202的控制端(柵極)連接至一寫入字線(write word line)。由上述的SRAM記憶胞可知，該記憶胞由二開關(guān)元件201、 202、與存 儲(chǔ)節(jié)點(diǎn)211所組成，因此可視為2T1C記憶胞。然而，該SRAM記憶胞的感 測(cè)放大器是利用單端感測(cè)技術(shù)來實(shí)現(xiàn)，并且該SRAM記憶胞的字線與位線的 線路無法與公知SRAM記憶胞的字線與位線的線路相容。發(fā)明內(nèi)容本發(fā)明的目的在于提供一種SRAM記憶胞，該SRAM記憶胞與公知6T SRAM記憶胞的字線與位線的線路完全相同。本發(fā)明提出一種靜態(tài)隨機(jī)存取存儲(chǔ)器的記憶胞，包括 一第一N型開關(guān) 元件，該第一N型開關(guān)元件具有一控制端連接至一字線，且該第一N型開 關(guān)元件的一第一端連接至一位線； 一第二N型開關(guān)元件，該第二N型開關(guān) 元件具有一控制端連接至該字線，且該第二N型開關(guān)元件的一第一端連接至 一反相的位線； 一第一存儲(chǔ)節(jié)點(diǎn)，該第一存儲(chǔ)節(jié)點(diǎn)的一第一端連接至該第一 N型開關(guān)元件的一第二端；以及， 一第二存儲(chǔ)節(jié)點(diǎn)，該第二存儲(chǔ)節(jié)點(diǎn)的一第 一端連接至該第二 N型開關(guān)元件的一第二端。本發(fā)明還提出一種靜態(tài)隨機(jī)存取存儲(chǔ)器，包括 一主控電路； 一列解碼 器，連接至該主控電路； 一行解碼器，連接至該主控電路； 一記憶胞陣列， 連接至該列解碼器與該行解碼器； 一感測(cè)放大器輸入/輸出控制電路，連接至 該記憶胞陣列；以及， 一隱藏式更新單元，連接至該主控電路；其中，該主 控電路可接收多個(gè)地址信號(hào)、 一時(shí)鐘脈沖信號(hào)、與一讀寫信號(hào)，并根據(jù)該些 地址信號(hào)將第一部分地址信號(hào)傳遞至列解碼器用以控制該記憶胞陣列的位 線，而第二部分地址信號(hào)傳遞至行解碼器用以控制該記憶胞陣列的字線；該 隱藏式更新單元可在該靜態(tài)隨機(jī)存取存儲(chǔ)器正常操作且沒有更新時(shí)，在該時(shí) 鐘脈沖信號(hào)的一第一電平時(shí)進(jìn)行一讀/寫運(yùn)算；以及，該隱藏式更新單元可于 該靜態(tài)隨機(jī)存取存儲(chǔ)器正常操作且有更新時(shí)，利用該時(shí)鐘脈沖信號(hào)的該第一電平進(jìn)行該讀/寫運(yùn)算，而利用該時(shí)鐘脈沖信號(hào)的一第二電平對(duì)該記憶胞陣列 進(jìn)行一數(shù)據(jù)更新運(yùn)算。本發(fā)明的SRAM記憶胞與公知6T SRAM記憶胞的字線與位線的線路完 全相同。由于本發(fā)明的SRAM記憶胞由2晶體管所組成，因此可以大幅降低 SRAM的面積，相較于公知6T記憶胞所組成的SRAM，布局面積可以減少 40%以上。再者，本發(fā)明的SRAM搭配一隱藏式更新單元即可在適當(dāng)時(shí)機(jī)進(jìn) 行SRAM記憶胞的數(shù)據(jù)更新，防止SRAM記憶胞中數(shù)據(jù)遺失。而在使用端， 使用者也不需要利用外部數(shù)據(jù)更新電路來進(jìn)行SRAM數(shù)據(jù)的更新。


圖1為公知6T SRAM記憶胞的構(gòu)造。 圖2為公知SRAM存儲(chǔ)器示意圖。 圖3為公知SRAM存儲(chǔ)器示意圖。圖4為美國(guó)專利公開號(hào)US2005/0226079所公開的SRAM記憶胞,圖5為本發(fā)明SRAM記憶胞構(gòu)造。圖6為本發(fā)明SRAM記憶胞的電路布局俯視圖。圖7為本發(fā)明SRAM存儲(chǔ)器示意圖。圖8為本發(fā)明SRAM存儲(chǔ)器在正常操作時(shí)的信號(hào)示意圖。并且，上述附圖中的附圖標(biāo)記說明如下10主控電路 20列解碼器30行解碼器 40記憶胞陣列50感測(cè)放大器輸入/輸出控制電路60隱藏式更新單元62振蕩器64旗標(biāo)暫存器 100 SRAM201、 202開關(guān)元件211存儲(chǔ)節(jié)點(diǎn)301、 302開關(guān)元件311、 312存儲(chǔ)節(jié)點(diǎn)301G、 302G開關(guān)元件柵極311G、 312G存儲(chǔ)節(jié)點(diǎn)柵極具體實(shí)施方式
請(qǐng)參照?qǐng)D5，其所示為本發(fā)明SRAM記憶胞構(gòu)造。該SRAM記憶胞包括:二開關(guān)元件301、 302、 二存儲(chǔ)節(jié)點(diǎn)311、 312。根據(jù)本發(fā)明的實(shí)施例，本發(fā) 明的開關(guān)元件301、 302以及二存儲(chǔ)節(jié)點(diǎn)311、 312皆由NMOS晶體管所組 成。而存儲(chǔ)節(jié)點(diǎn)311、 312可視為二個(gè)NMOS電容(NMOS capacitor),而該些 NMOS晶體管311、 312柵極連接至一外部偏壓VPLATE。該存儲(chǔ)節(jié)點(diǎn)311 —端連接在開關(guān)元件301的一端，該存儲(chǔ)節(jié)點(diǎn)311另一 端則浮接(floating);該開關(guān)元件301另一端連接至位線(BL)，該開關(guān)元件301 控制端(柵極)連接至一字線(WL);再者，該存儲(chǔ)節(jié)點(diǎn)312—端連接在開關(guān)元 件302的一端，該存儲(chǔ)節(jié)點(diǎn)312另一端則浮接(floating);該開關(guān)元件302另 一端連接至反相位線(/BL)，該開關(guān)元件302控制端(柵極)連接至該字線(WL)。根據(jù)本發(fā)明的實(shí)施例，在一外部偏壓VPLATE提供至存儲(chǔ)節(jié)點(diǎn)且字線 (WL)動(dòng)作時(shí)，開關(guān)元件301、 302開啟(tumon),存儲(chǔ)節(jié)點(diǎn)311、 312可同時(shí) 提供互補(bǔ)(complement)的數(shù)據(jù)至位線(BL)與反相位線(/BL)。請(qǐng)參照?qǐng)D6，其為本發(fā)明SRAM記憶胞的電路布局俯視圖。其中，二個(gè) 斜線區(qū)域?yàn)橹負(fù)诫sN型擴(kuò)散區(qū)0^+ diffbsion region), 二個(gè)重?fù)诫sN型擴(kuò)散區(qū) 的一端可各別連接至位線(BL)與反相位線(/BL)。而字線(WL)與二個(gè)重?fù)诫sN 型擴(kuò)散區(qū)的重疊處分別為開關(guān)元件301、 302的柵極301G、 302G。再者，外 部偏壓(VPLATE)與二個(gè)重?fù)诫sN型擴(kuò)散區(qū)的重疊處分別為二存儲(chǔ)節(jié)點(diǎn)311、 312的柵極311G、 312G。請(qǐng)參照?qǐng)D7，其所示為本發(fā)明SRAM存儲(chǔ)器示意圖。該SRAM 100中包 括一主控電路10、列解碼器20、行解碼器30、記憶胞陣列40、感測(cè)放大器 輸入/輸出控制電路50、與一隱藏式更新單元60。其中，隱藏式更新單元60 連接至主控電路10與行解碼器30。本發(fā)明的隱藏式更新單元中還包括一振蕩器(oscillator)62與一旗標(biāo)暫存 器(flag)64。其中，該振蕩器62可產(chǎn)生頻率低于時(shí)鐘脈沖信號(hào)的一振蕩時(shí)鐘 脈沖信號(hào)，當(dāng)旗標(biāo)暫存器64接收到振蕩時(shí)鐘脈沖信號(hào)的高電平時(shí)，旗標(biāo)暫 存器64被設(shè)定(set)并且提供一設(shè)定信號(hào)(setting signal)至主控電路10。當(dāng)主 控電路10接收到設(shè)定信號(hào)時(shí)，主控電路10即自動(dòng)產(chǎn)生一更新使能信號(hào) (refresh enable signal)以及相對(duì)應(yīng)的更新地址至行解碼器30進(jìn)行記憶胞陣列 40的數(shù)據(jù)更新。同時(shí)，該更新使能信號(hào)也會(huì)傳遞至該旗標(biāo)暫存器64用以重 置(reset)該旗標(biāo)暫存器64。請(qǐng)參照?qǐng)D8，其為本發(fā)明SRAM存儲(chǔ)器在正常操作時(shí)的信號(hào)示意圖。由 于時(shí)鐘脈沖信號(hào)的頻率大于振蕩時(shí)鐘脈沖信號(hào)，因此，SRAM在正常操作時(shí) 可能出現(xiàn)未更新或者更新的運(yùn)算發(fā)生。根據(jù)本發(fā)明的實(shí)施例，當(dāng)SRAM正常 操作且沒有更新(normal operation without refresh)時(shí)，時(shí)鐘脈沖信號(hào)(CLK)的 高電平時(shí)可以進(jìn)行讀/寫運(yùn)算，而其他時(shí)間則沒有進(jìn)行數(shù)據(jù)更新運(yùn)算；反之， 當(dāng)SRAM正常操作且有更新(normal operation with refresh)時(shí)，時(shí)鐘脈沖信號(hào) (CLK)的高電平時(shí)可以進(jìn)行讀/寫運(yùn)算，而其他時(shí)間則進(jìn)行數(shù)據(jù)更新運(yùn)算。由本發(fā)明的SRAM記憶胞可知，該記憶胞皆由N型半導(dǎo)體元件所組成， 并且可視為2T2C的SRAM記憶胞。而由線路結(jié)構(gòu)來分析，本發(fā)明的SRAM 記憶胞與公知6T SRAM記憶胞的字線與位線的線路完全相同。因此，利用 本發(fā)明的SRAM記憶胞再搭配隱藏式更新單元即可以完成SRAM。再者，由 于本發(fā)明的SRAM記憶胞由2晶體管所組成因此可以大幅降低SRAM的面 積，相較于公知6T記憶胞所組成的SRAM，布局面積可以減少40%以上。再者，本發(fā)明的SRAM搭配一隱藏式更新單元即可在適當(dāng)時(shí)機(jī)進(jìn)行 SRAM記憶胞的數(shù)據(jù)更新，防止SRAM記憶胞中數(shù)據(jù)遺失。而在使用端，使 用者也不需要利用外部數(shù)據(jù)更新電路來進(jìn)行SRAM數(shù)據(jù)的更新。綜上所述，雖然本發(fā)明已以優(yōu)選實(shí)施例說明如上，然而其并非用以限定 本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍之內(nèi)，當(dāng) 可作各種改動(dòng)與潤(rùn)飾，因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定 的范圍為準(zhǔn)。
權(quán)利要求
1.一種靜態(tài)隨機(jī)存取存儲(chǔ)器的記憶胞，包括一第一N型開關(guān)元件，該第一N型開關(guān)元件具有一控制端連接至一字線，且該第一N型開關(guān)元件的一第一端連接至一位線；一第二N型開關(guān)元件，該第二N型開關(guān)元件具有一控制端連接至該字線，且該第二N型開關(guān)元件的一第一端連接至一反相的位線；一第一存儲(chǔ)節(jié)點(diǎn)，該第一存儲(chǔ)節(jié)點(diǎn)的一第一端連接至該第一N型開關(guān)元件的一第二端；以及一第二存儲(chǔ)節(jié)點(diǎn)，該第二存儲(chǔ)節(jié)點(diǎn)的一第一端連接至該第二N型開關(guān)元件的一第二端。
2. 如權(quán)利要求1所述的靜態(tài)隨機(jī)存取存儲(chǔ)器的記憶胞，其中該第一 N 型開關(guān)元件為一第一 NMOS晶體管，且該第一NMOS晶體管的柵極連接至 該字線，該第一 NMOS的漏極與源極連接至該位線與該第一存儲(chǔ)節(jié)點(diǎn)的該第i山 1而o
3. 如權(quán)利要求1所述的靜態(tài)隨機(jī)存取存儲(chǔ)器的記憶胞，其中該第二 N 型開關(guān)元件為一第二NMOS晶體管，且該第二NMOS晶體管的柵極連接至 該字線，該第二NMOS的漏極與源極連接至該反相位線與該第二存儲(chǔ)節(jié)點(diǎn)的 該第一端。
4. 如權(quán)利要求1所述的靜態(tài)隨機(jī)存取存儲(chǔ)器的記憶胞，其中該第一存儲(chǔ) 節(jié)點(diǎn)具有浮接的一第二端，且該第二存儲(chǔ)節(jié)點(diǎn)具有浮接的一第二端。
5. 如權(quán)利要求1所述的靜態(tài)隨機(jī)存取存儲(chǔ)器的記憶胞，其中該第一存儲(chǔ) 節(jié)點(diǎn)為一第三NMOS晶體管所構(gòu)成的一NMOS電容，且該第二存儲(chǔ)節(jié)點(diǎn)為 一第四NMOS晶體管所構(gòu)成的該NMOS電容。
6. 如權(quán)利要求5所述的靜態(tài)隨機(jī)存取存儲(chǔ)器的記憶胞，其中該第三 NMOS晶體管與該第四NMOS晶體管的柵極連接至一外部偏壓。
7. 如權(quán)利要求5所述的靜態(tài)隨機(jī)存取存儲(chǔ)器的記憶胞，其中該第三 NMOS晶體管漏極連接至該第一 N型開關(guān)元件的該第二端，且該第三NMOS 晶體管源極為浮接。
8. 如權(quán)利要求5所述的靜態(tài)隨機(jī)存取存儲(chǔ)器的記憶胞，其中該第四 NMOS晶體管漏極連接至該第二N型開關(guān)元件的該第二端，且該第四NMOS晶體管源極為浮接。
9. 如權(quán)利要求1所述的靜態(tài)隨機(jī)存取存儲(chǔ)器的記憶胞，其中該第一存儲(chǔ) 節(jié)點(diǎn)與該第二存儲(chǔ)節(jié)點(diǎn)中存儲(chǔ)互補(bǔ)的數(shù)據(jù)。
10. —種靜態(tài)隨機(jī)存取存儲(chǔ)器，包括一主控電路； 一列解碼器，連接至該主控電路； 一行解碼器，連接至該 主控電路； 一記憶胞陣列，連接至該列解碼器與該行解碼器； 一感測(cè)放大器 輸入/輸出控制電路，連接至該記憶胞陣列；以及， 一隱藏式更新單元，連接 至該主控電路；其中，該主控電路可接收多個(gè)地址信號(hào)、 一時(shí)鐘脈沖信號(hào)、與一讀寫 信號(hào)，并根據(jù)該些地址信號(hào)將第一部分地址信號(hào)傳遞至列解碼器用以控制該 記憶胞陣列的位線，而第二部分地址信號(hào)傳遞至行解碼器用以控制該記憶胞 陣列的字線；該隱藏式更新單元可于該靜態(tài)隨機(jī)存取存儲(chǔ)器正常操作且沒有 更新時(shí)，在該時(shí)鐘脈沖信號(hào)的一第一電平時(shí)進(jìn)行一讀/寫運(yùn)算；以及，該隱藏 式更新單元可于該靜態(tài)隨機(jī)存取存儲(chǔ)器正常操作且有更新時(shí)，利用該時(shí)鐘脈 沖信號(hào)的該第一電平進(jìn)行該讀/寫運(yùn)算，而利用該時(shí)鐘脈沖信號(hào)的一第二電平 對(duì)該記憶胞陣列進(jìn)行一數(shù)據(jù)更新運(yùn)算。
11. 如權(quán)利要求IO所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其中該記憶胞陣列由多 個(gè)記憶胞所組成，而每一記憶胞包括一第一 N型開關(guān)元件，該第一 N型開關(guān)元件具有一控制端連接至一第 一字線，且該第一N型開關(guān)元件的一第一端連接至一第一位線；一第二 N型開關(guān)元件，該第二 N型開關(guān)元件具有一控制端連接至該第 一字線，且該第二 N型開關(guān)元件的一第一端連接至一第一反相的位線；一第一存儲(chǔ)節(jié)點(diǎn)，該第一存儲(chǔ)節(jié)點(diǎn)的一第一端連接至該第一 N型開關(guān)元 件的一第二端；以及一第二存儲(chǔ)節(jié)點(diǎn)，該第二存儲(chǔ)節(jié)點(diǎn)的一第一端連接至該第二 N型開關(guān)元 件的一第二端。
12. 如權(quán)利要求11所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其中該第一 N型開關(guān) 元件為一第一NMOS晶體管且該第一NMOS晶體管的柵極連接至該第一字 線，該第一 NMOS的漏極與源極連接至該第一位線與該第一存儲(chǔ)節(jié)點(diǎn)的該第 一端。
13. 如權(quán)利要求11所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其中該第二N型開關(guān) 元件為一第二 NMOS晶體管且該第二NMOS晶體管的柵極連接至該第一字 線，該第二 NMOS的漏極與源極連接至該第一反相位線與該第二存儲(chǔ)節(jié)點(diǎn)的 該第一端。
14. 如權(quán)利要求11所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其中該第一存儲(chǔ)節(jié)點(diǎn)具 有浮接的一第二端且該第二存儲(chǔ)節(jié)點(diǎn)具有浮接的一第二端。
15. 如權(quán)利要求11所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其中該第一存儲(chǔ)節(jié)點(diǎn)為 一第三NMOS晶體管所構(gòu)成的一NMOS電容，且該第二存儲(chǔ)節(jié)點(diǎn)為一第四 NMOS晶體管所構(gòu)成的該NMOS電容。
16. 如權(quán)利要求15所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其中該第三NMOS晶 體管與該第四NMOS晶體管的柵極連接至一外部偏壓。
17. 如權(quán)利要求15所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其中該第三NMOS晶 體管漏極連接至該第一 N型開關(guān)元件的該第二端，且該第三NMOS晶體管 源極為浮接。
18. 如權(quán)利要求15所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其中該第四NMOS晶 體管漏極連接至該第二 N型開關(guān)元件的該第二端，且該第四NMOS晶體管 源極為浮接。
19. 如權(quán)利要求11所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其中該第一存儲(chǔ)節(jié)點(diǎn)與 該第二存儲(chǔ)節(jié)點(diǎn)中存儲(chǔ)互補(bǔ)的數(shù)據(jù)。
20. 如權(quán)利要求10所述的靜態(tài)隨機(jī)存取存儲(chǔ)器，其中該隱藏式更新單元 中還包括一振蕩器與一旗標(biāo)暫存器，且該振蕩器可產(chǎn)生頻率低于該時(shí)鐘脈沖 信號(hào)的一振蕩時(shí)鐘脈沖信號(hào)傳遞至該旗標(biāo)暫存器，當(dāng)該旗標(biāo)暫存器接收到該 振蕩時(shí)鐘脈沖信號(hào)的一第一電平時(shí)，該旗標(biāo)暫存器被設(shè)定且提供一設(shè)定信號(hào) 至該主控電路使得該主控電路自動(dòng)產(chǎn)生一更新使能信號(hào)以及相對(duì)應(yīng)的地址 信號(hào)至該行解碼器進(jìn)行該數(shù)據(jù)更新運(yùn)算，且該更新使能信號(hào)可傳遞至該旗標(biāo) 暫存器用以重置該旗標(biāo)暫存器。
全文摘要
本發(fā)明公開一種二晶體管式靜態(tài)隨機(jī)存取存儲(chǔ)器及其記憶胞，該記憶胞包括一第一N型開關(guān)元件，該第一N型開關(guān)元件具有一控制端連接至一字線，且該第一N型開關(guān)元件的一第一端連接至一位線；一第二N型開關(guān)元件，該第二N型開關(guān)元件具有一控制端連接至該字線，且該第二N型開關(guān)元件的一第一端連接至一反相的位線；一第一存儲(chǔ)節(jié)點(diǎn)，該第一存儲(chǔ)節(jié)點(diǎn)的一第一端連接至該第一N型開關(guān)元件的一第二端；以及，一第二存儲(chǔ)節(jié)點(diǎn)，該第二存儲(chǔ)節(jié)點(diǎn)的一第一端連接至該第二N型開關(guān)元件的一第二端。本發(fā)明可以降低SRAM的面積，相較于6T記憶胞所組成的SRAM，布局面積減少40％以上。使用者也不需要利用外部數(shù)據(jù)更新電路來進(jìn)行SRAM數(shù)據(jù)的更新。
文檔編號(hào)G11C11/417GK101261878SQ20081009299
公開日2008年9月10日 申請(qǐng)日期2008年4月22日 優(yōu)先權(quán)日2008年4月22日
發(fā)明者劉國(guó)楨, 柏正豪, 石維強(qiáng) 申請(qǐng)人:智原科技股份有限公司