專(zhuān)利名稱(chēng)：具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型是有關(guān)于一種靜態(tài)隨機(jī)存取存儲(chǔ)器(static randomaccess memory；SRAM)，且特別是有關(guān)于一種具有多重柵極場(chǎng)效晶體管(multiple-gate field-effect transistor；MGFET)且較佳穩(wěn)定度的靜態(tài)隨機(jī)存取存儲(chǔ)單元(SRAM cell)。
背景技術(shù)：
SRAM為常見(jiàn)的存儲(chǔ)器，本身是屬于一種揮發(fā)性(volatile)的存儲(chǔ)器，亦即，當(dāng)供給SRAM的電力消失之后，所儲(chǔ)存的數(shù)據(jù)會(huì)同時(shí)抹除。SRAM儲(chǔ)存數(shù)據(jù)的方式是利用存儲(chǔ)單元(memory cell)內(nèi)晶體管的導(dǎo)電狀態(tài)來(lái)達(dá)成，SRAM的設(shè)計(jì)是采用互耦合晶體管為基礎(chǔ)，沒(méi)有電容器放電的問(wèn)題，不需要不斷充電以保持?jǐn)?shù)據(jù)不流失，也就是不需做存儲(chǔ)器更新的動(dòng)作，這與同屬揮發(fā)性存儲(chǔ)器的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)利用電容器帶電狀態(tài)儲(chǔ)存數(shù)據(jù)的方式并不相同。SRAM的存取速度相當(dāng)快，因此有在計(jì)算機(jī)系統(tǒng)中當(dāng)作高速緩存(cache memory)等的應(yīng)用。
圖1為6T-SRAM存儲(chǔ)單元的電路圖，圖2是繪示對(duì)應(yīng)于圖1的傳統(tǒng)的布局圖，為了簡(jiǎn)化圖式，金屬內(nèi)聯(lián)機(jī)的部分并未繪示。典型的6T-SRAM存儲(chǔ)單元10是由上拉晶體管PU1和PU2、下拉晶體管PD1和PD2和存取晶體管PG1和PG2構(gòu)成正反器(flip-flop)，其中上拉晶體管PU1和PU2及下拉晶體管PD1和PD2構(gòu)成栓鎖電路(latch)，使數(shù)據(jù)可以栓鎖在儲(chǔ)存節(jié)點(diǎn)SN1或SN2。其中，上拉晶體管PU1和PU2做為主動(dòng)負(fù)載之用，亦可以一般的電阻R1和R2來(lái)取代做為上拉組件，在此情況下即為4T-SRAM，如圖3所示。
其中上拉晶體管PU1與下拉晶體管PD1構(gòu)成的串接電路，其兩端點(diǎn)分別耦接于一電壓源VDD與接地GND，意即，上拉晶體管PU1的源極S3耦接于電壓源VDD，下拉晶體管PD1的源極S1耦接于接地線GND。同樣地，上拉晶體管PU2與下拉晶體管PD2構(gòu)成的串接電路，其兩端點(diǎn)亦分別耦接于上述電壓源VDD與接地線GND，意即，上拉晶體管PU2的源極S4耦接于電壓源VDD，下拉晶體管PD2的源極S2耦接于接地GND。
此外，在儲(chǔ)存節(jié)點(diǎn)SN1處，是分別連接有下拉晶體管PD2和上拉晶體管PU2柵極(Gate)G2和G4、及下拉晶體管PD1、上拉晶體管PU1和存取晶體管PG1的漏極(Drain)D1、D3和D5；同樣地，在儲(chǔ)存節(jié)點(diǎn)SN2上，亦分別連接有下拉晶體管PD1和上拉晶體管PU1的柵極G1和G3、及下拉晶體管PD2、上拉晶體管PU2和存取晶體管PG2的漏極D2、D4和D6。至于存取晶體管PG1與PG2的柵極G5、G6則皆耦接至字符線(Word Line)WL，而存取晶體管PG1與PG2的源極(Source)S5和S6則分別耦接至位元線(Bit Line)BL和BL。
通常，上拉晶體管PU1和PU2是為p溝道型晶體管，設(shè)置于n型井區(qū)NW的主動(dòng)區(qū)AA中。下拉晶體管PD1和PD2和存取晶體管PG1與PG2是為n溝道型晶體管，設(shè)置于p型井區(qū)PW的主動(dòng)區(qū)AA中。
儲(chǔ)存節(jié)點(diǎn)SN1和SN2會(huì)產(chǎn)生邏輯位準(zhǔn)相異的邏輯信號(hào)，亦即，寫(xiě)入存儲(chǔ)單元10的數(shù)據(jù)將會(huì)儲(chǔ)存于下拉晶體管PD1和PD2的漏極端點(diǎn)D1、D2。字符線WL則作為尋址用，控制存取晶體管PG1和PG2的開(kāi)關(guān)狀態(tài)；位元線BL和BL則分別讀取或?qū)懭雰?chǔ)存節(jié)點(diǎn)SN1和SN2的邏輯值。
傳統(tǒng)的SRAM數(shù)組包括復(fù)數(shù)列(rows)和復(fù)數(shù)行(columns)的SRAM存儲(chǔ)單元，相同列的SRAM存儲(chǔ)單元共享一字符線WL，相同行的SRAM存儲(chǔ)單元共享同一對(duì)位元線BL和BL。
當(dāng)SRAM在等待存取信號(hào)期間，所有的字符線是處于低位準(zhǔn)(即接地位準(zhǔn)，GND)，所有的位元線是施加待命電壓位準(zhǔn)(即來(lái)自電源供應(yīng)器的電壓源位準(zhǔn)，VDD)，因此所有的存取晶體管均處于關(guān)的狀態(tài)。維持?jǐn)?shù)據(jù)1和0的方式和儲(chǔ)存節(jié)點(diǎn)的狀態(tài)如表一所示。當(dāng)取出數(shù)據(jù)時(shí)，在選定的字符線施加電壓源的偏壓，則有一半的存取晶體管會(huì)被同時(shí)開(kāi)啟。對(duì)沿該條選定的字符線沿線的每一存儲(chǔ)單元而言，只有一存取晶體管被開(kāi)啟。
表一

在進(jìn)行讀取操作時(shí)，將存儲(chǔ)單元內(nèi)的位元線BL或BL從高位準(zhǔn)拉下。當(dāng)存儲(chǔ)單元的數(shù)據(jù)為0，則將位元線BL自高位準(zhǔn)下拉；當(dāng)存儲(chǔ)單元的數(shù)據(jù)為1，則將位元線BL自高位準(zhǔn)下拉。再借由位元線選擇多任務(wù)器(bit select multiplexor)和感測(cè)放大器(sense amplifier)而讀取產(chǎn)生數(shù)字訊號(hào)。沿著選定的字符線的那些未選擇的存儲(chǔ)單元，是稱(chēng)為半選定的存儲(chǔ)單元。
在寫(xiě)入操作時(shí)，位選擇電路會(huì)將輸入數(shù)據(jù)寫(xiě)入選定的位元線對(duì)。寫(xiě)入數(shù)據(jù)1和0的方式如表二所示表二

未選定的位元線是耦接至高電壓VDD，且會(huì)被半選定的存儲(chǔ)單元逐漸地下拉。因此，在讀取操作時(shí)，當(dāng)每一存儲(chǔ)單元的一存取晶體管開(kāi)啟時(shí)，所有沿著選定的字符線的存儲(chǔ)單元都被干擾。在寫(xiě)入操作時(shí)，所有半選定的存儲(chǔ)單元會(huì)如同在讀取操作時(shí)同時(shí)被干擾。當(dāng)存儲(chǔ)單元為0時(shí)，儲(chǔ)存節(jié)點(diǎn)SN1會(huì)處于接地狀態(tài)。當(dāng)字符線提升至高電壓時(shí)，存取晶體管開(kāi)啟，位元線BL上拉至電壓源的電壓，并將儲(chǔ)存節(jié)點(diǎn)SN1上拉。因此，存取晶體管PG1和下拉晶體管PD1做為儲(chǔ)存節(jié)點(diǎn)SN1在電壓源和接地之間的電位分配器。為了避免儲(chǔ)存節(jié)點(diǎn)SN1上升超過(guò)下拉晶體管PD2的啟始電壓，下拉晶體管PD1的導(dǎo)抗(conductance)必須大于存取晶體管PG1的導(dǎo)抗。此外，在下拉晶體管PD2開(kāi)啟、儲(chǔ)存節(jié)點(diǎn)SN2下拉、上拉晶體管PU1開(kāi)啟、且儲(chǔ)存節(jié)點(diǎn)SN1從接地上拉至電壓源的電壓的情況下，存儲(chǔ)單元會(huì)從0狀態(tài)改變成1狀態(tài)。
因此，下拉晶體管的導(dǎo)抗與存取晶體管的導(dǎo)抗的比值是為量測(cè)SRAM存儲(chǔ)單元的穩(wěn)定度或維持其數(shù)據(jù)狀態(tài)的能力的參考值，此比值稱(chēng)為β或β比值。
由于晶體管的導(dǎo)抗大致正比于有效的載子遷移率(meff)以及組件寬度對(duì)溝道長(zhǎng)度的比值(W/L)，因此，SRAM存儲(chǔ)單元的β比值大致正比于下拉晶體管的meff，PD×WPD/LPD以及存取晶體管的meff，PG×WPG/LPG。如果下拉晶體管和存取晶體管的溝道長(zhǎng)度相同，即LPD＝LPG，則β比值變成下拉晶體管的溝道寬度和存取晶體管的溝道寬度的比值，即β∝WPD/WPG。
從另一觀點(diǎn)來(lái)看，寫(xiě)入能力和穩(wěn)定度是相對(duì)立的。當(dāng)存儲(chǔ)單元愈穩(wěn)定，要將存儲(chǔ)單元寫(xiě)入不同的狀態(tài)會(huì)變得相當(dāng)困難。如上所述，較窄的存取晶體管會(huì)使存儲(chǔ)單元有較好的穩(wěn)定度，但是電流就會(huì)相對(duì)減小，因而要在位元線得到預(yù)定大小的信號(hào)則需要較多的時(shí)間。存儲(chǔ)單元可以下拉位元線的速度，嚴(yán)重地受限于下拉晶體管和存取晶體管，而增加下拉晶體管和存取晶體管其中一者或兩者的導(dǎo)抗則可以提高其速度。為了減少讀取時(shí)的延遲，下拉晶體管和存取晶體管兩者的溝道寬度(WPD、WPG)應(yīng)盡可能地加寬。然而，實(shí)際上存儲(chǔ)單元的大小和β比值會(huì)限制晶體管組件的大小。
美國(guó)專(zhuān)利第6,198,173號(hào)標(biāo)題為“SRAM with improved Beta ratio”，Huang提出對(duì)SRAM存儲(chǔ)單元的存取晶體管進(jìn)行額外的硼離子植入，以形成環(huán)狀結(jié)構(gòu)(halo structure)，借以改善SRAM的β值。然而此種方法仍必須配合加寬下拉晶體管和存取晶體管的溝道寬度才能減少讀取時(shí)的延遲，但是如此則會(huì)增加晶體管組件的布局面積。
美國(guó)專(zhuān)利第6,341,083號(hào)標(biāo)題為“CMOS SRAM cell with PFET passgatedevices”，Wong提出以p溝道型場(chǎng)效晶體管做為SRAM的存取晶體管，借以改善存儲(chǔ)單元的穩(wěn)定度。由于電子的遷移率和電洞的移遷率的比值大約為2倍，因此在下拉晶體管和存取晶體管大小相同的情況下，β值即可達(dá)2。然而，利用遷移率較低的電洞做為存取晶體管的載子，亦會(huì)影響操作速度。
美國(guó)專(zhuān)利第6,556,471號(hào)標(biāo)題為“VDD modulated SRAM for highlyscaled，high performance cache”，Chappell提出一種電路設(shè)計(jì)，借由升壓源(boost voltage source)來(lái)增加栓鎖組件的導(dǎo)抗，以提高SRAM的β值。然而，如此會(huì)增加電路設(shè)計(jì)的復(fù)雜性。

發(fā)明內(nèi)容
本實(shí)用新型的目的在于提供一種可提高SRAM的β值的SRAM存儲(chǔ)單元的結(jié)構(gòu)。
本實(shí)用新型的另一目的在于提供一種可以提高下拉晶體管和存取晶體管的導(dǎo)抗，且又可以兼顧改善β值的SRAM存儲(chǔ)單元的結(jié)構(gòu)。
本實(shí)用新型的又一目的在于提供一種可以改變下拉晶體管和存取晶體管的導(dǎo)抗，而達(dá)到任何預(yù)定的β值的SRAM存儲(chǔ)單元的結(jié)構(gòu)。
本實(shí)用新型提出一種具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其中下拉晶體管和存取晶體管分別設(shè)于第一島狀半導(dǎo)體層和第二島狀半導(dǎo)體層。其中，x個(gè)條形第一開(kāi)口是位于第一島狀半導(dǎo)體層中，且與第一柵極電極垂直；第一接觸窗插塞和第二接觸窗插塞，其分別位于第一島狀半導(dǎo)體層的兩側(cè)，并與第一源極和第一漏極電性連接。其中，y個(gè)條形第二開(kāi)口位于第二島狀半導(dǎo)體層中，且與第二柵極電極垂直；第三接觸窗插塞和第四接觸窗插塞，其分別位于第二島狀半導(dǎo)體層的兩側(cè)，并與第二源極和第二漏極電性連接。其中，x和y為大于1的整數(shù)。
依據(jù)本實(shí)用新型一較佳實(shí)施例，其中下拉晶體管和存取晶體管的導(dǎo)抗比值(β)為1.5～3。
依據(jù)本實(shí)用新型一較佳實(shí)施例，下拉晶體管和存取晶體管是n溝道型的多重柵極晶體管。
依據(jù)本實(shí)用新型一較佳實(shí)施例，下拉晶體管和存取晶體管可為雙重柵極晶體管、三重柵極電極體或Ω形多重柵極晶體管。就雙重柵極晶體管而言，第一島狀半導(dǎo)體層和第一柵極電極之間具有第一掩模層，第二島狀半導(dǎo)體層和第二柵極電極之間具有第二掩模層。就三重柵極晶體管而言，第一島狀半導(dǎo)體層的側(cè)壁和頂部是與第一柵極電極之間夾隔第一柵極介電層，第二島狀半導(dǎo)體層的側(cè)壁和頂部是與第二柵極電極之間夾隔第二柵極介電層。
上述的第一和第二接觸窗插塞、以及第三和第四接觸窗插塞的電性接觸方式，可分別與第一和第二島狀半導(dǎo)體層的頂部接觸。或者，x個(gè)條形第一開(kāi)口將第一島狀半導(dǎo)體層分成x+1個(gè)條狀，使第一和第二接觸窗插塞與分成x+1個(gè)條狀的第一島狀半導(dǎo)體層的側(cè)壁接觸；y個(gè)條形第二開(kāi)口將第二島狀半導(dǎo)體層分成y+1個(gè)條狀，使第三和第四接觸窗插塞與分成y+1個(gè)條狀的第二島狀半導(dǎo)體層的側(cè)壁接觸。
依據(jù)本實(shí)用新型一較佳實(shí)施例，當(dāng)?shù)谝粛u狀半導(dǎo)體層和第一柵極電極之間具有第一掩模層，第二島狀半導(dǎo)體層和第二柵極電極之間具有第二掩模層，第一柵極電極和第二柵極電極的寬度相同，則下拉晶體管和存取晶體管的導(dǎo)抗比值(β)為(x+1)/(y+1)。
適用于本實(shí)用新型的靜態(tài)隨機(jī)存取內(nèi)存，包括6T型靜態(tài)隨機(jī)存取存儲(chǔ)單元和4T型靜態(tài)隨機(jī)存取存儲(chǔ)單元。
本實(shí)用新型提供一種具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其中第一和第二負(fù)載具有一共享端點(diǎn)連接至一電壓源，第一和第二下拉晶體管具有一第一共享源極接地，第一下拉晶體管的漏極、第一存取晶體管的漏極、第一負(fù)載的另一端點(diǎn)、和第二下拉晶體管的柵極電極電性連接，第二下拉晶體管的漏極、第二存取晶體管的漏極、第二負(fù)載的另一端點(diǎn)、和第一下拉晶體管的柵極電極電性連接，一對(duì)位元線分別連接至第一和第二存取晶體管的源極，一字符線連接至第一和第二存取晶體管的柵極電極。其中，每一下拉晶體管具有第一島狀半導(dǎo)體層，x個(gè)條形第一開(kāi)口位于第一島狀半導(dǎo)體層中，且與下拉晶體管的柵極電極垂直，下拉晶體管的源極和漏極系分別位于柵極電極兩側(cè)的第一島狀半導(dǎo)體層中。每一存取晶體管具有第二島狀半導(dǎo)體層，y個(gè)條形第二開(kāi)口位于第二島狀半導(dǎo)體層中，且與存取晶體管的柵極電極垂直，存取晶體管的源極和漏極系分別位于柵極電極兩側(cè)的第二島狀半導(dǎo)體層中。x和y為大于1的整數(shù)。再者，每一下拉晶體管的導(dǎo)抗大于每一第一存取晶體管的導(dǎo)抗。
依據(jù)本實(shí)用新型一較佳實(shí)施例，其中下拉晶體管和存取晶體管的導(dǎo)抗比值(β)為1.5～3。
上述的具有多重柵極晶體管之靜態(tài)隨機(jī)存取存儲(chǔ)單元中，負(fù)載可為p溝道型場(chǎng)效晶體管或阻抗。上拉晶體管和存取晶體管為n溝道型場(chǎng)效晶體管。上拉晶體管和存取晶體管可為雙重柵極晶體管、三重柵極晶體管、或Ω形多重柵極晶體管。
依據(jù)本實(shí)用新型一較佳實(shí)施例，其中第一接觸窗插塞是與第一下拉晶體管的漏極和第一存取晶體管的漏極接觸，并電性連接至第一負(fù)載的另一端點(diǎn)和第二下拉晶體管的柵極電極；第二接觸窗插塞是與第二下拉晶體管的漏極和第二存取晶體管的漏極接觸，并電性連接至第二負(fù)載的另一端點(diǎn)和第一下拉晶體管的柵極電極；第三接觸窗插塞是與下拉晶體管的第一共享源極接觸，并藉由第三接觸窗插塞接地；以及第四接觸窗插塞和第五接觸窗插塞是分別與第一存取晶體管和第二存取晶體管的源極接觸，并分別電性連接至位元線。


圖1為6T-SRAM存儲(chǔ)單元的電路圖；圖2是繪示對(duì)應(yīng)于第1圖的傳統(tǒng)的布局圖；圖3為4T-SRAM存儲(chǔ)單元的電路圖；圖4A和圖4B是分別為一種下拉晶體管和存取晶體管的布局，其中包括島狀半導(dǎo)體主動(dòng)區(qū)、源極、漏極、接觸窗插塞和柵極電極的相對(duì)配置關(guān)系；
圖5A和圖5B是分別為另一種下拉晶體管和存取晶體管的布局，其中包括島狀半導(dǎo)體主動(dòng)區(qū)、源極、漏極、接觸窗插塞和柵極電極的相對(duì)配置關(guān)系；圖6A至圖6D是為布局圖，其表示本實(shí)用新型的一種SRAM存儲(chǔ)單元的制造方法；圖7A是為雙重柵極晶體管的立體圖；圖7B為圖7A沿柵極電極方向的剖面圖；圖8A是為三重柵極晶體管的立體圖；圖8B為圖8A沿柵極電極方向的剖面圖；圖9A是為Ω形多重柵極晶體管的立體圖；圖9B為圖9A沿柵極電極方向的剖面圖；圖10A至圖10C是為剖面圖，其表示本實(shí)用新型的一種以雙重柵極晶體管做為驅(qū)動(dòng)組件的SRAM存儲(chǔ)單元的制造方法，其中圖10A是為圖6A的I-I’剖面圖，圖10B是為圖6B的I-I’剖面圖，圖10C是為圖6C的I-I’剖面圖；圖11A至圖11B是為剖面圖，其表示本實(shí)用新型的一種以三重柵極晶體管做為驅(qū)動(dòng)組件的SRAM存儲(chǔ)單元的制造方法；圖12A至圖12B是為剖面圖，其表示本實(shí)用新型的一種以Ω形多重柵極晶體管做為驅(qū)動(dòng)組件的SRAM存儲(chǔ)單元的制造方法；圖13A至圖13B是為布局圖，其表示本實(shí)用新型一第二實(shí)施例的一種SRAM存儲(chǔ)單元的制造方法；圖14是繪示由雙重柵極晶體管所構(gòu)成的存取晶體管PG1和下拉晶體管PD1的島狀半導(dǎo)體主動(dòng)區(qū)和柵極電極的相對(duì)配置關(guān)系的立體圖；圖15是繪示由三重柵極晶體管所構(gòu)成的存取晶體管PG1和下拉晶體管PD1的島狀半導(dǎo)體主動(dòng)區(qū)和柵極電極的相對(duì)配置關(guān)系的立體圖；圖16是為本實(shí)用新型一第三實(shí)施例的一種SRAM存儲(chǔ)單元的布局圖；
圖17是為布局圖，假設(shè)下拉晶體管PD1的島狀半導(dǎo)體主動(dòng)區(qū)的條狀結(jié)構(gòu)有p個(gè)，存取晶體管PG1的島狀半導(dǎo)體主動(dòng)區(qū)的條狀結(jié)構(gòu)有q個(gè)。
符號(hào)說(shuō)明存儲(chǔ)單元10上拉晶體管PU1、PU2下拉晶體管PD1、PD2存取晶體管PG1、PG2儲(chǔ)存節(jié)點(diǎn)SN1、SN2電阻R1、R2柵極G1、G2、G3、G4、G5、G6漏極D1、D2、D3、D4、D5、D6字符線WL源極S1、S2、S3、S4、S5、S6位元線BL、BL島狀半導(dǎo)體主動(dòng)區(qū)30a、30b、50a、50b條狀開(kāi)口32a、32b、52a、52b、130柵極電極34a、34b、54a、54b接觸窗插塞24、26、20、22、44、46、40、42接觸窗插塞102、104、108、112、114、110、120接觸窗插塞122、124、142、144、146、148、150接觸窗插塞152、154、160、162、164柵極電極69島狀半導(dǎo)體層64掩模層66柵極介電層68絕緣層62
基底60半導(dǎo)體層覆絕緣層型基底100導(dǎo)電層P具體實(shí)施方式
下拉晶體管和存取晶體管的導(dǎo)抗比值是量測(cè)SRAM存儲(chǔ)單元的穩(wěn)定度或存儲(chǔ)單元保持其數(shù)據(jù)狀態(tài)的能力的基本量測(cè)值，稱(chēng)為β或β比值。當(dāng)β比值愈大，代表存儲(chǔ)單元就愈穩(wěn)定，且其靜態(tài)噪聲容限度(static noisemargin；SNM)會(huì)增加。
由于晶體管的導(dǎo)抗大致正比于有效的載子遷移率(meff)以及組件寬度對(duì)溝道長(zhǎng)度的比值(W/L)，因此，SRAM存儲(chǔ)單元的β比值大致正比于下拉晶體管的meff，PD×WPD/LPD以及存取晶體管的meff，PG×WPG/LPG。如果下拉晶體管和存取晶體管的溝道長(zhǎng)度相同，即LPD＝LPG，則β比值變成正比于WPD/WPG。而較佳的β比值為1.5-3。
雖然較窄的存取晶體管(即WPG減小)會(huì)使存儲(chǔ)單元有較好的穩(wěn)定度，但是電流就會(huì)相對(duì)減小，因而要在位元線得到預(yù)定大小的信號(hào)則需要較多的時(shí)間。為了減少讀取時(shí)的延遲，下拉晶體管和存取晶體管兩者的溝道寬度(WPD、WPG)應(yīng)盡可能地加寬。
因此，為了改善下拉晶體管和存取晶體管的導(dǎo)抗比值(β)，本實(shí)用新型是在不增加晶體管的平面面積下，借由使用多重柵極晶體管，來(lái)改變晶體管的溝道寬度，并同時(shí)提高下拉晶體管的溝道寬度(WPD)和存取晶體管的溝道寬度(WPG)的比值?？蓱?yīng)用于SRAM存儲(chǔ)單元的晶體管的結(jié)構(gòu)包括雙重柵極晶體管、三重柵極晶體管、以及Ω形多重柵極晶體管。
下拉晶體管和存取晶體管的布局圖4A和圖4B是分別為一種下拉晶體管和存取晶體管的布局，其中包括島狀半導(dǎo)體主動(dòng)區(qū)、源極、漏極、接觸窗插塞和柵極電極的相對(duì)配置關(guān)系。
在圖4A中，下拉晶體管的島狀半導(dǎo)體主動(dòng)區(qū)30a具有二條狀開(kāi)口32a與島狀半導(dǎo)體主動(dòng)區(qū)30a的走向平行，且與柵極電極34a垂直，且柵極電極34a往下延伸至開(kāi)口32a內(nèi)。源極S和漏極D則分別位于柵極電極34a兩側(cè)的半導(dǎo)體主動(dòng)區(qū)30a中。接觸窗插塞24和26是位于島狀半導(dǎo)體主動(dòng)區(qū)30a的頂部分別與源極S和漏極D電性接觸，而開(kāi)口32a并未延伸至接觸窗插塞24和26處。
在圖4B中，存取晶體管的島狀半導(dǎo)體主動(dòng)區(qū)30b具有一條狀開(kāi)口32b與島狀半導(dǎo)體主動(dòng)區(qū)30b的走向平行，且與柵極電極34b垂直，且柵極電極34b往下延伸至開(kāi)口32b內(nèi)。源極S和漏極D則分別位于柵極電極34b兩側(cè)的半導(dǎo)體主動(dòng)區(qū)30b中。接觸窗插塞20和22是位于島狀半導(dǎo)體主動(dòng)區(qū)30b的頂部分別與源極S和漏極D電性接觸，而開(kāi)口32b并未延伸至接觸窗插塞20和22處。
條狀開(kāi)口32a和32b的數(shù)目可以根據(jù)實(shí)際的狀況而做調(diào)整，借由控制開(kāi)口32a和32b于島狀半導(dǎo)體主動(dòng)區(qū)30a和30b的分配情況，而可以控制β比值，而β比值亦會(huì)因搭配的晶體管的結(jié)構(gòu)(例如雙重柵極晶體管、三重柵極晶體管、以及Ω形三重柵極晶體管)不同而不同，此部分將在后續(xù)的實(shí)施例中做詳細(xì)說(shuō)明。
圖5A和圖5B是分別為另一種下拉晶體管和存取晶體管的布局，其中包括島狀半導(dǎo)體主動(dòng)區(qū)、源極、漏極、接觸窗插塞和柵極電極的相對(duì)配置關(guān)系。
在圖5A中，下拉晶體管的島狀半導(dǎo)體主動(dòng)區(qū)50a中具有二條狀開(kāi)口52a將其分成相互平行排列的三條狀結(jié)構(gòu)，與柵極電極54a垂直，且柵極電極54a往下延伸至開(kāi)口52a內(nèi)。源極S和漏極D則分別位于柵極電極54a兩側(cè)的島狀半導(dǎo)體主動(dòng)區(qū)50a中。接觸窗插塞44和46是位于島狀半導(dǎo)體主動(dòng)區(qū)50a的頂部和側(cè)壁(包括開(kāi)口52a中的島狀半導(dǎo)體主動(dòng)區(qū)50a的側(cè)壁)，分別與源極S和漏極D電性接觸。
在圖5B中，存取晶體管的島狀半導(dǎo)體主動(dòng)區(qū)50b中具有一條狀開(kāi)口52b將其分成相互平行排列的二條結(jié)構(gòu)，與柵極電極54b垂直，且柵極電極54b往下延伸至開(kāi)口52b內(nèi)。源極S和漏極D則分別位于柵極電極54b兩側(cè)的半導(dǎo)體主動(dòng)區(qū)50b中。接觸窗插塞40和42是位于島狀半導(dǎo)體主動(dòng)區(qū)50b的頂部和側(cè)壁(包括開(kāi)口52a中的島狀半導(dǎo)體主動(dòng)區(qū)50a的側(cè)壁)，分別與源極S和漏極D電性接觸。
條狀開(kāi)口52a和52b的數(shù)目可以根據(jù)實(shí)際的狀況而做調(diào)整，借由控制開(kāi)口52a和52b于島狀半導(dǎo)體主動(dòng)區(qū)50a和50b的分配情況，而可以控制β比值，而β比值亦會(huì)因搭配的晶體管的結(jié)構(gòu)(例如雙重柵極晶體管、三重柵極晶體管、以及Ω形多重柵極晶體管)不同而不同，此部分將在后續(xù)的實(shí)施例中做詳細(xì)說(shuō)明。
上述第二種電路布局圖中，接觸窗插塞40、42、44、46與源極S/漏極D接觸的面積又多了島狀半導(dǎo)體主動(dòng)區(qū)50a和50b的側(cè)壁部分，因此可以有效降低接觸電阻。接觸電阻的降低可以得到高驅(qū)動(dòng)電流，以助于提高讀取/寫(xiě)入的速度。
以下將以6個(gè)晶體管型的SRAM(簡(jiǎn)稱(chēng)6T-SRAM)為例，詳細(xì)說(shuō)明本實(shí)用新型。然而本實(shí)用新型并不限于6T-SRAM，4個(gè)晶體管型的SRAM(簡(jiǎn)稱(chēng)4T-SRAM)或是其它型態(tài)的SRAM，例如美國(guó)專(zhuān)利第6,341,083號(hào)的SRAM結(jié)構(gòu)等，亦適用于本實(shí)用新型。
第一實(shí)施例SRAM存儲(chǔ)單元的結(jié)構(gòu)圖6C是為本實(shí)用新型一第一實(shí)施例的一種SRAM存儲(chǔ)單元的布局圖，其中包括島狀半導(dǎo)體主動(dòng)區(qū)、源極、漏極、接觸窗插塞和柵極電極的相對(duì)配置關(guān)系。
6T-SRAM存儲(chǔ)單元基本上包括一對(duì)上拉晶體管PU1和PU2、一對(duì)下拉晶體管PD1和PD2、以及一對(duì)存取晶體管PG1和PG2。其中上拉晶體管PU1和PU2通常為設(shè)置于n型井區(qū)NW的p溝道型場(chǎng)效晶體管(PFET)，下拉晶體管PD1和PD2以及存取晶體管PG1和PG2通常為設(shè)置于p型井區(qū)PW的n溝道型場(chǎng)效晶體管(NFET)。
上述六個(gè)晶體管是為設(shè)置于島狀半導(dǎo)體主動(dòng)區(qū)AA中的多重柵極晶體管，例如雙重柵極晶體管、三重柵極晶體管、或Ω形多重柵極晶體管。
對(duì)應(yīng)于存取晶體管PG1和PG2的半導(dǎo)體主動(dòng)區(qū)AA是設(shè)置一個(gè)開(kāi)口130，因此可以視為有二個(gè)并聯(lián)的多重柵極晶體管，并利用半導(dǎo)體主動(dòng)區(qū)AA做為兩端的連接點(diǎn)。對(duì)應(yīng)于下拉晶體管PD1和PD2的半導(dǎo)體主動(dòng)區(qū)AA是設(shè)置二個(gè)開(kāi)口130，因此可以視為有三個(gè)并聯(lián)的多重柵極晶體管，并利用半導(dǎo)體主動(dòng)區(qū)AA做為兩端的連接點(diǎn)。對(duì)應(yīng)于上拉晶體管PU1和PU2的半導(dǎo)體主動(dòng)區(qū)AA是設(shè)置一個(gè)開(kāi)口130，因此可以視為有二個(gè)并聯(lián)的多重柵極晶體管，并利用半導(dǎo)體主動(dòng)區(qū)AA做為兩端的連接點(diǎn)。
上拉晶體管PU1和PU2的漏極分別經(jīng)由接觸窗插塞102和104與內(nèi)聯(lián)機(jī)連接，上拉晶體管PU1和PU2的共享源極是經(jīng)由接觸窗插塞108與內(nèi)聯(lián)機(jī)連接。
下拉晶體管PD1和PD2的共享源極是經(jīng)由接觸窗插塞106與內(nèi)聯(lián)機(jī)連接。下拉晶體管PD1的漏極和存取晶體管PG1的漏極是一同經(jīng)由接觸窗插塞112與內(nèi)聯(lián)機(jī)連接；下拉晶體管PD2的漏極和存取晶體管PG2的漏極是一同經(jīng)由接觸窗插塞114與內(nèi)聯(lián)機(jī)連接。存取晶體管PG1和PG2的漏極分別經(jīng)由接觸窗插塞110和120與內(nèi)聯(lián)機(jī)連接。
上拉晶體管PU1和下拉晶體管PD1的柵極電極P1相連，并經(jīng)由接觸窗插塞124與內(nèi)聯(lián)機(jī)連接。上拉晶體管PU2和下拉晶體管PD2的柵極電極P1相連，并經(jīng)由接觸窗插塞122與內(nèi)聯(lián)機(jī)連接。
(1)雙重柵極晶體管以上述六個(gè)晶體管均為雙重柵極晶體管為例，每一個(gè)雙重柵極晶體管的立體圖如圖7A所示，圖7B為圖7A沿柵極電極方向的剖面圖。
雙重柵極場(chǎng)效晶體管的結(jié)構(gòu)中，島狀半導(dǎo)體主動(dòng)區(qū)AA包括島狀半導(dǎo)體層64和掩模層66的迭層結(jié)構(gòu)。雙重柵極場(chǎng)效晶體管的結(jié)構(gòu)是指將柵極電極69跨立在島狀半導(dǎo)體層64和掩模層66上方及其側(cè)壁，島狀半導(dǎo)體層64頂面具有掩模層66保護(hù)，使得柵極電極69可以控制島狀半導(dǎo)體層64的兩側(cè)的溝道區(qū)。并定義出柵極電極69兩側(cè)位于島狀半導(dǎo)體層64中的源極S和漏極D，柵極電極69和島狀半導(dǎo)體層64之間對(duì)應(yīng)于溝道區(qū)處具有柵極介電層68。
當(dāng)此雙重柵極晶體管組件開(kāi)啟時(shí)，會(huì)形成兩個(gè)反轉(zhuǎn)層(inversionlayers)，以允許更多的電流流通。
其中，島狀半導(dǎo)體層64，設(shè)置于硅覆絕緣層型基底的半導(dǎo)體層中，島狀半導(dǎo)體層64下方為絕緣層62，絕緣層62下方為基底60。
如圖所示的雙重柵極晶體管，其溝道長(zhǎng)度大約為柵極電極69的寬度，溝道寬度為2h。
基本上，6T-SRAM中每個(gè)雙重柵極晶體管的島狀半導(dǎo)體層64的高度會(huì)相同，當(dāng)然也可不同，而在此結(jié)構(gòu)中，溝道長(zhǎng)度是與島狀半導(dǎo)體層64的高度相關(guān)。至于每個(gè)雙重柵極晶體管的寬度，亦可相同或不同，但寬度的不同并不會(huì)影響溝道長(zhǎng)度。
以下拉晶體管PD1和PD2以及存取晶體管PG1和PG2的柵極電極P1的寬度相同為例，即溝道長(zhǎng)度相同的情況下，下拉晶體管PD1和PD2的溝道寬度為3×2h，存取晶體管PG1和PG2的溝道寬度為2×2h，故β＝(3×2h)(2×2h)＝1.5。
(2)三重柵極晶體管以上述六個(gè)晶體管均為三重柵極晶體管為例，每一個(gè)三重柵極晶體管的立體圖如圖8A所示，圖8B為圖8A沿柵極電極方向的剖面圖。
三重柵極場(chǎng)效晶體管的結(jié)構(gòu)中，島狀半導(dǎo)體主動(dòng)區(qū)AA是由島狀半導(dǎo)體層64所構(gòu)成。三重柵極場(chǎng)效晶體管的結(jié)構(gòu)是指將柵極電極69跨立在島狀半導(dǎo)體層64上方及其側(cè)壁，使得柵極電極69可以控制島狀半導(dǎo)體層64的頂部及兩側(cè)的溝道區(qū)。并定義出柵極電極69兩側(cè)位于島狀半導(dǎo)體層64中的源極S和漏極D，柵極電極69和島狀半導(dǎo)體層64之間對(duì)應(yīng)于溝道區(qū)處具有柵極介電層68。
當(dāng)此三重閘晶體管組件開(kāi)啟時(shí)，會(huì)同時(shí)于頂部和側(cè)面形成三個(gè)反轉(zhuǎn)層，以允許更多的電流流通。
其中，島狀半導(dǎo)體層64，設(shè)置于硅覆絕緣層型基底的半導(dǎo)體層中，島狀半導(dǎo)體層64下方為絕緣層62，絕緣層62下方為基底60。
如圖所示的三重閘晶體管，其溝道長(zhǎng)度大約為柵極電極69的寬度，溝道寬度為2h+w。
基本上，6T-SRAM中每個(gè)三重柵極晶體管的島狀半導(dǎo)體層64的高度h會(huì)相同，當(dāng)然也可不同，寬度w亦可相同或不同。而在此結(jié)構(gòu)中，溝道長(zhǎng)度是與島狀半導(dǎo)體層64的高度h和寬度w相關(guān)。
以下拉晶體管PD1和PD2以及存取晶體管PG1和PG2的柵極電極P1的寬度相同為例，即溝道長(zhǎng)度相同的情況下，假設(shè)島狀半導(dǎo)體主動(dòng)區(qū)AA被開(kāi)口130分成等寬的條狀結(jié)構(gòu)，即w相同，則下拉晶體管PD1和PD2的溝道寬度為3×(2h+w)，存取晶體管PG1和PG2的溝道寬度為2×(2h+w)，故β＝1.5。
(3)Ω形多重柵極晶體管以上述六個(gè)晶體管均為Ω形多重柵極晶體管為例，每一個(gè)Ω形多重柵極晶體管的立體圖如圖9A所示，圖9B為圖9A沿柵極電極方向的剖面圖。
Ω形多重柵極場(chǎng)效晶體管的結(jié)構(gòu)中，島狀半導(dǎo)體主動(dòng)區(qū)AA是由島狀半導(dǎo)體層64所構(gòu)成。Ω形多重柵極場(chǎng)效晶體管的結(jié)構(gòu)是指將柵極電極69跨立在島狀半導(dǎo)體層64頂部、側(cè)壁和部分底部，使得柵極電極69可以控制島狀半導(dǎo)體層64的頂部、兩側(cè)和部分底部的溝道區(qū)。并定義出柵極電極69兩側(cè)位于島狀半導(dǎo)體層64中的源極S和漏極D，柵極電極69和島狀半導(dǎo)體層64之間對(duì)應(yīng)于溝道區(qū)處具有柵極介電層68。
當(dāng)此Ω形多重閘晶體管組件開(kāi)啟時(shí)，會(huì)同時(shí)于頂部、兩側(cè)面和部分底部形成反轉(zhuǎn)層，以允許更多的電流流通。
其中，島狀半導(dǎo)體層64，設(shè)置于硅覆絕緣層型基底的半導(dǎo)體層中，島狀半導(dǎo)體層64下方為絕緣層62，絕緣層62下方為基底60。而且，島狀半導(dǎo)體層64下方的絕緣層62略為凹陷R，以露出島狀半導(dǎo)體層64的部分底部面，露出的單邊寬度為E。
如圖所示的Ω形多重閘晶體管，其溝道長(zhǎng)度大約為柵極電極69的寬度，溝道寬度為2h+w+2E。
基本上，6T-SRAM中每個(gè)三重柵極晶體管的島狀半導(dǎo)體層64的高度h會(huì)相同，當(dāng)然也可不同，寬度w亦可相同或不同，底部面露出的寬度為E亦可相同或不同。而在此結(jié)構(gòu)中，溝道長(zhǎng)度是與島狀半導(dǎo)體層64的高度h和寬度w以及底部面露出的寬度E相關(guān)。
以下拉晶體管PD1和PD2以及存取晶體管PG1和PG2的柵極電極P1的寬度相同為例，即溝道長(zhǎng)度相同的情況下，假設(shè)島狀半導(dǎo)體主動(dòng)區(qū)AA被開(kāi)口130分成等寬的條狀結(jié)構(gòu)，即w相同，則下拉晶體管PD1和PD2的溝道寬度為3×(2h+w+2E)，存取晶體管PG1和PG2的溝道寬度為2×(2h+w+2E)，故β＝1.5。
在上述的雙重柵極晶體管、三重柵極晶體管、以及Ω形多重柵極晶體管中，柵極介電層68的材質(zhì)可為一般的介電材質(zhì)，例如氧化硅或氮氧化硅，其厚度約為3至100埃。亦可為高介電常數(shù)的介電材質(zhì)，例如金屬氧化物例如氧化鑭(lanthanum oxide，La2O3)、氧化鋁(aluminum oxide，Al2O3)、氧化鉿(hafnium oxide，HfO2)、氮氧化鉿(HfON)、或氧化鋯(zirconium oxide，ZrO2)，其等效氧化層厚度約為3至100埃。上述的柵極電極69的材質(zhì)可為多晶硅、多晶硅鍺、耐火金屬材質(zhì)(例如鉬或鎢)、導(dǎo)電性化合物(例如氮化鈦)、或其它導(dǎo)電材質(zhì)。
SRAM存儲(chǔ)單元的制造方法(1)雙重柵極晶體管以下將配合圖6A至圖6D以及圖10A至圖10C詳細(xì)說(shuō)明本實(shí)用新型的一種SRAM存儲(chǔ)單元的制造方法，并配合以雙重柵極晶體管為例做說(shuō)明。其中圖10A是為圖6A的I-I’剖面圖，圖10B是為圖6B的I-I’剖面圖，圖10C是為圖6C的I-I’剖面圖。
首先請(qǐng)參照?qǐng)D6A和圖10A，提供一半導(dǎo)體層覆絕緣層型基底100，例如是硅覆絕緣層型基底(silicon-on-insulator substrate；SOI)，此外，半導(dǎo)體層亦可為硅鍺，絕緣層可為氧化硅。
接著，于基底100中的半導(dǎo)體層定義P井PW和N井NW，其定義方法例如是進(jìn)行離子植入法。
接著，于基底100上形成一掩模層66，掩模層66的材質(zhì)可為氧化硅或氮化硅。并借由蝕刻制程將掩模層66轉(zhuǎn)移至半導(dǎo)體層64中，以將其定義成島狀半導(dǎo)體層64，即為組件主動(dòng)區(qū)AA，以暴露出組件主動(dòng)區(qū)AA外的基底100的絕緣層62，如圖10B所示。圖6A中為了更清楚表現(xiàn)島狀半導(dǎo)體層64的區(qū)域，該區(qū)域是以斜線表示。
其中，對(duì)應(yīng)于下拉晶體管PD1和PD2的半導(dǎo)體主動(dòng)區(qū)AA具有二條狀開(kāi)口130；對(duì)應(yīng)于存取晶體管PG1和PG2的半導(dǎo)體主動(dòng)區(qū)AA具有一條狀開(kāi)口130；對(duì)應(yīng)于上拉晶體管PU1和PU2的半導(dǎo)體主動(dòng)區(qū)AA具有一條狀開(kāi)口130。
在進(jìn)行后續(xù)的柵極介電層的制程之前，可以選擇進(jìn)行表面平滑化步驟，以改善或降低島狀半導(dǎo)體層64的表面粗糙度。其平滑化的方法例如是進(jìn)行犧牲氧化(sacrificial oxidation)和側(cè)壁處理?yè)褚换騼烧叨歼M(jìn)行。側(cè)壁處理的方法為在1000℃含氫(H2)的環(huán)境下進(jìn)行高溫回火。犧牲性氧化處理是指于表面氧化生成一層氧化硅，借此修復(fù)表面于蝕刻過(guò)程中所受到的傷害，再將氧化硅移除。表面平滑化的目的在于使組件具有好的載子遷移率，以及利于后續(xù)形成可靠度佳的柵極絕緣層。
接著請(qǐng)同時(shí)參照?qǐng)D6B和圖10C，進(jìn)行柵極介電層68的形成制程，其形成方法包括熱氧化法、化學(xué)氣相沉積法、濺鍍法等，其材質(zhì)包括一般的介電材質(zhì)，例如氧化硅或氮氧化硅，其厚度約為3至100埃。亦可為高介電常數(shù)的介電材質(zhì)，例如氧化鑭(La2O3)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氮氧化鉿(HfON)、或氧化鋯(ZrO2)，其等效氧化層厚度約為3至100埃。
接著進(jìn)行沉積導(dǎo)電材料，其材質(zhì)可為多晶硅、多晶硅鍺、耐火金屬材質(zhì)(例如鉬或鎢)、導(dǎo)電性化合物(例如氮化鈦)、或其它導(dǎo)電材質(zhì)。之后，形成一具有柵極電極圖案的掩模層，并進(jìn)行蝕刻制程以將其下方的導(dǎo)電材料層定義而形成具有字符線WL和柵極電極的導(dǎo)電層P1。
接著進(jìn)行源極/漏極的制程。以形成具有淡摻雜漏極結(jié)構(gòu)(LDDstructure)的源極/漏極為例，首先，進(jìn)行淡摻雜，以形成LDD區(qū)，其方法例如是離子植入法、電漿侵入離子植入法(plasma immersion ionimplantation；PIII)等。接著，于柵極電極P1兩側(cè)形成間隙壁，其材質(zhì)例如是氮化硅、氧化硅、或其迭層等，其形成方法例如是先沉積一層絕緣層，再進(jìn)行回蝕刻而成。之后，進(jìn)行濃摻雜，以形成源極/漏極，其方法例如是離子植入法、電漿侵入離子植入法、氣態(tài)或固態(tài)源擴(kuò)散等。
為了降低源極/漏極的接面電阻，可在源極/漏極表面形成一層導(dǎo)電層，其材質(zhì)可為硅化金屬(例如硅化鈦、硅化鈷或硅化鎳等)、氮化金屬(氮化鈦、氮化鉭)、金屬(例如鎢、銅)、或重?fù)诫s的半導(dǎo)體(例如n+硅)。以硅化金屬為例，其形成方法例如是自對(duì)準(zhǔn)金屬硅化物制程。
接著請(qǐng)參照?qǐng)D6C，進(jìn)行接觸窗插塞的制程。首先，覆蓋一層絕緣層于上述所形成的組件后，于絕緣層和島狀元件主動(dòng)區(qū)AA頂部的掩模層66中形成接觸窗插塞102、104、106、108、110、112、114、120、122、124。其中，接觸窗插塞102、104、106、108、110、112、114、120是形成于島狀半導(dǎo)體層64的頂部，接觸窗插塞122、124是形成于導(dǎo)電層P1的頂部。
接著請(qǐng)參照?qǐng)D6D，之后于已形成上述的接觸窗插塞102、104、106、108、110、112、114、120的絕緣層上形成第一層內(nèi)聯(lián)機(jī)，一般為金屬層，材質(zhì)可為鋁、鋁銅合金或銅，并對(duì)第一層金屬層進(jìn)行微影蝕刻，以形成與插塞102、112和122互相導(dǎo)通的金屬線、與插塞104、114和124互相導(dǎo)通的金屬線、使插塞106連接至接地線GND、使插塞108連接至電壓源VDD、使插塞110連接至位元線BL、以及使插塞120連接至位元線BL的金屬層M1。
(2)三重柵極晶體管制造由三重柵極晶體管所構(gòu)成的SRAM存儲(chǔ)單元的方法大致與由雙重柵極晶體管所構(gòu)成的相同，不同處在于，進(jìn)行柵極介電層68制程之前，更包括將圖10B所示的掩模層66移除，以形成如圖11A所示的結(jié)構(gòu)，其中圖11A是對(duì)應(yīng)于圖6B的I-I’剖面圖。
若在制程中選擇進(jìn)行表面平滑化步驟，則移除掩模層66的步驟可以在進(jìn)行表面平滑化步驟之前，亦可以在移除掩模層66的步驟之后進(jìn)行。若掩模層66的材質(zhì)為高分子材質(zhì)，例如光阻材質(zhì)，則必須在進(jìn)行表面平滑化步驟之前移除。
接著請(qǐng)參照?qǐng)D11B，其是對(duì)應(yīng)于圖6C的I-I’切線，于島狀半導(dǎo)體層64的表面形成柵極介電層68，其方法和材質(zhì)承上所述。之后，于已形成柵極介電層68的基底上形成具有字符線和柵極電極圖案的導(dǎo)電層P1，其方法和材質(zhì)亦如前所述。
(3)Ω形多重柵極晶體管制造由Ω形多重柵極晶體管所構(gòu)成的SRAM存儲(chǔ)單元的方法大致與由雙重柵極晶體管所構(gòu)成的相同，不同處在于，進(jìn)行柵極介電層68制程之前，更包括將圖10B所示的掩模層66移除，以形成如圖12A所示的結(jié)構(gòu)，其中圖12A是對(duì)應(yīng)于圖6B的I-I’剖面圖。再接著進(jìn)行底切制程，使部分絕緣層62凹陷，露出島狀半導(dǎo)體層64的部分底部，以形成如圖12B所示的結(jié)構(gòu)，其中圖12B亦為對(duì)應(yīng)于圖6B的I-I’剖面圖。
上述進(jìn)行底切制程的方法例如是進(jìn)行蝕刻制程，以蝕刻材質(zhì)為氧化硅的絕緣層62為例，例如利用稀釋的氫氟酸(HF)對(duì)絕緣層62進(jìn)行濕蝕刻，蝕刻液的組成為25體積的水和1體積的濃氫氟酸，在25℃下浸蝕30-600秒，絕緣層62被移除的厚度(如圖9A中標(biāo)示的R)約為50-1000，較佳的是20-500。
接著進(jìn)行后續(xù)的柵極介電層68、具有字符線和柵極電極圖案的導(dǎo)電層P1、源極/漏極和接觸窗插塞等制程，在此不多贅述。
第二實(shí)施例SRAM存儲(chǔ)單元的結(jié)構(gòu)圖13B是為本實(shí)用新型一第二實(shí)施例的一種SRAM存儲(chǔ)單元的布局圖。
6T-SRAM中的六個(gè)晶體管是為設(shè)置于島狀半導(dǎo)體層64中的多重柵極晶體管，例如雙重柵極晶體管(參見(jiàn)圖7A和圖7B)、三重柵極晶體管(參見(jiàn)圖8A和圖8B)、或Ω形多重柵極晶體管(參見(jiàn)圖9A和圖9B)。圖14是繪示由雙重柵極晶體管所構(gòu)成的存取晶體管PG1和下拉晶體管PD1的島狀半導(dǎo)體主動(dòng)區(qū)和柵極電極的相對(duì)配置關(guān)系的立體圖。圖15是繪示由三重柵極晶體管所構(gòu)成的存取晶體管PG1和下拉晶體管PD1的島狀半導(dǎo)體主動(dòng)區(qū)和柵極電極的相對(duì)配置關(guān)系的立體圖。
對(duì)應(yīng)于存取晶體管PG1和PG2的島狀半導(dǎo)體主動(dòng)區(qū)AA是設(shè)置一個(gè)開(kāi)口130，因此可以視為有二個(gè)并聯(lián)的多重柵極晶體管，并分別利用接觸窗插塞150、152以及接觸窗插塞154、160做為兩端的連接點(diǎn)。對(duì)應(yīng)于下拉晶體管PD1和PD2的島狀半導(dǎo)體主動(dòng)區(qū)AA是設(shè)置二個(gè)開(kāi)口130，因此可以視為有三個(gè)并聯(lián)的多重柵極晶體管，并利用接觸窗插塞152、146、154做為兩端的連接點(diǎn)。對(duì)應(yīng)于上拉晶體管PU1和PU2的島狀半導(dǎo)體主動(dòng)區(qū)AA是設(shè)置一個(gè)開(kāi)口130，因此可以視為有二個(gè)并聯(lián)的多重柵極晶體管，并利用接觸窗插塞142、148、144做為兩端的連接點(diǎn)。
上拉晶體管PU1和PU2的漏極分別經(jīng)由接觸窗插塞142和144與內(nèi)聯(lián)機(jī)連接，上拉晶體管PU1和PU2的共享源極是經(jīng)由接觸窗插塞148與內(nèi)聯(lián)機(jī)連接。
下拉晶體管PD1和PD2的共享源極是經(jīng)由接觸窗插塞146與內(nèi)聯(lián)機(jī)連接。下拉晶體管PD1的漏極和存取晶體管PG1的漏極是一同經(jīng)由接觸窗插塞152與內(nèi)聯(lián)機(jī)連接；下拉晶體管PD2的漏極和存取晶體管PG2的漏極是一同經(jīng)由接觸窗插塞154與內(nèi)聯(lián)機(jī)連接。存取晶體管PG1和PG2的漏極分別經(jīng)由接觸窗插塞150和160與內(nèi)聯(lián)機(jī)連接。
上拉晶體管PU1和下拉晶體管PD1的柵極電極P1相連，并經(jīng)由接觸窗插塞164與內(nèi)聯(lián)機(jī)連接。上拉晶體管PU2和下拉晶體管PD2的柵極電極P1相連，并經(jīng)由接觸窗插塞162與內(nèi)聯(lián)機(jī)連接。
與第一實(shí)施例不同的，接觸窗插塞是與島狀半導(dǎo)體層側(cè)壁接觸。因此，可以增加接觸面積，而有效地降低接觸電阻，以提高驅(qū)動(dòng)電流，進(jìn)而提高讀寫(xiě)速度。
SRAM存儲(chǔ)單元的制造方法以下將配合圖13A至圖13B說(shuō)明本實(shí)用新型一第二實(shí)施例的SRAM存儲(chǔ)單元的制造方法。
第二實(shí)施例中的SRAM存儲(chǔ)單元的制造方法，基本上與第一實(shí)施例的大致相同，不同的是島狀半導(dǎo)體主動(dòng)區(qū)AA的圖案不同。如圖13A所示，島狀半導(dǎo)體主動(dòng)區(qū)AA是被條狀開(kāi)口130分成二條或三條的條狀結(jié)構(gòu)。
其中多重柵極晶體管的制造過(guò)程以及接觸窗插塞的制程可參見(jiàn)第一實(shí)施例，在此不多贅言。
圖13B是為形成接觸窗插塞后的布局圖，與第一實(shí)施例不同的是，所形成的源極/漏極的接觸窗插塞142、144、146、148、150、152、154、160除了與島狀半導(dǎo)體主動(dòng)區(qū)AA中的島狀半導(dǎo)體層的頂部接觸外，還與其側(cè)壁接觸。
后續(xù)的內(nèi)聯(lián)機(jī)制程可參見(jiàn)第一實(shí)施例。
第三實(shí)施例SRAM存儲(chǔ)單元的結(jié)構(gòu)圖16是為本實(shí)用新型一第三實(shí)施例的一種SRAM存儲(chǔ)單元的布局圖。與第二實(shí)施例不同的是，每一個(gè)晶體管的島狀半導(dǎo)體主動(dòng)區(qū)AA是彼此相互分隔，再借由接觸窗插塞做電性連接。圖中標(biāo)號(hào)是沿用圖13B的標(biāo)號(hào)，在此不多做說(shuō)明。
下拉晶體管和存取晶體管的導(dǎo)抗比值(β)在上述的例子中，是以島狀半導(dǎo)體主動(dòng)區(qū)AA的每一條狀結(jié)構(gòu)均等寬等高的情形為例。當(dāng)然，其寬度和高度均是可以視實(shí)際布局上的考量而做更動(dòng)。但通常高度會(huì)因制程的方便性考量，而為等高。此外，通常島狀半導(dǎo)體層64的底部貢獻(xiàn)寬度亦為等寬。
以圖17為例，假設(shè)下拉晶體管PD1的島狀半導(dǎo)體層64的條狀結(jié)構(gòu)有p個(gè)，圖中是以p＝3為例，每一條的高度均為h、寬度WPD，1-WPD，p、以及底部貢獻(xiàn)寬度均為E。假設(shè)存取晶體管PG1的島狀半導(dǎo)體層64的條狀結(jié)構(gòu)有q個(gè)，圖中是以q＝2為例，每一條的高度均為h、寬度WPG，1-WPG，q、以及底部貢獻(xiàn)寬度均為E。
若晶體管為雙重柵極晶體管，下拉晶體管PD1的溝道寬度WPD＝p×2h，存取晶體管PG1的溝道寬度WPG＝q×2h，其β并不受寬度不同而有所影響，因此β＝(p×2h)/(q×2h)＝p/q。
若晶體管為三重柵極晶體管，則下拉晶體管PD1的溝道寬度WPD＝(WPD，1+…+WPD，p)+p×2h存取晶體管PG1的溝道寬度WPG＝(WPG，1+…+WPG，q)+q×2h因此β=[Σi=1p(WPD,i+2h)]/[Σj=1q(WPG,j+2h)].]]>若晶體管為Ω形多重柵極晶體管，則下拉晶體管PD1的溝道寬度WPD＝(WPD，1+…+WPD，p)+p×2h+p×2E存取晶體管PG1的溝道寬度WPG＝(WPG，1+…+WPG，q)+q×2h+q×2E因此β=[Σi=1p(WPD,i+2h+E)]/[Σj=1q(WPG,j+2h+E)].]]>因此，本實(shí)用新型的SRAM的β可以經(jīng)由結(jié)構(gòu)上的設(shè)計(jì)，而調(diào)整成符合所需β。而且，還可以同時(shí)提高晶體管的導(dǎo)抗，以避免讀取時(shí)產(chǎn)生延遲。再者，亦不會(huì)犧牲基底的面積，因此可以滿(mǎn)足組件縮小化的需求。
雖然本實(shí)用新型已揭露較佳實(shí)施例如上，然其并非用以限定本實(shí)用新型，任何熟習(xí)此技藝者，在不脫離本實(shí)用新型之精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本實(shí)用新型的保護(hù)范圍當(dāng)視后附的申請(qǐng)專(zhuān)利范圍所界定者為準(zhǔn)。
權(quán)利要求1.一種具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于，包括一個(gè)下拉晶體管，其具有第一柵極電極、第一島狀半導(dǎo)體層、以及位于該第一柵極電極兩側(cè)該第一島狀半導(dǎo)體層中的第一源極和第一漏極，在該第一島狀半導(dǎo)體層中含有x個(gè)條形第一開(kāi)口，且與該第一柵極電極垂直；一個(gè)第一接觸窗插塞和一個(gè)第二接觸窗插塞，分別位于該第一島狀半導(dǎo)體層的兩側(cè)，并與該第一源極和該第一漏極電性連接；以及一個(gè)存取晶體管，具有第二柵極電極和第二島狀半導(dǎo)體層、以及位于該第二柵極電極兩側(cè)該第二島狀半導(dǎo)體層中的第二源極和第二漏極，在該第二島狀半導(dǎo)體層中含有y個(gè)條形第二開(kāi)口，且與該第二柵極電極垂直；一個(gè)第三接觸窗插塞和一個(gè)第四接觸窗插塞，分別位于該第二島狀半導(dǎo)體層的兩側(cè)，并與該第二源極和該第二漏極電性連接；其中，x和y為大于1的整數(shù)。
2.根據(jù)權(quán)利要求1所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于該下拉晶體管和該存取晶體管的導(dǎo)抗比值β為1.5～3。
3.根據(jù)權(quán)利要求1所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于該第一島狀半導(dǎo)體層和該第一柵極電極之間具有第一掩模層，該第二島狀半導(dǎo)體層和該第二柵極電極之間具有第二掩模層。
4.根據(jù)權(quán)利要求1所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于該第一接觸窗插塞是位于所述的第一開(kāi)口的一端，且位于該第一島狀半導(dǎo)體層的頂部；該第二接觸窗插塞是位于所述的第一開(kāi)口的另一端，且位于該第二島狀半導(dǎo)體層的頂部。
5.根據(jù)權(quán)利要求1所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于所述的x個(gè)條形第一開(kāi)口將該第一島狀半導(dǎo)體層分成x+1個(gè)條狀，使該第一和第二接觸窗插塞與分成x+1個(gè)條狀的該第一島狀半導(dǎo)體層的側(cè)壁接觸；所述的y個(gè)條形第二開(kāi)口將該第二島狀半導(dǎo)體層分成y+1個(gè)條狀，使該第三和第四接觸窗插塞與分成y+1個(gè)條狀的該第二島狀半導(dǎo)體層的側(cè)壁接觸。
6.根據(jù)權(quán)利要求1所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于該第一島狀半導(dǎo)體層和該第一柵極電極之間具有第一掩模層，該第二島狀半導(dǎo)體層和該第二柵極電極之間具有第二掩模層，該第一柵極電極和該第二柵極電極的寬度相同，該下拉晶體管和該存取晶體管的導(dǎo)抗比值β為(x+1)/(y+1)＝1.5～3。
7.根據(jù)權(quán)利要求1所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于該第一島狀半導(dǎo)體層的側(cè)壁和頂部是與該第一柵極電極之間夾隔第一柵極介電層，該第二島狀半導(dǎo)體層的側(cè)壁和頂部是與該第二柵極電極之間夾隔第二柵極介電層。
8.根據(jù)權(quán)利要求1所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于該下拉晶體管和該存取晶體管為Ω形多重柵極晶體管。
9.根據(jù)權(quán)利要求1所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于該下拉晶體管和該存取晶體管是n溝道型的多重柵極場(chǎng)效晶體管。
10.一種具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，包括一個(gè)半導(dǎo)體層覆絕緣層型基底；第一和第二負(fù)載，該對(duì)負(fù)載具有一共享端點(diǎn)連接至一電壓源；第一和第二下拉晶體管和第一和第二存取晶體管，設(shè)于該基底的半導(dǎo)體層中，該對(duì)下拉晶體管具有第一共享源極接地，該第一下拉晶體管的漏極、該第一存取晶體管的漏極、該第一負(fù)載的另一端點(diǎn)、和該第二下拉晶體管的柵極電極電性連接；該第二下拉晶體管的漏極、該第二存取晶體管的漏極、該第二負(fù)載的另一端點(diǎn)、和該第一下拉晶體管的柵極電極電性連接；一對(duì)位元線，分別連接至該第一和第二存取晶體管的源極；以及一字符線，連接至該第一和第二存取晶體管的柵極電極，其中，每一該對(duì)下拉晶體管是具有第一島狀半導(dǎo)體層，x個(gè)條形第一開(kāi)口位于該第一島狀半導(dǎo)體層中，且與該下拉晶體管的柵極電極垂直，該下拉晶體管的源極和漏極分別位于柵極電極兩側(cè)的該第一島狀半導(dǎo)體層中；每一該對(duì)存取晶體管具有第二島狀半導(dǎo)體層，y個(gè)條形第二開(kāi)口位于該第二島狀半導(dǎo)體層中，且與該存取晶體管的柵極電極垂直，該存取晶體管的源極和漏極分別位于柵極電極兩側(cè)的該第二島狀半導(dǎo)體層中；x和y為大于1的整數(shù)；以及每一該對(duì)下拉晶體管的導(dǎo)抗大于每一該對(duì)第一存取晶體管的導(dǎo)抗。
11.根據(jù)權(quán)利要求10所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于每一該對(duì)下拉晶體管和每一該對(duì)存取晶體管的導(dǎo)抗比值β為1.5～3。
12.根據(jù)權(quán)利要求10所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于該對(duì)負(fù)載為p溝道型場(chǎng)效晶體管。
13.根據(jù)權(quán)利要求10所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于該對(duì)負(fù)載為阻抗。
14.根據(jù)權(quán)利要求10所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于該對(duì)上拉晶體管和該對(duì)存取晶體管為n溝道型場(chǎng)效晶體管。
15.根據(jù)權(quán)利要求10所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于該對(duì)上拉晶體管和該對(duì)存取晶體管為雙重柵極晶體管。
16.根據(jù)權(quán)利要求10所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于該對(duì)上拉晶體管和該對(duì)存取晶體管為三重柵極晶體管。
17.根據(jù)權(quán)利要求10所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于該對(duì)上拉晶體管和該對(duì)存取晶體管為Ω形多重柵極晶體管。
18.根據(jù)權(quán)利要求14所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于其中一個(gè)第一接觸窗插塞是與該第一下拉晶體管的漏極和該第一存取晶體管的漏極接觸，該第一接觸窗插塞并電性連接至第一負(fù)載的另一端點(diǎn)和該第二下拉晶體管的柵極電極；一個(gè)第二接觸窗插塞是與該第二下拉晶體管的漏極和該第二存取晶體管的漏極接觸，該第二接觸窗插塞并電性連接至該第二負(fù)載的另一端點(diǎn)和該第一下拉晶體管的柵極電極；一個(gè)第三接觸窗插塞是與該對(duì)下拉晶體管的該第一共享源極接觸，并藉由該第三接觸窗插塞接地；以及一個(gè)第四接觸窗插塞和一個(gè)第五接觸窗插塞是分別與該第一存取晶體管和該第二存取晶體管的源極接觸，該第四和第五接觸窗插塞并分別電性連接至該對(duì)位元線。
19.根據(jù)權(quán)利要求18所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于其中該第一、第二和第三接觸窗插塞是位于該第一島狀半導(dǎo)體層的頂部，該第四和第五接觸窗插塞是位于該第二島狀半導(dǎo)體層的頂部。
20.根據(jù)權(quán)利要求18所述的具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，其特征在于所述的x個(gè)條形第一開(kāi)口將該第一島狀半導(dǎo)體層分成x+1個(gè)條狀，使該第一、第二和第三接觸窗插塞與分成x+1個(gè)條狀的該第一島狀半導(dǎo)體層的側(cè)壁接觸；所述的y個(gè)條形第二開(kāi)口將該第二島狀半導(dǎo)體層分成y+1個(gè)條狀，使該第四和第五接觸窗插塞與分成y+1個(gè)條狀的該第二島狀半導(dǎo)體層的側(cè)壁接觸。
專(zhuān)利摘要一種具有多重柵極晶體管的靜態(tài)隨機(jī)存取存儲(chǔ)單元，包括一下拉晶體管，具有第一柵極電極和位于其兩側(cè)的第一島狀半導(dǎo)體層，第一島狀半導(dǎo)體層包括第一源極、第一漏極和與第一柵極電極垂直的x個(gè)條形第一開(kāi)口；分別位于第一島狀半導(dǎo)體層的兩側(cè)與第一源極和第一漏極連接的第一、第二接觸窗插塞；一存取晶體管，具有第二柵極電極和位于其兩側(cè)的第二島狀半導(dǎo)體層，第二島狀半導(dǎo)體層包括第二源極和第二漏極，和與第二柵極電極垂直的y個(gè)條形第二開(kāi)口；分別位于第二島狀半導(dǎo)體層的兩側(cè)并與第二源極和第二漏極連接的第三、第四接觸窗插塞；x和y為大于1的整數(shù)。借由多重柵極晶體管改變晶體管的溝道寬度，提高下拉晶體管和存取晶體管的β比值。
文檔編號(hào)G11C11/40GK2718734SQ20042004998
公開(kāi)日2005年8月17日 申請(qǐng)日期2004年5月17日 優(yōu)先權(quán)日2004年5月17日
發(fā)明者楊育佳, 胡正明, 楊富量 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司