專利名稱：非易失性存儲器及其操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲器技術(shù)領(lǐng)域，是有關(guān)于一種非易失性存 儲器及其操作方法，且特別是有關(guān)于一種改善過擦除現(xiàn)象的非易失性
存儲器及其操作方法。
背景技術(shù)：
目前的電子元件通常是以非易失性存儲器來儲存大量的數(shù)據(jù)。為 能處理和儲存這些信息，非易失性存儲器必須具有能夠?qū)㈤W存中的存 儲單元陣列進行編程或擦除的功用。
請參照圖1，其繪示系為傳統(tǒng)非易失性存儲器的示意圖。傳統(tǒng)非易
失性存儲器10包括存儲單元陣列110、虛擬單元陣列122、字線160 及位線150。虛擬單元陣列122系配置于存儲單元陣列110的邊緣兩側(cè)， 且存儲單元陣列110及虛擬單元陣列122分別系由存儲單元1122及虛 擬單元1222所組成。存儲單元1122及虛擬單元1222分別耦接至位線 150，且受控于字線160。
存儲單元1122及虛擬單元1222例如系具有氧化物-氮化物-氧化物 (Oxide-Nitride-Oxide， ONO)結(jié)構(gòu)的晶體管。因此，對晶體管來說， 數(shù)據(jù)可以以電荷的形式儲存在氧化物-氮化物-氧化物結(jié)構(gòu)之中。將晶體 管編程的方法可以透過將溝道熱電子(CHE)注入于氧化物-氮化物-氧化物結(jié)構(gòu)的方式來實現(xiàn)。擦除的操作可以經(jīng)由帶至帶隧穿所產(chǎn)生的 熱空穴注入(HHI)于氧化物-氮化物-氧化物結(jié)構(gòu)的方式來實現(xiàn)。當為 讀取儲存于氧化物-氮化物-氧化物結(jié)構(gòu)之中的數(shù)據(jù)時，則可以透過感測 放大器感應流經(jīng)晶體管漏極以及源極的電流。由于電荷可儲存在晶體 管的溝道層的兩個接合邊緣上的氧化物-氮化物-氧化物結(jié)構(gòu)之中，因 此，晶體管可儲存兩個位數(shù)據(jù)。
然而，由于與存儲單元1122相鄰的虛擬單元1222長時間地處于
被擦除(erased)的狀態(tài)，因此，將導致過擦除(over erase)現(xiàn)象的發(fā) 生。當發(fā)生過擦除現(xiàn)象時，位線至位線漏電流Ileak (bit line to bit line current leakage)將流經(jīng)與存儲單元1122相鄰的虛擬單元1222，而影 響非易失性存儲器于讀取期間的讀取結(jié)果。
請參照圖2，其繪示系為傳統(tǒng)非易失性存儲器的編程方法。傳統(tǒng)非 易失性存儲器的編程方法包括如下步驟首先如步驟510所示，主陣 列(main Array)編程程序(program sequence)開始被執(zhí)行。其中，主 陣列例如為存儲單元110。接著如步驟520所示，主陣列被編程。跟著 如步驟530所示，主陣列通過編程驗證(verify)。然后如步驟540所 示，主陣列編程程序結(jié)束。接著如步驟550所示，邊界位(boundary bit) 編程程序開始被執(zhí)行。其中，邊界位例如為與存儲單元1122相鄰的虛 擬單元1222的一端。跟著如步驟560所示，邊界位的閾值電壓不需驗 證，即被一極高的偏壓(bias voltage)編程至一非常高電壓電平。最后 如步驟570所示，邊界位(boundary bit)編程程序結(jié)束。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種非易失性存儲器及其 操作方法，是在編程存儲單元陣列時，同步地編程與存儲單元陣列相 鄰的虛擬單元。如此一來，將避免過擦除現(xiàn)象的發(fā)生，以獲得正確的 讀取結(jié)果。再者，由于虛擬單元系與存儲單元陣列同步地編程，因此， 將減少非易失性存儲器的編程時間及降低非易失性存儲器的測試成 本。
根據(jù)本發(fā)明，提出一種非易失性存儲器。非易失性存儲器包括存 儲單元陣列、第一虛擬單元陣列、地址譯碼單元及同步編程電路。存 儲單元陣列包括一第一存儲單元，而第一虛擬單元陣列包括一第一虛 擬單元。第一虛擬單元系相鄰于存儲單元陣列的邊緣一側(cè)，且與第一 存儲單元相對應。地址譯碼單元接收一地址信號以進行譯碼，且當該
地址信號為第一虛擬單元的相對地址時，同步編程電路控制第一虛擬 單元與第一存儲單元被同步地編程。
根據(jù)本發(fā)明，提出一種非易失性存儲器的操作方法。非易失性存
儲器包括一存儲單元陣列及一第一虛擬單元陣列。存儲單元陣列包括
一第一存儲單元，而第一虛擬單元陣列包括一第一虛擬單元(Dummy Cdl)。第一虛擬單元系相鄰于存儲單元陣列的邊緣一側(cè)，且與第一存
儲單元相對應。非易失性存儲器的操作方法包括如下步驟首先，接
收一地址信號以進行譯碼。接著，當?shù)刂沸盘枮榈谝惶摂M單元的相對
地址(Relative Address)時，同步地編程第一虛擬單元與第一存儲單元。 為讓本發(fā)明的上述內(nèi)容能更明顯易懂，下文特舉較佳實施例，并 配合所附圖式，作詳細說明。


圖1繪示系為傳統(tǒng)非易失性存儲器的示意圖。 圖2繪示系為傳統(tǒng)非易失性存儲器的編程方法。 圖3繪示系為依照本發(fā)明一較佳實施例的一種非易失性存儲器的 方塊示意圖。
圖4系為非易失性存儲器的局部示意圖。
圖5繪示系為依照本發(fā)明一較佳實施例的一種非易失性存儲器的 操作方法的示意圖。
圖6繪示系為依照本發(fā)明較佳實施例的非易失性存儲器的編程方 法的流程圖。
主要元件符號說明
10:傳統(tǒng)非易失性存儲器
20:依照本發(fā)明較佳實施例的非易失性存儲器
110、 210:存儲單元陣列
122、 222 (1)、 222 (2):虛擬單元陣列 .
150、 250:位線
160、 260:字線
230:地址譯碼單元
232:行譯碼器 234:列譯碼器 240:同步編程電路 270:感測放大單元 272:感測放大器 1122:存儲單元
1222:虛擬單元
具體實施例方式
為了避免過擦除現(xiàn)象的發(fā)生，下述實施例將提供一種非易失性存 儲器及其操作方法，系于編程存儲單元陣列時，同步地編程與存儲單 元陣列相鄰的虛擬單元。如此一來，將避免過擦除現(xiàn)象的發(fā)生，以獲 得正確的讀取結(jié)果。再者，由于虛擬單元系與對應的存儲單元同步地 編程，因此，將減少非易失性存儲器的編程時間及降低非易失性存儲 器的測試成本。
請同時參照圖3及圖4，圖3繪示系為依照本發(fā)明一較佳實施例的 一種非易失性存儲器的方塊示意圖，圖4系為非易失性存儲器的局部 示意圖。非易失性存儲器20例如系為非易失性閃存(Non-Volatile Flash Memory),非易失性存儲器20包括存儲單元陣列210、虛擬單元陣列 222 (1)、虛擬單元陣列222 (2)、地址譯碼單元230、同步編程電路 240、位線250、字線260及感測放大單元270，且虛擬單元陣列222 (1)及虛擬單元陣列222 (2)分別相鄰于存儲單元陣列210的邊緣兩
存儲單元陣列210包括多個子存儲單元陣列212。每一子存儲單元 陣列212中的存儲單元2122系被排列成M列及N行，且M及N系不 為零的正整數(shù)。而虛擬單元陣列222 (1)及虛擬單元陣列222 (2)中 的虛擬單元(Dummy Cell) 2222也被排列成M列及N行。其中，存 儲單元2122及虛擬單元2222分別受控于字線260，且耦接至位線250。
存儲單元2122與虛擬單元2222例如系為具有氧化物-氮化物-氧化 物(Oxide-Nitride-Oxide，ONO)結(jié)構(gòu)的晶體管。因此，對晶體管來說， 數(shù)據(jù)可以以電荷的形式儲存在氧化物-氮化物-氧化物結(jié)構(gòu)之中。將晶體 管編程的方法可以透過將溝道熱電子(CHE)注入于氧化物-氮化物-
氧化物結(jié)構(gòu)的方式來實現(xiàn)。擦除的操作可以經(jīng)由帶至帶隧穿所產(chǎn)生的 熱空穴注入(HHI)于氧化物-氮化物-氧化物結(jié)構(gòu)的方式來實現(xiàn)。而當 欲讀取儲存于氧化物-氮化物-氧化物結(jié)構(gòu)之中的數(shù)據(jù)時，則可以透過感
測放大單元270感應流經(jīng)晶體管的漏極以及源極的電流。由于電荷可 儲存在晶體管的溝道層的兩個接合邊緣上的氧化物-氮化物-氧化物結(jié) 構(gòu)之中，因此，晶體管可儲存兩個位數(shù)據(jù)。
配置于虛擬單元陣列222 (1)的第N行的虛擬單元2222不僅相 鄰于存儲單元陣列210的邊緣一側(cè)，且虛擬單元陣列222 (1)第N行 虛擬單元2222的第二端系與相鄰的子存儲單元陣列212的第1行存儲 單元2122的第一端耦接。同樣地，配置于虛擬單元陣列222 (2)的第 1行虛擬單元2222不僅相鄰于存儲單元陣列210的邊緣另一側(cè)，且虛 擬單元陣列222 (2)的第1行虛擬單元2222的第一端系與相鄰的子存 儲單元陣列212的第N行存儲單元2122的第二端耦接。
換句話說，子存儲單元陣列212中第N行存儲單元2122系對應于 虛擬單元陣列222 (1)的第N行虛擬單元2222，且子存儲單元陣列 212中第1行存儲單元2122系對應于虛擬單元陣列222 (2)的第1行 虛擬單元2222。也就是說，子存儲單元陣列212中第N行存儲單元2122 的地址即為虛擬單元陣列222 (1)中第N行虛擬單元2222的相對地 址(Relative Address),而子存儲單元陣列212中第1行存儲單元2122 的地址即為虛擬單元陣列222 (2)中第1行虛擬單元2222的相對地址 (Relative Address )
地址譯碼單元230包括行譯碼器232及列譯碼器234，行譯碼器 232及列譯碼器234根據(jù)地址信號SI的行地址及列地址，以選擇位線 250及字線260。同步編程電路240可選擇性地配置于地址譯碼單元230 之內(nèi)，或配置于地址譯碼單元230之外。感測放大單元270包括多個 感測放大器272，且各感測放大器272系經(jīng)行譯碼器232耦接至位線 250。
同步編程電路240系受控于一編程(Program)致能信號S2，當編 程致能信號S2為致能電平且地址信號S1為虛擬單元陣列222 (1)中 第N行虛擬單元2222的相對地址(Relative Address)時，同步編程電
路240控制虛擬單元陣列222 (1 )中第N行虛擬單元2222的第二端 與子存儲單元陣列212中第N行存儲單元2122的第二端被同步地編 程。其中，同步編程電路240例如系將虛擬單元陣列222 (1)中第N 行虛擬單元2222及子存儲單元陣列212中第N行存儲單元2122所對 應的位線250電性連接。或者，同步編程電路240將虛擬單元陣列222 (1)中第N行虛擬單元2222及子存儲單元陣列212中第N行存儲單 元2122所對應的位線250施以相同的偏壓。
同樣地，當編程致能信號S2為致能電平且地址信號Sl為虛擬單 元陣列222 (2)中第1行虛擬單元2222的相對地址(Relative Address) 時，同步編程電路240控制虛擬單元陣列222 (2)中第l行虛擬單元 2222的第一端與子存儲單元陣列212中第1行存儲單元2122的第一端 被同步地編程。
不僅如此，同步編程電路240也可受控于一預編程(Pre-Program) 致能信號S3，當預編程致能信號S3為致能電平且地址信號Sl為虛擬 單元陣列222( 1 )中第N行虛擬單元2222的相對地址(Relative Address) 時，同步編程電路240控制虛擬單元陣列222 (1)中第N行虛擬單元 2222的第二端與子存儲單元陣列212中第N行存儲單元2122的第二 端被同步地編程。
同樣地，當預編程致能信號S3為致能電平且地址信號Sl為虛擬 單元陣列222(2)中第1行虛擬單元2222的相對地址(Relative Address) 時，同步編程電路240控制虛擬單元陣列222 (2)中第l行虛擬單元 2222的第一端與子存儲單元陣列212中第1行存儲單元2122的第一端 被同步地編程。
請參照圖5，其繪示系為依照本發(fā)明一較佳實施例的一種非易失性 存儲器的操作方法之示意圖。非易失性存儲器20之操作方法包括如下 步驟首先如步驟410所示，地址譯碼單元230接收地址信號S1以進 行譯碼。接著如步驟420所示，當?shù)刂沸盘朣1為與存儲單元陣列210 一側(cè)相鄰的虛擬單元2222的相對地址時，同步地編程與存儲單元陣列 210邊緣一側(cè)相鄰的虛擬單元2222及與存儲單元陣列210邊緣一側(cè)相 鄰的虛擬單元2222相對應的存儲單元2122。
舉例來說，當?shù)刂沸盘朣l為虛擬單元陣列222 (1)中第N行虛 擬單元2222的相對地址時，同步編程電路240控制虛擬單元陣列222 (1)中第N行虛擬單元2222的第二端與子存儲單元陣列212中第N 行存儲單元2122的第二端被同步地編程?；蛘撸?shù)刂沸盘朣l為虛 擬單元陣列222 (2)中第1行虛擬單元2222的相對地址時，同步編程 電路240控制虛擬單元陣列222 (2)中第1行虛擬單元2222的第一端 與子存儲單元陣列212中第1行存儲單元2122的第一端被同步地編程。
請參照圖6，其繪示系為依照本發(fā)明較佳實施例的非易失性存儲器 的編程方法的流程圖。非易失性存儲器的編程方法包括如下步驟首 先如步驟610所示，編程程序(program sequence)開始被執(zhí)行。接著 如步驟620所示，主陣列(main array)被編程。其中，主陣列例如為 存儲單元陣列210。接著如步驟630所示，主陣列通過編程驗證(verify)。 跟著如步驟640所示，主陣列編程程序結(jié)束。接著如步驟650所示， 編程程序結(jié)束。當主陣列的一相對地址(relative address)被譯碼時， 則如步驟660所示，邊界位不需驗證即被同步地編程。其中，邊界位 例如為與存儲單元2122相鄰的虛擬單元2222的一端。
本發(fā)明上述實施例所揭露的非易失性存儲器及其操作方法，系于 編程存儲單元陣列時，同步地編程與存儲單元陣列相鄰的虛擬單元。 如此一來，將避免過擦除現(xiàn)象的發(fā)生，以獲得正確的讀取結(jié)果。再者， 由于虛擬單元系與對應的存儲單元同步地編程，因此，將減少非易失 性存儲器的編程時間及降低非易失性存儲器的測試成本。
綜上所述，雖然本發(fā)明已以一較佳實施例揭露如上，然其并非用 以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本 發(fā)明之精神和范圍內(nèi)，當可作各種的更動與潤飾。因此，本發(fā)明的保 護范圍當視權(quán)利要求所界定的范圍為準。
權(quán)利要求
1、一種非易失性存儲器，其特征在于，該存儲器包括一存儲單元陣列，包括一第一存儲單元；一第一虛擬單元陣列，包括一第一虛擬單元，系相鄰于該存儲單元陣列的一第一側(cè)，且與該第一存儲單元相對應；一地址譯碼單元，用以接收一地址信號以進行譯碼；以及一同步編程電路，當該地址信號為該第一虛擬單元的相對地址時，控制該第一虛擬單元與該第一存儲單元被同步地編程。
2、 根據(jù)權(quán)利要求1所述的非易失性存儲器，其特征在于，當該地 址信號為該第一虛擬單元的相對地址時，該同步編程電路將該第一虛 擬單元及該第一存儲單元對應的位線電性連接，以控制該第一虛擬單 元與該第一存儲單元被同步地編程。
3、 根據(jù)權(quán)利要求1所述的非易失性存儲器，其特征在于，當該地 址信號為該第一虛擬單元的相對地址時，該同步編程電路將該第一虛 擬單元及該第一存儲單元對應的位線施以相同的偏壓，以控制該第一 虛擬單元與該第一存儲單元被同步地編程。
4、 根據(jù)權(quán)利要求l所述的非易失性存儲器，其特征在于，該第一 虛擬單元的一端系耦接至該存儲單元陣列的該第一側(cè)，該同步編程電 路系控制該第一虛擬單元的一端與該第一存儲單元被同步地編程。
5、 根據(jù)權(quán)利要求l所述的非易失性存儲器，其特征在于，該存儲 單元陣列包括一第二存儲單元，該非易失性存儲器更包括一第二虛擬 單元陣列，該第二虛擬單元陣列包括一第二虛擬單元，系相鄰于該存 儲單元陣列的一第二側(cè)，且與該第二存儲單元相對應，當該地址信號等于該第二虛擬單元的相對地址時，該同步編程電路控制該第二虛擬 單元與該第二存儲單元被同步地編程。
6、 一種非易失性存儲器的操作方法，該非易失性存儲器包括一存 儲單元陣列及一第一虛擬單元陣列，該存儲單元陣列包括一第一存儲 單元，該第一虛擬單元陣列包括一第一虛擬單元，系相鄰于該存儲單 元陣列的一第一側(cè)，且與該第一存儲單元相對應，其特征在于，該操 作方法包括a、 接收一地址信號以進行譯碼；以及b、 當該地址信號為該第一虛擬單元的相對地址時，同步地編程 該第一虛擬單元與該第一存儲單元。
7、 根據(jù)權(quán)利要求6所述的方法，其特征在于，于該步驟b系將該 第一虛擬單元及該第一存儲單元對應的位線電性連接，以同步地編程 該第一虛擬單元與該第一存儲單元。
8、 根據(jù)權(quán)利要求6所述的方法，其特征在于，于該步驟b系將該 第一虛擬單元及該第一存儲單元對應的位線施以相同的偏壓，以同步 地編程該第一虛擬單元與該第一存儲單元。
9、 根據(jù)權(quán)利要求6所述的方法，其特征在于，該非易失性存儲器 系經(jīng)由一同步編程電路控制該第一虛擬單元與該第一存儲單元被同步 地編程。
10、 根據(jù)權(quán)利要求6所述的方法，其特征在于，第一虛擬單元的 一端系耦接至該存儲單元陣列的該第一側(cè)，該同步編程電路系控制該 第一虛擬單元的一端與該第一存儲單元被同步地編程。
11、 根據(jù)權(quán)利要求6所述的方法，其特征在于，該存儲單元陣列 更包括一第二存儲單元，該非易失性存儲器更包括一第二虛擬單元陣 列，該第二虛擬單元陣列包括一第二虛擬單元，系相鄰于該存儲單元 陣列的一第二側(cè)，且與該第二存儲單元相對應，當該地址信號為該第 二虛擬單元的相對地址時，該同步編程電路控制該第二虛擬單元與該 第二存儲單元被同步地編程。
全文摘要
本發(fā)明公開了一種非易失性存儲器及其操作方法。非易失性存儲器包括存儲單元陣列、第一虛擬單元陣列、地址譯碼單元及同步編程電路。存儲單元陣列包括一第一存儲單元，而第一虛擬單元陣列包括一第一虛擬單元。第一虛擬單元系相鄰于存儲單元陣列之邊緣一側(cè)，且與第一存儲單元相對應。地址譯碼單元接收一地址信號以進行譯碼，且當該地址信號為第一虛擬單元之相對地址時，同步編程電路控制第一虛擬單元與第一存儲單元被同步地編程。
文檔編號G11C16/10GK101350223SQ20081009628
公開日2009年1月21日 申請日期2008年5月8日 優(yōu)先權(quán)日2007年7月17日
發(fā)明者何信義, 陳嘉榮, 黃俊仁 申請人:旺宏電子股份有限公司