專利名稱：用于從快閃存儲器讀取數(shù)據(jù)的方法及設備的制作方法
技術領域：
本發(fā)明的實施例涉及存儲器裝置，且更特定來說，在一個或一個以上實施例中，其涉及快閃存儲器裝置。
背景技術：
快閃存儲器裝置是非易失性存儲器裝置，其以不需要電力來維持其中所存儲信息 的方式將信息存儲在半導體上?？扉W存儲器裝置通常包含呈具有列與行的矩陣形式的存儲 器單元陣列。每一存儲器單元包含電荷存儲節(jié)點，例如形成于半導體襯底上的浮動柵極晶 體管。所述單元經布置以形成多個串，使得在每一串中每一單元的晶體管的源極耦合到相 鄰單元的晶體管的漏極。存儲器單元陣列包含感測線(通常稱為位線)，所述感測線的每一 者連接到所述存儲器單元陣列中的一單元列。所述存儲器單元陣列還包含選擇線(通常稱 為字線)，所述選擇線垂直于位線且彼此平行地延伸。所述字線的每一者連接到所述存儲器 單元陣列中一單元行中的晶體管的控制柵極。隨著快閃存儲器的幾何形狀的減小，所述存儲器單元陣列中單元之間的距離也減 小。這些所減小的距離可招致相鄰存儲器單元之間的信號間干擾(ISI)。術語“信號間干 擾”是指陷獲于一個存儲器單元的電荷存儲節(jié)點中的電子對相鄰存儲器單元的電磁效應。 信號間干擾可影響快閃存儲器裝置的操作。因此，需要一種用于具有減小的大小的快閃存 儲器裝置的錯誤校正邏輯或算法。


根據(jù)具體實施方式
且根據(jù)意在圖解闡釋而非限定實施例的附圖，將更好地理解所 述實施例，且其中圖1是根據(jù)一個實施例的NAND快閃存儲器裝置的存儲器單元陣列的示意圖；圖2是根據(jù)一個實施例的圖1的NAND快閃存儲器裝置的示意性橫截面圖；圖3A是圖解闡釋在無信號間干擾的情形下理想NAND快閃存儲器陣列中所寫入的 數(shù)據(jù)位及對應的經陷獲電子的數(shù)目的圖示；圖3B是圖解闡釋在具有信號間干擾的情形下從NAND快閃存儲器陣列讀取的數(shù)據(jù) 位的圖示；圖4是圖解闡釋具有信號間干擾的NAND快閃存儲器陣列的示意性框圖；圖5A是圖解闡釋NAND快閃存儲器上寫入操作的實例的圖示；圖5B是圖解闡釋NAND快閃存儲器上讀取操作的實例的圖示；圖6A到6J圖解闡釋根據(jù)一個實施例使用維特比算法來校正從NAND快閃存儲器 陣列讀取的數(shù)據(jù)的方法；且圖7圖解闡釋根據(jù)另一實施例使用維特比算法來校正從NAND快閃存儲器陣列讀 取的數(shù)據(jù)的方法。
具體實施方式
如上所述，隨著快閃存儲器裝置的幾何形狀的減小，所述存儲器裝置中單元之間 的距離也減小。在此類快閃存儲器裝置中，信號間干擾可影響快閃存儲器裝置的操作(特 定來說，數(shù)據(jù)讀取操作)。因此，需要一種用于快閃存儲器裝置的錯誤校正邏輯或算法。在一個實施例中，給快閃存儲器裝置提供基于維特比算法或其變化形式的用于數(shù) 據(jù)讀取操作的錯誤校正邏輯或算法。使用維特比算法來處理從快閃存儲器裝置讀取的原始 數(shù)據(jù)。可構造圖表(稱為網格結構)以包含可存儲于所述快閃存儲器的一單元行中的數(shù)據(jù) 狀態(tài)的所有可能組合。使用維特比算法來確定具有最小錯誤的數(shù)據(jù)路徑，由此提供校正數(shù) 據(jù)。圖1圖解闡釋根據(jù)一個實施例的NAND快閃存儲器陣列100。所圖解闡釋的快閃存 儲器陣列100包含第一到第M位線BLO到BLM及第一到第N字線WLO到WLN。位線BLO到 BLM在列方向上彼此平行延伸。字線WLO到WLN在行方向上彼此平行延伸。NAND快閃存儲 器陣列100還包含用于選擇位線的選擇晶體管120a、120b。每一位線包含一串源極到漏極串聯(lián)耦合的浮動柵極晶體管。例如，第二位線BLl 包含串聯(lián)連接的浮動柵極晶體管110。相同行中的單元的浮動柵極晶體管110的控制柵極 耦合到相同字線。浮動柵極晶體管110的每一者形成存儲電荷(或沒有電荷)的存儲器單 元，其中所存儲電荷的量可用于表示(例如)一個或一個以上狀態(tài)，且其中所述一個或一個 以上狀態(tài)可表示一個或一個以上數(shù)據(jù)數(shù)字(例如，位)。所述存儲器單元可為單層級單元 (SLC)或多層級單元(MLC)。在一個實施例中，存儲于浮動柵極晶體管110中的電荷量可通 過感測流過浮動柵極晶體管110的電流來檢測。在另一實施例中，存儲于浮動柵極晶體管 110中的電荷量可通過感測浮動柵極晶體管110的閾值電壓值來檢測。圖2圖解闡釋第二位線BLl中的浮動柵極晶體管110的橫截面圖。浮動柵極晶體 管110形成于襯底201上。浮動柵極晶體管110的每一者包含源極區(qū)域210 (對于相鄰晶 體管來說，其為漏極區(qū)域)、漏極區(qū)域212 (對于相鄰晶體管來說，其為源極區(qū)域)、經摻雜通 道區(qū)域214、第一電介質(例如，隧道氧化物)216、浮動柵極218、第二電介質(例如，柵極 氧化物，其中所述隧道及柵極氧化物可由相同或不同的材料形成)220及控制柵極222。隧 道氧化物216形成于通道區(qū)域214上以將浮動柵極218與通道區(qū)域214隔離。柵極電介質 220使浮動柵極218與控制柵極222實體及電分離?？刂茤艠O222耦合到適當字線，例如， 字線WL1。電子可被陷獲于浮動柵極218上且可用于存儲數(shù)據(jù)。參照圖3A，存儲器單元中包含某一數(shù)目(包含0)的經陷獲電子，此取決于所存儲 的數(shù)據(jù)。為圖解闡釋起見，假定浮動柵極晶體管在其浮動柵極中不具有陷獲的電子以存儲 “1”(反之亦然)。同樣，假定形成存儲器單元的浮動柵極晶體管可在其浮動柵極中陷獲8 個電子以存儲“0”。為解釋起見，在本文中電子數(shù)目為任意數(shù)目，且所屬領域的技術人員將 了解電子數(shù)目端視存儲器單元陣列的設計而發(fā)生極大變化。理想地，當所存儲數(shù)據(jù)位為“ 1”時，經感測以檢測存儲器單元狀態(tài)的電流將指示所 述單元不具有經陷獲電子(即，存在電流流動)。另一方面，當所存儲數(shù)據(jù)位為“0”時，經感 測以檢測存儲器單元狀態(tài)的電流將指示所述單元具有8個經陷獲電子(即，不存在電流流 動)°經感測以檢測存儲器單元狀態(tài)的電流可指示經陷獲電子的數(shù)目處在連續(xù)范圍內而非O或8。因此，所感測電流的閾值經設定以確定存儲器單元是具有“1”還是具有“O”(對 于多層級單元來說，或者具有更多狀態(tài))的數(shù)據(jù)。在所圖解闡釋的實例中，閾值可為4，即， 如果存在4個或4個以上經陷獲電子，則所存儲數(shù)據(jù)為“O”;如果存在少于4個經陷獲電子， 則所存儲數(shù)據(jù)為“1”。例如，圖3B中，在一存儲器單元行中經陷獲電子為0、11、5及O。經 陷獲電子指示所存儲數(shù)據(jù)K、bp b2、b3為1、0、0、1。隨著NAND快閃存儲器的幾何形狀的減小，所述存儲器單元陣列中單元之間的距 離也減小。這些減小的距離可招致相鄰存儲器單元之間的信號間干擾(ISI)。參照圖4， NAND快閃存儲器包含存儲器單元陣列400。在所圖解闡釋的實施例中，存儲器單元410可 經歷來自相同行中及/或相同列中的相鄰存儲器單元421到424的信號間干擾。 此信號間干擾可影響NAND快閃存儲器的讀取操作。例如，如果一個或一個以上鄰 近存儲器單元421到424中具有8個經陷獲電子，則存儲器單元410在被感測時可表現(xiàn)為仿 佛其具有比實際上具有的電子多2個一樣。例如，存儲器單元410在被感測時可表現(xiàn)為仿 佛其具有2個電子(即使其實際上不具有電子)一樣，或表現(xiàn)為仿佛其具有10個電子(即 使其實際上具有8個電子)一樣。由于信號間干擾，因此當電子數(shù)目接近閾值時，可能會不準確地讀取數(shù)據(jù)。例如， 當實際經陷獲電子的數(shù)目為3時，在存在信號間干擾時所感測的數(shù)目可能對應于5。例如， 參照回至圖3B，第三位b2事實上可為0，因為讀取的電子數(shù)目(“5”)可為信號間干擾的結 果。在所圖解闡釋的實例中，閾值為“4”。存儲第三位b2的單元可表現(xiàn)為仿佛其具有5個 電子一樣，盡管其實際上具有3個電子。參照圖5A到5B及6A到6J，現(xiàn)在將詳細描述根據(jù)一個實施例的確認/校正從NAND 快閃存儲器陣列讀取的數(shù)據(jù)的方法。在所圖解闡釋的實施例中，使用維特比算法來確認/ 校正從NAND快閃存儲器讀取的數(shù)據(jù)。維特比算法是用于找出最可能的隱藏狀態(tài)序列(稱 為維特比路徑)的算法。如果在存儲器單元行中觀察到經陷獲電子的樣式，則考慮到信號 間干擾而使用維特比算法來確定所述行中所述存儲器單元的最可能狀態(tài)。在所圖解闡釋的實施例中，假設一行中的一個單元僅對相同行中緊鄰所述一個單 元的單元(例如，在從左到右方向上)施加信號間干擾。然而，所屬領域的技術人員將了解 可將維特比算法延伸到任一給定單元周圍的其它相鄰單元。假定存儲邏輯“1”的單元在其浮動柵極中具有0個電子且存儲邏輯“0”的單元在 其浮動柵極中具有8個電子。如果在左側上緊鄰相同行中特定單元的相鄰單元存儲“1”(例 如，無經陷獲電子)，則所述特定單元不受所述相鄰單元的影響。然而，如果相鄰單元存儲 “0” (例如，8個經陷獲電子)，則所述特定單元可經歷來自相鄰單元的信號間干擾，仿佛除 自身的經陷獲電子之外其還具有另外2個電子。參照圖5A，出于圖解闡釋的目的，假定寫入行1中四個單元bl到b4上的數(shù)據(jù)為 1、0、1、1。參照圖5B，現(xiàn)假定來自單元bl到b4的所感測信息指示單元bl到b4分別存儲 0、11、5及0個電子。單元bl到b4的這些電子數(shù)目將作為讀取數(shù)目在圖6A到6J的實例中 再次使用。如果閾值為4個電子(如果存在4個或4個以上電子，則所存儲數(shù)據(jù)為0;如果 存在少于4個電子，則所存儲數(shù)據(jù)為1)，則可將所讀取數(shù)據(jù)轉譯為不同于寫入數(shù)據(jù)1、0、1、1 的 1、0、0、1。參照圖6A到6J，使用維特比算法來確認/校正從單元bl到b4行讀取的數(shù)據(jù)。在維特比算法中，沿網格結構的最小錯誤路徑經確定以指示校正數(shù)據(jù)。與沿所述網格結構的 數(shù)據(jù)狀態(tài)相關聯(lián)的錯誤是通過由方程式1所表示的偏差D來確定D = (RE-PE)2 (1)在方程式1中，RE為所讀取的電子數(shù)目，且PE為沿所述網格結構的下一狀態(tài)中可 能的電子數(shù)目。所使用的RE數(shù)據(jù)將為0、11、5及0。當沿網格結構獲取路徑時，錯誤被積 累。由方程式2表示積累錯誤Ei YiDi(2)在方程式2中，Ei為在每一目標狀態(tài)下的積累錯誤，且Di為在所述目標狀態(tài)下的 偏差。將通向每一狀態(tài)(1或0)的替代路徑(從0或1)相互比較。在每一目標狀態(tài)下僅 選擇具有最小錯誤的路徑。重復此過程直到確定到所有給定狀態(tài)的路徑為止。所述選定路 徑用于指示存儲于存儲器單元中的校正數(shù)據(jù)。在圖6A到6J中，上部行表示其中存儲于存儲器單元中的數(shù)據(jù)位為1的狀態(tài)而下 部行表示其中存儲于存儲器單元中的數(shù)據(jù)位為0的狀態(tài)。圖6A到6J中，鄰近箭頭的每一 數(shù)字是可預期在下一單元中所感測到的電子數(shù)目。為解釋起見，本文中的電子數(shù)目為任意 數(shù)目，且所屬領域的技術人員將了解電子數(shù)目端視存儲器單元陣列的設計及單元及/或感 測電路的靈敏度而發(fā)生極大變化。所述數(shù)字使得先前狀態(tài)全部為“1”，即，初始狀況為積累錯誤為0。在圖6A中，初 始單元b0的狀態(tài)可處于1或處于0。對于其中初始單元b0處于1且第一單元bl也處于1 的路徑，存儲于第一單元bl中的可能的電子數(shù)目(PE)為0，因為不存在初始單元b0對第一 單元bl的信號間干擾。在所述實例中，對于bl，所讀取的電子數(shù)目(RE)為0，且與此路徑 (1到1)相關聯(lián)的積累錯誤Ela為(RE-PE)2 = (O-O)2 = 0。對于其中初始單元b0處于1且第一單元bl處于0的路徑(路徑1到0)，第一單 元bl中可能的電子數(shù)目為8，因為在沒有初始單元bO的信號間干擾的情況下第一單元bl 將具有8個電子。因此，與此路徑(1到0)相關聯(lián)的積累錯誤Elc為(0-8)2 = 64。另一方面，對于其中初始單元b0處于0且第一單元bl處于1的路徑，所感測的可 能電子數(shù)目為2，因為第一單元bl中將不存儲電子，但經歷來自初始單元b0的信號間干擾 (2個電子)。因此，與此路徑(0到1)相關聯(lián)的積累錯誤Elb為(0-2)2 = 4。對于其中初始單元b0處于0且第一單元bl也處于0的路徑，在具有來自初始單 元bo的信號間干擾(2個電子)的情況下，第一單元bl將存儲8個電子，因此表現(xiàn)為仿佛 其具有10個電子一樣。因此，與此路徑(0到0)相關聯(lián)的積累錯誤Eld為(0-10)2 = 100?；谒龇e累錯誤的量，消除通向所述目標狀態(tài)(0或1)的每一者的路徑中的一 者，如通過勾消所指示。在圖6B中，對于目標狀態(tài)1，從0到1的箭頭已勾消，因為與此路 徑(從0到1)相關聯(lián)的積累錯誤Elb大于與其它路徑(從1到1)相關聯(lián)的積累錯誤Ela。 類似地，從0到0的箭頭已勾消，因為積累錯誤Eld大于積累錯誤Elc。在圓圈內畫出了指 示目標狀態(tài)的積累錯誤。在圖6C中，在所圖解闡釋的實例中，第二單元b2的所讀取的電子數(shù)目(RE)為11。 第一單元bl可處于1或處于0。對于積累錯誤的計算，第一單元bl具有針對狀態(tài)1的0及 針對狀態(tài)0的64。對于其中第一單元bl處于1且第二單元b2也處于1的路徑，針對第二 單元b2所感測的可能電子數(shù)目將為0個電子，因為在沒有來自第一單元bl的信號間干擾的情況下第二單元b2中不存儲電子。因此，偏差D為(Il-O)2= 121。對于其中第一單元 bl處于1且第二單元b2處于0的路徑，偏差D為(11-8)2 = 9。積累錯誤E2a、E2c分別為 121 及 9。另一方面，對于其中第一單元bl處于0的路徑，積累錯誤以64開始。對于第二單 元b2的目標狀態(tài)1的路徑，偏差D為(11-2)2 = 81，且積累錯誤E2b為145，因為將前一路 徑的積累錯誤相加至當前路徑的偏差。對于其中第一單元bl處于0且第二單元b2也處于 0的路徑，偏差D為(11-10)2 = 1，且積累錯誤E2d為65。同樣，基于所述積累錯誤的量，消除通向所述目標狀態(tài)(0或1)的每一者的所述路 徑中的一者，如通過勾消所指示。在圖6D中，已勾消從0到1的箭頭，因為與此路徑(從0 到1)相關聯(lián)的積累錯誤E2b (145)大于與其它路徑(從1到1)相關聯(lián)的積累錯誤E2a。類 似地，已勾消從0到0的箭頭，因為與此路徑(從0到0)相關聯(lián)的積累錯誤E2d大于與其 它路徑(從1到0)相關聯(lián)的積累錯誤E2c。在圖6E中，對于所圖解闡釋的實例，第三單元b3的所讀取電子數(shù)目(RE)為5。第 二單元b2的狀態(tài)可處于1或處于0。對于其中第二單元b2處于1且第三單元b3也處于1 的路徑，偏差D為(5-0)2 = 25，且積累錯誤E3a為146。對于其中第二單元b2處于1且第 三單元b3處于0的路徑，偏差D為(5-8)2 = 9，且積累錯誤E3c為130。 另一方面，對于其中第二單元b2處于0且第三單元b3處于1的路徑，偏差D為 (5-2)2 = 9，且積累錯誤E3b為18。對于其中第二單元b2處于0且第三單元b3也處于0 的路徑，偏差D為(5-10)2 = 25，且積累錯誤E3d為34。同樣，基于所述積累錯誤的量，消除(例如，勾消)通向每一狀態(tài)(0或1)的所述 路徑中的一者。在圖6F中，已勾消從1到1的箭頭，因為積累錯誤E3a大于從0到1的路 徑的積累錯誤E3b。類似地，已消除從1到0的箭頭，因為從1到0的路徑的積累錯誤E3c 大于從0至0的路徑的積累錯誤E3d。在圖6G中，對于所圖解闡釋的實例，第四單元b4的所讀取電子數(shù)目(RE)為0。第 三單元b3的狀態(tài)可處于1或處于0。對于其中第三單元b3處于1且第四單元b4也處于1 的路徑，偏差D為(O-O)2 = 0，且積累錯誤E4a為18。對于其中第三單元b3處于1且第四 單元b4處于0的路徑，偏差D為(0-8)2 = 64，且積累錯誤E4c為82。另一方面，對于其中第三單元b3處于0且第四單元b4處于1的路徑，偏差D為 (0-2)2 = 4，且積累錯誤E4b為38。對于其中第三單元b3處于0且第四單元b4也處于0 的路徑，偏差D為(0-10)2 = 100，且積累錯誤E4d為134。同樣，基于所述積累錯誤的量，消除通向所述狀態(tài)(0或1)的每一者的所述路徑中 的一者。在圖6H中，已勾消從0到1的箭頭，因為從0到1的路徑的積累錯誤E4b大于從 1到1的路徑的積累錯誤E4a。類似地，已勾消從0到0的箭頭，因為從0到0的路徑的積 累錯誤E4d大于從1到0的路徑的積累錯誤E4c。圖61圖解闡釋所得路徑，其包含在完成上述過程之后剩余的箭頭?，F(xiàn)在，將第四 單元b4的可能狀態(tài)下的錯誤相互比較。在所圖解闡釋的實例中，對于目標狀態(tài)“1”，積累錯 誤為18。對于目標狀態(tài)“0”，積累錯誤為82。錯誤越小，單元越可能具有所述狀態(tài)。因此， 更可能的情形為第四單元b4存儲“1”。然后，從第四單元b4的狀態(tài)“1”向后追溯地獲取路 徑。因此，第三單元b3可能存儲1。第二單元b2可能存儲0。另外，第一單元bl可能存儲1。因此，如圖6J中所示，校正數(shù)據(jù)為與所寫入數(shù)據(jù)相同的1、0、1、1。
在另一實施例中，可在使用維特比算法確定校正數(shù)據(jù)時計及兩個或兩個以上相鄰 單元對特定單元的信號間干擾。例如，可在使用維特比算法處理原始數(shù)據(jù)時，計及在一特定 單元正上方的行中相鄰單元對所述特定單元的信號間干擾。參照圖7，將增量(△)相加至 每一狀態(tài)中的可能電子數(shù)目。增量(△)表示來自特定單元正上方的行中相鄰單元的信號 間干擾。在其中相同行中各單元之間的信號間干擾相當于2個電子的一個實施例中，所述 增量可處在約0與約2之間的范圍內。除將所述增量相加至每一狀態(tài)中的可能電子數(shù)目之 夕卜，維特比算法的詳細過程可如早期參照圖6A到6J所述一樣。在上述實施例中，單元經配置以存儲兩個狀態(tài)中的一者，即，單層級單元。在其它 實施例中，可使用多層級單元來存儲多個層級，例如，多于兩個狀態(tài)。在此類實施例中，維特 比算法也可適于確認或校正從所述單元讀取的數(shù)據(jù)。如上所述，可對在讀取操作期間所讀取的每一數(shù)據(jù)位行執(zhí)行維特比算法。在某些 實施例中，僅對懷疑有至少一個錯誤的選定數(shù)據(jù)區(qū)塊執(zhí)行維特比算法。在其它實施例中，僅 對包含接近閾值的值(例如，在閾值為4個電子的情形下的5個電子)的選定數(shù)據(jù)區(qū)塊，或 響應于不可校正錯誤以補充錯誤校正碼(ECC)而執(zhí)行維特比算法。所屬領域的技術人員將 了解也可能有將維特比算法應用于NAND快閃讀取操作的各種替代方法。另外，所屬領域的 技術人員將了解任一經修改維特比算法或類似算法也可適于快閃讀取操作。在上述實施例中，可通過NAND快閃存儲器裝置中任一合適處理器或電路來執(zhí)行 維特比算法。在其它實施例中，可提供外部處理器或電路以執(zhí)行維特比算法。所屬領域的 技術人員將了解可使用處理器電路的任一合適配置來執(zhí)行上述維特比算法。根據(jù)上述實施例的快閃存儲器裝置可并入各種電子裝置中。所述電子裝置的實例 可包含但不限于消費者電子產品、電子電路、電子電路組件、消費者電子產品的部件、電子 測試裝備等。消費者電子產品的實例包含但不限于移動電話、電話、電視、計算機監(jiān)視器、計 算機、手持計算機、個人數(shù)字助理(PDA)、微波爐、冰箱、立體聲系統(tǒng)、盒式記錄器或播放器、 DVD播放器、CD播放器、VCR、MP3播放器、無線電、攝錄像機、光學相機、數(shù)碼相機、清洗機、干 燥機、清洗機/干燥機、復印機、傳真機、掃描儀、多功能外圍裝置、腕表、鐘表等。此外，所述 電子裝置可包含未完成的產品。一個實施例涉及一種從存儲器單元檢索數(shù)據(jù)的方法。所述方法包含確定與存儲 器單元陣列中選定存儲器單元所存儲的數(shù)據(jù)相關聯(lián)的值；及根據(jù)維特比算法來處理所確定 值以便確定存儲于所述選定存儲器單元中的數(shù)據(jù)。另一實施例涉及一種從存儲器單元中檢索數(shù)據(jù)的方法。所述方法包含感測存儲 器單元陣列內第一存儲器單元的電狀況；及至少部分地基于所述電狀況及與所述陣列中鄰 近于所述第一存儲器單元的至少一個存儲器單元相關聯(lián)的電狀況及/或邏輯狀態(tài)來確定 所述第一存儲器單元的邏輯狀態(tài)。又一實施例涉及一種包含存儲器單元陣列的設備。所述存儲器單元的每一者經配 置以存儲指示數(shù)據(jù)數(shù)字的電荷。所述設備還包含感測電路，其經配置以檢測存儲于所述存 儲器單元的選定存儲器單元中的電荷的值。所述設備經配置以根據(jù)維特比算法處理所述所 檢測值。盡管已根據(jù)某些實施例描述了本發(fā)明，但對所屬領域的技術人員顯而易見的其它實施例(包含不能提供本文闡述的全部特征及優(yōu)點的實施例)也屬于本發(fā)明的范圍內。此 夕卜，上述各種實施例也可經組合以提供其它實施例。另外，在一個實施例的上下文中所顯示 的某些特 征也可并入其它實施例中。因此，本發(fā)明的范圍僅通過參照以上權利要求書來界定。
權利要求
一種從存儲器單元中檢索數(shù)據(jù)的方法，所述方法包括確定與存儲器單元陣列中的選定存儲器單元所存儲的數(shù)據(jù)相關聯(lián)的值；及根據(jù)維特比算法處理所述所確定值以便確定存儲于所述選定存儲器單元中的所述數(shù)據(jù)。
2.如權利要求1所述的方法，其中所述存儲器單元中的每一者包含浮動柵極晶體管， 其中確定所述值包括感測流過所述浮動柵極晶體管的電流或感測所述浮動柵極晶體管的 閾值電壓值。
3.如權利要求1所述的方法，其中處理所述所確定值包括至少部分地基于所述所確定值及選定存儲器單元上的信號間干擾來確定與通向所述 選定存儲器單元的每一可能狀態(tài)的路徑相關聯(lián)的錯誤；及至少部分地基于所述所確定錯誤的積累來選擇通向每一可能狀態(tài)的所述路徑中的一 者，使得所述路徑中的所述選定一者具有最小積累錯誤。
4.如權利要求3所述的方法，其中將所述存儲器單元布置成列及行，其中處理所述所 確定值包括針對選定存儲器單元行中的每一者依序重復確定所述錯誤及選擇所述路徑中 的一者。
5.如權利要求4所述的方法，其中處理所述所確定值進一步包括至少部分地基于與通向所述選定存儲器單元行中的最后一個存儲器單元的可能狀態(tài) 的路徑相關聯(lián)的錯誤來選擇所述最后一個存儲器單元的狀態(tài)；及使用具有最小積累錯誤的所述選定路徑，從所述最后一個存儲器單元的所述選定狀態(tài) 向后追溯地選擇所述選定存儲器單元行中的其它存儲器單元中的每一者的狀態(tài)，由此確定 存儲于所述存儲器單元中的所述數(shù)據(jù)。
6.如權利要求3所述的方法，其中所述信號間干擾包括來自鄰近于所述選定存儲器單 元的一個或一個以上存儲器單元的信號間干擾。
7.如權利要求6所述的方法，其中將所述存儲器單元布置成列及行，其中所述一個或 一個以上存儲器單元包括定位于所述陣列中與所述選定存儲器單元相同的行中的存儲器 單元。
8.如權利要求6所述的方法，其中將所述存儲器單元布置成列及行，其中所述一個或 一個以上存儲器單元包括定位于所述陣列中與所述選定存儲器單元相同的列中的存儲器單元。
9.一種從存儲器單元中檢索數(shù)據(jù)的方法，所述方法包括 感測存儲器單元陣列內的第一存儲器單元的電狀況；及至少部分地基于所述電狀況及與所述陣列中鄰近于所述第一存儲器單元的至少一個 存儲器單元相關聯(lián)的電狀況及/或邏輯狀態(tài)來確定所述第一存儲器單元的邏輯狀態(tài)。
10.如權利要求9所述的方法，其中確定所述邏輯狀態(tài)包括對所述第一存儲器單元的 所述電狀況及與所述至少一個存儲器單元相關聯(lián)的所述電狀況及/或邏輯狀態(tài)執(zhí)行維特 比算法。
11.如權利要求9所述的方法，其中所述陣列中的所述存儲器單元中的每一者包括浮 動柵極晶體管，其中感測所述電狀況包括將讀取電壓施加于所述第一存儲器單元的所述浮 動柵極晶體管及檢測流過所述浮動柵極晶體管的電流或所述浮動柵極晶體管的閾值電壓值。
12.—種設備，其包括存儲器單元陣列，所述存儲器單元中的每一者經配置以存儲指示數(shù)據(jù)數(shù)字的電荷；及感測電路，其經配置以檢測存儲于所述存儲器單元中的選定存儲器單元中的所述電荷 的值，其中所述設備經配置以根據(jù)維特比算法處理所述所檢測值。
13.如權利要求12所述的設備，其中所述存儲器單元布置成列及行，其中所述感測電 路經配置以檢測存儲于選定存儲器單元行中的所述電荷值。
14.如權利要求13所述的設備，其中所述存儲器單元中的每一者包括包含浮動柵極的 浮動柵極晶體管，其中所述感測電路經配置以檢測存儲于所述選定存儲器單元行的所述浮 動柵極中的每一者中的電子數(shù)目。
15.如權利要求14所述的設備，其中所述感測電路經配置以檢測流過所述浮動柵極晶 體管的電流或所述浮動柵極晶體管的閾值電壓值。
16.如權利要求13所述的設備，其中所述設備進一步經配置以至少部分地基于所述所 檢測電荷值及所述選定存儲器單元上的信號間干擾來確定與通向所述選定存儲器單元中 的一者的每一可能狀態(tài)的路徑相關聯(lián)的錯誤；其中所述設備進一步經配置以至少部分地基于所述所確定錯誤的積累來選擇通向每 一可能狀態(tài)的所述路徑中的一者，使得所述路徑中的所述選定一者具有最小積累錯誤。
17.如權利要求16所述的設備，其中所述設備經配置以針對所述選定存儲器單元行中 的每一者依序重復確定所述錯誤及選擇所述路徑中的一者。
18.如權利要求17所述的設備，其中所述設備進一步經配置以至少部分地基于與通向 所述選定存儲器單元行中的最后一個存儲器單元的可能狀態(tài)的路徑相關聯(lián)的錯誤來選擇 所述最后一個存儲器單元的狀態(tài)，其中所述設備進一步經配置以使用具有最小積累錯誤的所述選定路徑，從所述最后一 個存儲器單元的所述選定狀態(tài)向后追溯地選擇所述選定存儲器單元行中的其它存儲器單 元中的每一者的狀態(tài)，由此確定存儲于所述選定存儲器單元行中的數(shù)據(jù)。
19.如權利要求16所述的設備，其中所述信號間干擾包括來自鄰近于所述選定存儲器 單元的一個或一個以上存儲器單元的信號間干擾。
20.如權利要求12所述的設備，其中所述設備包括快閃存儲器裝置。
全文摘要
本發(fā)明揭示方法及設備，例如涉及包含存儲器單元陣列(100)的快閃存儲器裝置的那些方法及設備。一種此類方法包含檢測存儲于所述存儲器單元陣列中的選定存儲器單元中的電荷值。所述方法還包含根據(jù)維特比(Viterbi)算法處理所述所檢測值以確定存儲于所述選定存儲器單元中的數(shù)據(jù)。在一個實施例中，所述快閃存儲器單元陣列(100)包含字線WL0到WLN及位線BL0到BLM。檢測所述電荷值包含通過選擇所述字線中的一者來檢測存儲于選定存儲器單元行中的電荷值。所述維特比算法在所述單元之間的信號間干擾影響讀取數(shù)據(jù)的準確度的情形下提供校正數(shù)據(jù)。例如，可使用所述維特比算法來補充錯誤校正碼(ECC)。
文檔編號G11C16/26GK101868832SQ200880117050
公開日2010年10月20日 申請日期2008年10月28日 優(yōu)先權日2007年11月21日
發(fā)明者威廉·拉德克, 弗朗姬·魯帕爾瓦爾, 維沙爾·薩林 申請人:美光科技公司