專利名稱：數(shù)據(jù)輸入/輸出電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器設(shè)備的數(shù)據(jù)輸入/輸出電路，尤其涉及具有 改進的抖動特性的數(shù)據(jù)輸A/輸出電路。
背景技術(shù)：
同步半導(dǎo)體存儲器設(shè)備與從外部設(shè)備提供的時鐘同步。特別地，雙數(shù) 據(jù)速率(DDR)同步半導(dǎo)體存儲器設(shè)備與從外部設(shè)備輸入的時鐘的上升沿 和下降沿同步，從而在一個時鐘循環(huán)中處理兩位數(shù)據(jù)。DDR同步半導(dǎo)體 存儲器設(shè)備包括用于數(shù)據(jù)輸X/輸出的準(zhǔn)確定時的延遲鎖相環(huán)(DLL)電路。
在同步半導(dǎo)體存儲器設(shè)備中準(zhǔn)確地控制時鐘的占空比非常重要。如果 不能準(zhǔn)確地控制占空比，則數(shù)據(jù)可能由于缺少數(shù)據(jù)邊限(data margin) 而失真。
占空比是在一個時鐘循環(huán)中高水平時期的持續(xù)時間與低水平時期的 持續(xù)時間的比。例如，50:50的占空比是指在一個時鐘循環(huán)中，高水平 時期和低水平時期占用相同量的時間。
圖l是示出根據(jù)相關(guān)技術(shù)的數(shù)據(jù)輸A/輸出電路的圖。
如圖l所示，傳統(tǒng)的數(shù)據(jù)輸"輸出電路包括數(shù)據(jù)輸出電路101、數(shù) 據(jù)輸入電路103以及多個DQ墊105。
數(shù)據(jù)輸出電路IOI和數(shù)據(jù)輸入電路103經(jīng)由一個DQ墊雙向地輸出或 接收數(shù)據(jù)。即，在半導(dǎo)體存儲器設(shè)備的讀取^Mt的情況下，在數(shù)據(jù)輸入電 路103沒有正在經(jīng)由DQ墊從外部設(shè)備接收數(shù)據(jù)時，數(shù)據(jù)輸出電路101經(jīng) 由該DQ塾將數(shù)據(jù)輸出到外部設(shè)備。在半導(dǎo)體存儲器設(shè)備的寫入操作的情況下，在數(shù)據(jù)輸出電路101沒有正在經(jīng)由DQ墊輸出數(shù)據(jù)時，數(shù)據(jù)輸入電 路103經(jīng)由DQ墊接收數(shù)據(jù)。
圖2是示出圖1的數(shù)據(jù)輸出電路101的圖。
如圖2所示，數(shù)據(jù)輸出電路101包括第一傳輸線單元203、第二傳輸 線單元201、輸出單元205和輸出控制器217。
第二傳輸線單元201將內(nèi)部時鐘RCLK_DLL和FCLK一DLL傳輸?shù)?第一傳輸線單元203，所述內(nèi)部時鐘RCLK_DLL和FCLK_DLL由延遲 鎖相環(huán)(圖3中所示)基于外部時鐘EXT一CLK產(chǎn)生，以校正;導(dǎo)*儲器 設(shè)備的時鐘偏斜。第二傳輸線單元201可以選擇性地包括用于防止內(nèi)部時 鐘RCLK—DLL和FCLK_DLL失真的轉(zhuǎn)發(fā)器219。
第 一傳輸線單元203將內(nèi)部時鐘RCLK_DLL和FCLK_DLL傳輸?shù)?輸出單元205。輸出單元205包括數(shù)據(jù)選i信號輸出單元207，其用于 通過使用內(nèi)部時鐘RCLK—DLL和FCLK—DLL輸出數(shù)據(jù)選通信號DQS; 以及多個數(shù)據(jù)輸出單元209、 211、 213和215,其用于響應(yīng)于內(nèi)部時鐘 RCLK—DLL和FCLK—DLL將內(nèi)部數(shù)據(jù)DATA作為外部數(shù)據(jù)DQ進行輸 出。第一傳輸線單元203具有用于4吏內(nèi)部時鐘RCLK一DLL和FCLK一DLL 之間的偏斜最小的時鐘樹結(jié)構(gòu)，內(nèi)部時鐘RCLK一DLL和FCLK一DLL被 傳輸?shù)綌?shù)據(jù)輸出單元209、 211、 213和215以及數(shù)據(jù)選通信號輸出單元 207。
連接到相應(yīng)DQ墊的數(shù)據(jù)輸出單元209、 211、 213和215中的每一個 在內(nèi)部時鐘RCLK_DLL和FCLK一DLL的上升沿鎖存從半導(dǎo)M儲器i殳 備的存儲單元輸出"內(nèi)部數(shù)據(jù)，并4經(jīng)鎖存的內(nèi)部數(shù)據(jù)輸出到存儲器控制 器。數(shù)據(jù)選通信號輸出單元207將數(shù)據(jù)選通信號DQS輸出到存儲器控制 器。因為數(shù)據(jù)輸出單元209、 211、 213和215以及數(shù)據(jù)選通信號輸出單元 207基于內(nèi)部時鐘RCLK—DLL和FCLK—DLL輸出外部lt據(jù)DQ和數(shù)據(jù) 選通信號DQS，所以外部k據(jù)DQ的相位與數(shù)據(jù)選通信號DQS的相位匹 配。
存儲器控制器基于從數(shù)據(jù)選通信號輸出單元207輸出的數(shù)據(jù)選通信 號DQS接收從數(shù)據(jù)輸出單元209、 211、 213和215輸出的外部數(shù)據(jù)DQ。
輸出控制器217響應(yīng)于根據(jù)半導(dǎo)體存儲器設(shè)備的操作模式的模式信 號MODE來控制輸出單元205。例如，輸出控制器217僅針對半導(dǎo)* 儲器設(shè)備的寫入操作使能第一和第二輸出控制信號DQ—EN和DQS一EN，且數(shù)據(jù)輸出單元209、 211、 213和215以及轉(zhuǎn)發(fā)器219響應(yīng)于第一和第二 輸出控制信號DQ—EN和DQS—EN而使能，以便減少半導(dǎo)體存儲器設(shè)備 的電力消耗。
圖3是示出圖2的描述中所提及的延遲鎖相環(huán)電路的圖。
延遲鎖相環(huán)電路包括相位比較器301、延遲控制器303、復(fù)M型 化單元305和占空比校正器307。
相位比較器301將外部時鐘EXT一CLK的相位與從復(fù)^型化單元 305輸出的反饋時鐘FB一CLK的相位相比較，該反饋時鐘FB_CLK是通 過模型化半導(dǎo)體存儲器^L備的內(nèi)部時鐘延遲分量而產(chǎn)生的。i目位比較器 301將表示外部時鐘EXT—CLK與反饋時鐘FB_CLK之間的相位差的比 較信號CMP輸出到延遲^制器303 。
延遲控制器303使外部時鐘EXT一CLK延遲多達第一延遲量 DD一1(圖5中所示)，以Y更響應(yīng)于比i^信號CMP ^吏外部時鐘EXT_CLK與 反^時鐘FB—CLK的相位彼此匹配。延遲控制器303將經(jīng)延遲^時鐘作 為內(nèi)部時鐘CLK_DD輸出。占空比校正器307校正內(nèi)部時鐘CLK一DD 的占空比，并將^校正的內(nèi)部時鐘RCLK—DLL傳輸?shù)綇?fù)^型化單元 305。
最后，因為在反饋時鐘FB一CLK中反映出延遲控制器303的延遲和 復(fù)g型化單元305的延遲，所以從復(fù)4^型化單元305輸出的反饋時鐘 FB—CLK與外部時鐘EXT—CLK在相位上匹配。在本文中，具有由延遲 控;J器303反映的延遲的內(nèi)、時鐘CLK一DD變得在延遲上處于鎖定狀態(tài)，
占空比校正器307包括校正器309和傳感器311。傳感器311感測從 校正器309輸出的內(nèi)部時鐘RCLK—DLL和FCLK—DLL的占空比，并產(chǎn) 生表示內(nèi)部時鐘RCLK一DLL和FCLK—DLL的占空比的感測信號DCC 和DCCB。校正器309 "^應(yīng)于感測信號DCC和DCCB校正M遲控制器 303輸出的內(nèi)部時鐘CLK—DD的占空比，并輸出正內(nèi)部時鐘RCLK—DLL 和負內(nèi)部時鐘FCLK—DLL,該正內(nèi)部時鐘RCLK一DLL和該負內(nèi)^時鐘 FCLK一DLL具有相i[相位和經(jīng)校正的占空比。
圖4是示出圖1的數(shù)據(jù)輸入電路103的圖.
參考圖4，數(shù)據(jù)輸入電路103包括數(shù)據(jù)選通信號輸入單元401、多個 數(shù)據(jù)輸入單元403和405以及輸入控制器407。
數(shù)據(jù)選通信號輸入單元401從存儲器控制器接收數(shù)據(jù)選通信號DQS,并將內(nèi)部數(shù)據(jù)選通信號DQS一IN和DQSB_IN輸出到數(shù)據(jù)輸入單元403和 405。
正內(nèi)部數(shù)據(jù)選通信號DQSJN的相位相反于負內(nèi)部數(shù)據(jù)選通信號 DQSB一IN的相位。數(shù)據(jù)輸入單元403鎖存來自存儲器控制器的外部數(shù)據(jù) DQ，異在內(nèi)部數(shù)據(jù)選通信號DQS—IN和DQSB—IN的上升沿處輸出內(nèi)部 數(shù)據(jù)DATA。
與圖2的輸出控制器217相同，輸入控制器407響應(yīng)于才艮據(jù)半導(dǎo)體存 儲器設(shè)備的操作模式的模式信號MODE來控制數(shù)據(jù)選通信號輸入單元 401和數(shù)據(jù)輸入單元403和405。例如，輸入控制器407僅針對半導(dǎo)* 儲器設(shè)備的讀取操作而使能第一輸入控制信號DQ一EN和第二輸入控制 信號DQS_EN，且數(shù)據(jù)輸入單元403和405以及4^據(jù)選通信號輸入單元 401響應(yīng)于第 一輸入控制信號DQ一EN和第二輸入控制信號DQS一EN而被 使能，以便減少半導(dǎo)體存儲器設(shè)i的電力消耗。
圖5是示出圖2的數(shù)據(jù)輸出電路101的數(shù)據(jù)輸出操作的時序圖。
延遲鎖相環(huán)通過使外部時鐘EXT一CLK延遲多達第一延遲量DD一1 來產(chǎn)生內(nèi)部時鐘RCLK—DLL和FCLK_DLL。雖然外部時鐘EXT_CLK 的占空比不是50:50，但延遲鎖相環(huán)通i占空比校正器307而產(chǎn);具有 50:50的占空比的內(nèi)部時鐘RCLK—DLL和FCLKDLL。
然而，由于在第二傳輸線單元201中傳輸內(nèi)部時鐘RCLK一DLL和 FCLK_DLL時的噪聲或過程、電壓和溫度的變化(PVT變化)，輸入到輸 出單元205的內(nèi)部時鐘RCLK—DLL和FCLK一DLL(如圖所示)可能在占 空比上失真。數(shù)據(jù)輸出單元209、 211、 213和215響應(yīng)于具有失真的占空 比的內(nèi)部時鐘RCLK一DLL和FCLK_DLL的上升沿而輸出外部數(shù)據(jù)DQ。 因此，在傳統(tǒng)數(shù)據(jù)輸5l電路中，當(dāng)響應(yīng)于負內(nèi)部時鐘FCLK一DLL的上升 沿鎖存內(nèi)部數(shù)據(jù)DATA時，數(shù)據(jù)邊限減少，從而使抖動特i劣化。因此， 在根據(jù)相關(guān)技術(shù)的數(shù)據(jù)輸出電路中，外部數(shù)據(jù)DQ可能失真。
從數(shù)據(jù)輸出單元209、 211、 213和215輸出的外部數(shù)據(jù)DQ包括數(shù)據(jù) 輸出單元209、 211、 213和215的延遲，且在相位上與外部時鐘EXT_CLK 匹配?；趦?nèi)部時鐘RCLK—DLL和FCLK_DLL而產(chǎn)生的數(shù)據(jù)選ii信號 DQS還包括數(shù)據(jù)選通信號^出單元209的^遲，且在相位上與外部時鐘 EXT_CLK匹配。
在數(shù)據(jù)輸入電路103的情況下，內(nèi)部數(shù)據(jù)選通信號DQS一IN和DQSB_IN的占空比可因外部噪聲、選通信號輸入單元401的切換噪聲或 PVT ￡化而失真。當(dāng)響應(yīng)于內(nèi)部數(shù)據(jù)選通信號DQSB_IN的上升沿鎖存外 部數(shù)據(jù)DQ時，這種失真可能減少數(shù)據(jù)邊限，且抖動^T性劣化。因此，內(nèi) 部數(shù)據(jù)可能失真。
就是說，在根據(jù)相關(guān)技術(shù)的數(shù)據(jù)輸/v/輸出電路中，數(shù)據(jù)輸入單元和 數(shù)據(jù)輸出單元基于具有失真的占空比的數(shù)據(jù)選通信號和內(nèi)部數(shù)據(jù)選通信 號接收和輸出數(shù)據(jù)。因此，減少了數(shù)據(jù)邊限，且輸出到或輸入到半導(dǎo)體存 儲器設(shè)備的數(shù)據(jù)可能失真。

發(fā)明內(nèi)容
本發(fā)明的實施例是針對提供一種用于改進抖動特性并確保足夠數(shù)據(jù) 邊限的數(shù)據(jù)輸X/輸出電路。
根據(jù)本發(fā)明的一方面，提供一種數(shù)據(jù)輸出電路，包括輸出單元，用 于響應(yīng)于延遲鎖相環(huán)中產(chǎn)生的內(nèi)部時鐘輸出數(shù)據(jù)選通信號和數(shù)據(jù)；第 一傳 輸線單元，其具有時鐘樹結(jié)構(gòu)，用于將內(nèi)部時鐘傳輸?shù)捷敵鰡卧?；第二?輸線單元，用于將來自延遲鎖相環(huán)的內(nèi)部時鐘傳輸?shù)降谝粋鬏斁€單元；以 及占空比校正單元，其互連于第一傳輸線單元與第二傳輸線單元之間，用 于校正內(nèi)部時鐘的占空比。
根據(jù)本發(fā)明的另一方面，提供一種數(shù)據(jù)輸入電路，包括數(shù)據(jù)選通信 號輸入單元，用于響應(yīng)于從半導(dǎo)體存儲器設(shè)備的外部輸入的數(shù)據(jù)選通信號 產(chǎn)生內(nèi)部數(shù)據(jù)選通信號；占空比校正單元，用于校正內(nèi)部數(shù)據(jù)選通信號的 占空比并輸出經(jīng)校正的數(shù)據(jù)選通信號；以及多個數(shù)據(jù)輸入單元，用于響應(yīng) 于經(jīng)校正的數(shù)據(jù)選通信號將從半導(dǎo)體存儲器設(shè)備的外部輸入的數(shù)據(jù)作為 內(nèi)部數(shù)據(jù)輸出。
根據(jù)本發(fā)明的再一方面，提供一種數(shù)據(jù)輸X/輸出電路，包括輸出 單元，用于響應(yīng)于延遲鎖相環(huán)中產(chǎn)生的內(nèi)部時鐘輸出第 一數(shù)據(jù)選通信號和 第一數(shù)據(jù)；第一傳輸線單元，其具有時鐘樹結(jié)構(gòu)，用于將內(nèi)部時鐘傳輸?shù)?輸出單元；第二傳輸線單元，用于將來自延遲鎖相環(huán)的內(nèi)部時鐘傳輸?shù)降?一傳輸線單元；占空比校正單元，其互連于第一傳輸線單元與第二傳輸線 單元之間，用于校正內(nèi)部時鐘的占空比；數(shù)據(jù)選通信號輸入單元，用于從 半導(dǎo)體存儲器設(shè)備的外部接收第二數(shù)據(jù)選通信號并用于產(chǎn)生內(nèi)部數(shù)據(jù)選
通信號；以及多個數(shù)據(jù)輸入單元，用于響應(yīng)于內(nèi)部數(shù)據(jù)選通信號輸出從半導(dǎo)*儲器設(shè)備的外部輸入的第二數(shù)據(jù)。
根據(jù)本發(fā)明的又一方面，提供一種數(shù)據(jù)輸出電路，包括傳輸線單元， 用于傳輸半導(dǎo)體存儲器設(shè)備中產(chǎn)生的控制時鐘；以及輸出單元，用于響應(yīng) 于經(jīng)校正的控制時鐘將數(shù)據(jù)選通信號和數(shù)據(jù)輸出到半導(dǎo)體存儲器設(shè)備的 外部，
得的經(jīng)校正的占空比，


圖l是示出根據(jù)相關(guān)技術(shù)的數(shù)據(jù)輸X/輸出電路的圖。
圖2是示出圖1的數(shù)據(jù)輸出電路的圖。
圖3是示出圖2中所述的延遲鎖相環(huán)的圖。
圖4是示出圖1的數(shù)據(jù)輸入電路的圖。
圖5是描述圖2的數(shù)據(jù)輸出電路的數(shù)據(jù)輸出操作的時序圖。
圖6是示出根據(jù)本發(fā)明實施例的數(shù)據(jù)輸出電路的圖。
圖7是描述圖6的數(shù)據(jù)輸出電路的數(shù)據(jù)輸出操作的時序圖。
圖8是示出根據(jù)本發(fā)明實施例的數(shù)據(jù)輸入電路的圖。
具體實施例方式
可通過以下描述來理解本發(fā)明的其它目的和優(yōu)點，且參考本發(fā)明的實 施例，本發(fā)明的其它目的和優(yōu)點變得明顯。
圖6是示出根據(jù)本發(fā)明實施例的數(shù)據(jù)輸出電路的圖。
參考圖6，根據(jù)本實施例的數(shù)據(jù)輸出電路包括輸出單元605、第一傳 輸線單元603、第二傳輸線單元601、輸出控制器623和占空比校正器617。
與相關(guān)技術(shù)不同，根據(jù)本實施例的數(shù)據(jù)輸出電路包括安置于第一傳輸 線單元603與第二傳輸線單元601之間的占空比校正器617。因此，根據(jù) 本實施例的數(shù)據(jù)輸出電路可以校正內(nèi)部時鐘RCLK_DLL和FCLK—DLL 的、可能在從延遲鎖相環(huán)輸出具有經(jīng)校正的占空比的內(nèi)部時鐘 RCLK—DLL和FCLK_DLL之后且在將內(nèi)部時鐘RCLK_DLL和 FCLK—DLL輸入到第二;輸線單元601之前產(chǎn)生的占空比失真。因此，
10可以確保數(shù)據(jù)邊限并改進數(shù)據(jù)輸出電路的抖動特性。
第二傳輸線單元601將M遲鎖相環(huán)產(chǎn)生的內(nèi)部時鐘RCLK一DLL和 FCLK一DLL傳輸?shù)降谝粋鬏斁€單元603。因為該傳輸線的長度相對長， 所以內(nèi)部時鐘RCLK_DLL和FCLK一DLL可能由于該傳輸線的負載而失 真。因此，第二傳輸線單元601可以包括用于通過驅(qū)動內(nèi)部時鐘 RCXK—DIX和FCXK一DIX來防止內(nèi)部時鐘RCXK一DIX和FCXK—DIX 的失真>轉(zhuǎn)發(fā)器625。
第 一傳輸線單元603將內(nèi)部時鐘RCLK一DLL和FCLK一DLL傳輸?shù)?輸出單元605 ，輸出單元605響應(yīng)于內(nèi)部時鐘RCLK一DLL和FCLK一DLL 輸出數(shù)據(jù)選通信號DQS和數(shù)據(jù)DQ。輸出單元605包括多個數(shù)據(jù)^出單 元609、 611、 613和615以及數(shù)據(jù)選通信號輸出單元607。第一傳輸線單 元603具有時鐘樹結(jié)構(gòu)，以使/f吏傳輸?shù)絣t嫁輸出單元609、 611、 613和 615以及數(shù)據(jù)選通信號輸出單元607的內(nèi)部時鐘RCLK一DLL和 FCLK—DLL的偏斜最小。
如圖5所示，內(nèi)部時鐘RCLK—DLL和FCLK—DLL的占空比可能由 于PVT變化而失真。如果數(shù)據(jù)輸J單元609、 611、 613和615基于具有 失真的占空比的內(nèi)部時鐘RCLK一DLL和FCLK一DLL而輸出外部數(shù)據(jù) DQ，則因為數(shù)據(jù)邊限減少，所以外部數(shù)據(jù)DQ可l失真。因此，將占空 比校正器617設(shè)置于第一傳輸線單元603的前面，并將來自第二傳輸線 601的內(nèi)部時鐘RCLK—DLL和FCLK—DLL的占空比校正為50:50的占 空比。 —
占空比校正器617包括傳感器621和校正器619。傳感器621感測從 校正器619輸出的經(jīng)校正的內(nèi)部時鐘RCLK一DCC和FCLK一DCC的占空 比，并產(chǎn)生表示經(jīng)校正的內(nèi)部時鐘RCLK_DCC和FCLK—DCC的占空比 的感測信號DCC和DCCB。校正器619響應(yīng)于感測信號DCC和DCCB 來校正內(nèi)部時鐘RCLK_DLL和FCLK_DLL的占空比。
例如，傳感器621可以產(chǎn)生可以根據(jù)經(jīng)校正的內(nèi)部時鐘RCLK一DCC 和FCLK一DCC的高水平時期和低水平時期的寬度而被充電或放^的感 測信號DCC和DCCB。例如，如果經(jīng)校正的內(nèi)部時鐘RCLK—DCC和 FCLK一DCC的高水平時期的寬度寬于低水平時期的寬度，則i測信號 DCC可以轉(zhuǎn)變?yōu)楦咚剑腋袦y信號DCCB可以轉(zhuǎn)變?yōu)榈退健?br> 校正器619基于轉(zhuǎn)變?yōu)橄喾此降母袦y信號DCC和DCCB來決定是
ii增加內(nèi)部時鐘RCLK一DLL和FCLK一DLL的高水平時期的寬度還是增加 低水平時期的寬度。在上面的情況下，校正器619通過使內(nèi)部時鐘 RCLK—DLL和FCLK一DLL的高水平時期的寬度變窄并通過使內(nèi)部時鐘 RCLK—DLL和FCLK_DLL的低水平時期的寬度變長來將內(nèi)部時鐘 RCLK_DLL和FCLK_DLL的占空比校正為50:50的占空比。
因為正和負內(nèi)部時鐘RCLK一DLL和FCLK一DLL的占空比的失真可 能不同，所以占空比校正器617獨立地校正正和i內(nèi)部時鐘RCLK_DLL 和FCLK一DLL中的每一個的占空比。
數(shù)據(jù)選通信號輸出單元607通過驅(qū)動經(jīng)校正的內(nèi)部時鐘RCLK_DCC 和FCLK—DCC而將lt據(jù)選通信號DQS輸出到存儲器控制器。數(shù)^輸出 單元609、 611、 613和615中的每一個被連接到DQ墊，在經(jīng)校正的內(nèi)部 時鐘RCLK一DCC和FCLK一DCC的上升沿處鎖存從半導(dǎo)體存儲器設(shè)備的 存儲單元輸^的內(nèi)部數(shù)據(jù)DATA,并將經(jīng)鎖存的內(nèi)部數(shù)據(jù)輸出到存儲器控 制器。
輸出控制器623響應(yīng)于根據(jù)半導(dǎo)體存儲器設(shè)備的操作模式的模式信 號MODE來控制輸出單元605。例如，在半導(dǎo)體存儲器設(shè)備的寫入操作 的情況下，半導(dǎo)體存儲器設(shè)備從外部設(shè)M收數(shù)據(jù)和數(shù)據(jù)選通信號，且不 將外部數(shù)據(jù)DQ和數(shù)據(jù)選通信號DQS輸出到外部設(shè)備。因此，雖然輸出 單元605被禁用，但不影響半導(dǎo)體存儲器設(shè)備的操作。甚至在半導(dǎo)M儲 器設(shè)備的讀取操作的情況下，輸出單元605在對應(yīng)于CAS等待時間CL 的時鐘循環(huán)期間不輸出外部數(shù)據(jù)DQ和數(shù)據(jù)選通信號DQS。因此，雖然 在對應(yīng)于CAS等待時間的時鐘循環(huán)內(nèi)輸出單元605被禁用，但不影響半 導(dǎo)體存儲器設(shè)備的操作。
因此，輸出控制器623僅針對半導(dǎo)體存儲器設(shè)備的相應(yīng)讀取操作來使 能第一輸出控制信號DQ—EN,且數(shù)據(jù)輸出單元609、 611、 613和615響 應(yīng)于第一輸出控制信號DQ_EN被使能并輸出外部數(shù)據(jù)DQ，以便減少電 力消耗。輸出控制器623 ^使能第二輸出控制信號DQS一EN，且轉(zhuǎn)發(fā)器 625響應(yīng)于第二輸出控制信號DQS一EN來輸出內(nèi)部時鐘RCLK_DLL和 FCLK一DLL。根據(jù)設(shè)計，數(shù)據(jù)選通信號輸出單元609可以響應(yīng)于第二控 制信號DQS—EN輸出數(shù)據(jù)選通信號DQS。 如上所述,根據(jù)本實施例的數(shù)據(jù)輸出電路通it^輸出單元605之前校 正內(nèi)部時鐘RCLK一DLL和FCLK—DLL的占空比失真來確保數(shù)據(jù)邊限并 改進抖動特性。雖然根據(jù)本實施例的數(shù)據(jù)輸出電路響應(yīng)于從圖6中的延遲鎖相環(huán)輸 出的內(nèi)部時鐘RCLK一DLL和FCLK一DLL而輸出數(shù)據(jù)，但本發(fā)明不限于 此。即，根據(jù)本發(fā)明i一個實施例的&據(jù)輸出電路可以響應(yīng)于預(yù)定控制時 鐘輸出數(shù)據(jù)。這里，因為響應(yīng)于具有經(jīng)校正的占空比的控制時鐘而輸出數(shù) 據(jù)和數(shù)據(jù)選通信號，所以根據(jù)另一個實施例的數(shù)據(jù)輸出電路也可以確保數(shù) 據(jù)邊限并改進抖動特性。
圖7是示出圖6的數(shù)據(jù)輸出電路的數(shù)據(jù)輸出操作的時序圖。
延遲鎖相環(huán)通過使具有50:50的占空比的外部時鐘EXT一CLK延遲多 達第一延遲量DD—1而產(chǎn)生內(nèi)部時鐘RCLK—DLL和FCLK_DLL。內(nèi)部 時鐘RCLK一DLL和FCLK一DLL的占空比因在經(jīng)由第二傳輸線單元601 傳輸內(nèi)部時補RCLK—DLL和FCLK—DLL時引入的噪聲而失真。
占空比校正器617校正具有失真的占空比的內(nèi)部時鐘RCLK一DLL和 FCLK一DLL，并輸出具有50:50的占空比的經(jīng)校正的內(nèi)部時鐘 RCLK一DCC和FCLK—DCC。
與圖5不同，因為通過在經(jīng)校正的內(nèi)部時鐘RCLK—DCC和 FCLK一DCC的上升沿處確保數(shù)據(jù)邊限來鎖存內(nèi)部數(shù)據(jù)DATA，所以數(shù)據(jù) 輸出單元609、 611、 613和615輸出未失真的外部數(shù)據(jù)DQ。
同時，外部數(shù)據(jù)DQ和數(shù)據(jù)選通信號DQS的相位與外部時鐘 EXT—CLK的才目位匹配。
圖8是示出根據(jù)本發(fā)明實施例的數(shù)據(jù)輸入電路的圖。
參考圖8,根據(jù)本實施例的數(shù)據(jù)輸入電路包括數(shù)據(jù)選通信號輸入單元 801、多個數(shù)據(jù)輸入單元803和805、輸入控制器807和占空比校正器809。
與相關(guān)技術(shù)不同，根據(jù)本實施例的數(shù)據(jù)輸入電路包括占空比校正器 809 ，其用于校正從數(shù)據(jù)選通信號輸入單元801輸出的內(nèi)部數(shù)據(jù)選通信號 DQS一IN和DQSB一IN的占空比。因此，因為^^據(jù)本實施例的lt據(jù)輸入電 路可以校正內(nèi)部數(shù)據(jù)選通信號DQS一IN和DQSB一IN的占空比失真，所以 數(shù)據(jù)邊限得以確保且數(shù)據(jù)輸入電路^抖動特性得以改進。
數(shù)據(jù)選通信號輸入單元801從存儲器控制器接收數(shù)據(jù)選通信號DQS， 并輸出內(nèi)部數(shù)據(jù)選通信號DQS一IN和DQSB一IN。
占空比校正器809校正內(nèi)部數(shù)據(jù)選通信號DQS_IN和DQSB_IN的占 空比，并將經(jīng)校正的數(shù)據(jù)選通信號DQS_DCC和DQSB一DCC輸S到數(shù)據(jù)輸入單元803和805。因為占空比校正809具有類似于圖6的占空比校正 617的結(jié)構(gòu)的結(jié)構(gòu)，所以省略其細節(jié)描述。
正的經(jīng)校正的數(shù)據(jù)選通信號DQS_DCC的相位相反于負的經(jīng)校正的 數(shù)據(jù)選通信號DQSB—DCC的相位。數(shù)據(jù)輸入單元803和805在經(jīng)校正的 數(shù)據(jù)選通信號DQS—DCC和DQSB—DCC的上升沿處鎖存外部數(shù)據(jù)DQ， 并輸出內(nèi)部數(shù)據(jù)DATA。
與圖6的輸出控制器623相同，輸入控制器807響應(yīng)于根據(jù)半導(dǎo)體存 儲器設(shè)備的操作模式的模式信號MODE來控制數(shù)據(jù)選通信號輸入單元 801和數(shù)據(jù)輸入單元803和805。例如，在半導(dǎo)體存儲器設(shè)備的讀取操作 的情況下，數(shù)據(jù)輸入單元803和805以及數(shù)據(jù)選通信號輸入單元801不從 存儲器控制器接收外部數(shù)據(jù)DQ和數(shù)據(jù)選通信號DQS。因此，雖然數(shù)據(jù) 輸入單元803和805以及數(shù)據(jù)選通信號輸入單元801被禁用，但不影響半 導(dǎo)*儲器設(shè)備的操作。因此，輸入控制器807僅針對半導(dǎo)體存儲器設(shè)備 的寫AJMt使能第一和第二輸入信號DQ一EN和DQS_EN,且數(shù)據(jù)輸入單 元803和805以及數(shù)據(jù)選通信號輸入單元801分別響i于第一輸入控制信 號DQ—EN和第二輸入控制信號DQS_EN被使能，以便減少電力消耗。
換言之，根據(jù)本實施例的數(shù)據(jù)輸入電路可以通過校正內(nèi)部數(shù)據(jù)選通信 號DQS一IN和DQSB一IN的占空比失真來確保數(shù)據(jù)邊限并改進抖動特性。
根據(jù)本發(fā)明，數(shù)據(jù)輸入/輸出電路通過包括占空比校正器而校正用于 數(shù)據(jù)輸"輸出處的控制信號的占空比。因此，數(shù)據(jù)輸V輸出電路的抖動 特性得以改進，M夠的數(shù)據(jù)邊P艮得以確保。
雖然已關(guān)于特定實施例描述了本發(fā)明，本領(lǐng)域技術(shù)人員將了解，在不 偏離如所附權(quán)利要求書中所限定的發(fā)明的實質(zhì)和范圍的情況下，可做出各 種改變和修改。
權(quán)利要求
1.一種數(shù)據(jù)輸出電路，包括輸出單元，用于響應(yīng)于延遲鎖相環(huán)中產(chǎn)生的內(nèi)部時鐘輸出數(shù)據(jù)選通信號和數(shù)據(jù)；第一傳輸線單元，其具有時鐘樹結(jié)構(gòu)，用于將內(nèi)部時鐘傳輸?shù)捷敵鰡卧?；第二傳輸線單元，用于將來自延遲鎖相環(huán)的內(nèi)部時鐘傳輸?shù)降谝粋鬏斁€單元；以及占空比校正單元，其互連于第一傳輸線單元與第二傳輸線單元之間，用于校正內(nèi)部時鐘的占空比。
2. 根據(jù)權(quán)利要求1所述的數(shù)據(jù)輸出電路，其中，所述占空比校正單 元包括傳感器，用于感測內(nèi)部時鐘的占空比并產(chǎn)生感測信號；以及校正器，用于響應(yīng)于所述感測信號校正所述內(nèi)部時鐘的占空比。
3. 根據(jù)權(quán)利要求1所述的數(shù)據(jù)輸出電路，還包括輸出控制器，用 于根據(jù)半導(dǎo)體存儲器設(shè)備的操作模式來控制輸出單元的開啟/關(guān)斷。
4. 根據(jù)權(quán)利要求l所述的數(shù)據(jù)輸出電路，其中，所述輸出單元包括 多個數(shù)據(jù)輸出單元，用于響應(yīng)于內(nèi)部時鐘輸出數(shù)據(jù)；以及 數(shù)據(jù)選通信號輸出單元，用于通過驅(qū)動內(nèi)部時鐘輸出數(shù)據(jù)選通信號。
5. 根據(jù)權(quán)利要求1所述的數(shù)據(jù)輸出電路，其中，第二傳輸線單元包 括轉(zhuǎn)發(fā)器以驅(qū)動所述內(nèi)部時鐘。
6. —種數(shù)據(jù)輸入電路，包括數(shù)據(jù)選通信號輸入單元，用于響應(yīng)于從半導(dǎo)M儲器i更備的外部輸入 的數(shù)據(jù)選通信號產(chǎn)生內(nèi)部數(shù)據(jù)選通信號；占空比校正單元，用于校正內(nèi)部數(shù)據(jù)選通信號的占空比并輸出經(jīng)校正 的數(shù)據(jù)選通信號；以及多個數(shù)據(jù)輸入單元，用于響應(yīng)于經(jīng)校正的數(shù)據(jù)選通信號將從半導(dǎo)體存 儲器設(shè)備的外部輸入的數(shù)據(jù)作為內(nèi)部數(shù)據(jù)輸出。
7. 根據(jù)權(quán)利要求6所述的數(shù)據(jù)輸入電路，其中，所述占空比校正單元包括傳感器，用于通過感測內(nèi)部數(shù)據(jù)選通信號的占空比來產(chǎn)生感測信號；以及校正器，用于響應(yīng)于所述感測信號校正內(nèi)部數(shù)據(jù)選通信號的占空比。
8. 根據(jù)權(quán)利要求6所述的數(shù)據(jù)輸入電路，還包括輸入控制器，用于根據(jù)半導(dǎo)體存儲器設(shè)備的操作模式來控制數(shù)據(jù)選通信號輸入單元的開啟/關(guān)斷。
9. 根據(jù)權(quán)利要求8所述的數(shù)據(jù)輸入電路，其中，所述輸入控制器根據(jù)所述操作模式來控制所述多個數(shù)據(jù)輸入單元的開啟/關(guān)斷。
10. —種數(shù)據(jù)輸7W輸出電路，包括輸出單元，用于響應(yīng)于延遲鎖相環(huán)中產(chǎn)生的內(nèi)部時鐘輸出第一數(shù)據(jù)選通信號和笫一數(shù)據(jù)；第一傳輸線單元，其具有時鐘樹結(jié)構(gòu)，用于將內(nèi)部時鐘傳輸?shù)捷敵鰡卧?；第二傳輸線單元，用于將來自延遲鎖相環(huán)的內(nèi)部時鐘傳輸?shù)降谝粋鬏斁€單元；占空比校正單元，其互連于第一傳輸線單元與第二傳輸線單元之間，用于校正內(nèi)部時鐘的占空比；數(shù)據(jù)選通信號輸入單元，用于從半導(dǎo)體存儲器設(shè)備的外部接收第二數(shù)據(jù)選通信號并用于產(chǎn)生內(nèi)部數(shù)據(jù)選通信號；以及多個數(shù)據(jù)輸入單元，用于響應(yīng)于內(nèi)部數(shù)據(jù)選通信號輸出從半導(dǎo)*儲器設(shè)備的外部輸入的第二數(shù)據(jù)。
11. 根據(jù)權(quán)利要求10所述的數(shù)據(jù)輸V輸出電路，其中，所述占空比校正單元包括傳感器，用于感測所述內(nèi)部時鐘的占空比并用于產(chǎn)生感測信號；以及校正器，用于響應(yīng)于所述感測信號校正內(nèi)部時鐘的占空比。
12. 根據(jù)權(quán)利要求10所述的數(shù)據(jù)輸"輸出電路，其中，所述輸出單元包括多個數(shù)據(jù)輸出單元，用于響應(yīng)于內(nèi)部時鐘輸出第一數(shù)據(jù)；以及數(shù)據(jù)選通信號輸出單元，用于通過驅(qū)動內(nèi)部時鐘來輸出第 一數(shù)據(jù)選通信號。
13. 根據(jù)權(quán)利要求10所述的數(shù)據(jù)輸y^/輸出電路，還包括占空比校正單元，用于校正所述內(nèi)部數(shù)據(jù)選通信號的占空比。
14. 一種數(shù)據(jù)輸出電路，包括傳輸線單元，用于傳輸半導(dǎo)體存儲器設(shè)備中產(chǎn)生的控制時鐘；以及輸出單元，用于響應(yīng)于經(jīng)校正的控制時鐘將數(shù)據(jù)選通信號和數(shù)據(jù)輸出到半導(dǎo)體存儲器設(shè)備的外部，所述經(jīng)校正的控制時鐘具有通過校正所傳輸?shù)目刂茣r鐘的占空比獲得的經(jīng)校正的占空比。
15. 根據(jù)權(quán)利要求14所述的數(shù)據(jù)輸出電路，其中，所述控制時鐘是M遲鎖相環(huán)輸出的。
16. 根據(jù)權(quán)利要求14所述的數(shù)據(jù)輸出電路，其中，所述輸出單元包括傳感器，用于通過感測所傳輸?shù)目刂茣r鐘的占空比產(chǎn)生感測信號；校正器，用于響應(yīng)于所述感測信號校正所傳輸?shù)目刂茣r鐘的占空比；多個數(shù)據(jù)輸出單元，用于響應(yīng)于經(jīng)校正的控制時鐘輸出數(shù)據(jù)；以及數(shù)據(jù)選通信號輸出單元，用于通過驅(qū)動經(jīng)校正的控制時鐘輸出數(shù)據(jù)選通信號。
17. 根據(jù)權(quán)利要求14所述的數(shù)據(jù)輸出電路，還包括輸出控制器，用于根據(jù)半導(dǎo)體存儲器設(shè)備的操作模式來控制輸出單元的開啟/關(guān)斷。
全文摘要
一種數(shù)據(jù)輸入/輸出電路，包括輸出單元，用于響應(yīng)于延遲鎖相環(huán)中產(chǎn)生的內(nèi)部時鐘輸出第一數(shù)據(jù)選通信號和第一數(shù)據(jù)；第一傳輸線單元，其具有時鐘樹結(jié)構(gòu)，用于將內(nèi)部時鐘傳輸?shù)捷敵鰡卧?；第二傳輸線單元，用于將來自延遲鎖相環(huán)的內(nèi)部時鐘傳輸?shù)降谝粋鬏斁€單元；占空比校正單元，其互連于第一傳輸線單元與第二傳輸線單元之間，用于校正內(nèi)部時鐘的占空比；數(shù)據(jù)選通信號輸入單元，用于從半導(dǎo)體存儲器設(shè)備的外部接收第二數(shù)據(jù)選通信號并產(chǎn)生內(nèi)部數(shù)據(jù)選通信號；以及多個數(shù)據(jù)輸入單元，用于響應(yīng)于內(nèi)部數(shù)據(jù)選通信號輸出第二數(shù)據(jù)。
文檔編號G11C7/10GK101667450SQ200910146400
公開日2010年3月10日 申請日期2009年6月26日 優(yōu)先權(quán)日2008年9月2日
發(fā)明者勛 崔, 鄭鎮(zhèn)一 申請人:海力士半導(dǎo)體有限公司