專利名稱：帶工藝和電流補償?shù)淖x出放大器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種用于半導體存儲器電路的讀出放大器，特別是關(guān)于一種帶工藝和
電流補償?shù)挠糜诎雽w存儲器電路的讀出放大器。
背景技術(shù)：
半導體存儲器通常被認為是數(shù)字集成電路中非常重要的組成部分，它們對于構(gòu)建
基于微處理器的應用系統(tǒng)發(fā)揮著至關(guān)重要的作用。近年來人們越來越多地將各種存儲器嵌
入在處理其內(nèi)部，以便使處理器具有更高的集成度和更快的工作速度，因此存儲器陣列及
其外圍電路的性能就在很大程度上決定了整個系統(tǒng)的工作狀況，包括速度、功耗等。 在半導體存儲器的各種外圍器件中最為重要的就是讀出放大器。由于讀出放大器
通常被用來在對存儲單元進行讀操作時采樣位線上的微小信號變化并進行放大，從而確定
相應存儲單元的存儲信息，因此讀出放大器對于存儲器的存取時間有著決定性的影響。 讀出放大器分電壓型和電流型兩大類。早期存儲器使用電壓型讀出放大器，這種
讀出放大器直接檢測存儲器位線上的電壓來判斷存儲單元里儲存的信息是"1"還是"0"，
當存儲器容量很大時，位線上的存儲單元比較多，雖然每次只選擇某個存儲單元，但其他未
選中的存儲單元的分布電容C^對所選存儲單元影響極大，位線上存儲單元越多，則分布電
容Q越大，充放電時間常數(shù)大，訪問速度必然慢；同時分布電容C肌越大，檢測出來"1"和
"0"的差異就越小，正確判斷"1"和"0"就越困難，增加讀出放大器增益可以檢測出較小差
異，但讀出放大器本身噪聲會限制進一步提高增益；由于檢測到存儲器里"1"和"0"時，位
線上電壓相應波動且出現(xiàn)對應電流，因此動態(tài)功耗較大。 電流讀出放大器使用預充電技術(shù)，采用合適的電路使位線上的電壓恒定，這使得動態(tài)功耗下降，由于電流讀出放大器的輸入阻抗低，訪問存儲單元時充放電時間常數(shù)較小，因此存儲器訪問速度較高。 可見，讀出放大器決定存儲器系統(tǒng)的訪問速度。為了保證讀出速度，存儲器的位線需要調(diào)整至一固定電壓，這需要一個調(diào)整電路。 圖1是現(xiàn)有技術(shù)中電流讀出放大器的典型電路結(jié)構(gòu)圖，如圖1所示，Ibias為差分
放大電路的偏置恒流源電路，Icell為存儲單元信息被訪問時形成的電流，Iref為輸出級
基準恒流源；PM0S管MP4和PM0S管MP5組成差分放大電路，MN2和MN3為差分放大電路的
NM0S恒流源負載，MN4、MN5以及MN6為NM0S控制邏輯電路，MN1和MP5 —起組成鉗位電路，
MP1為存儲單元電流傳遞電路，MP4為放大比較電路，MP1以及MP4為PM0S管。 現(xiàn)有技術(shù)的電流輸出放大器的基本出發(fā)點是在訪問存儲單元時不論存儲單元所
存儲的信息均保持位線即節(jié)點IO(位線)的電壓穩(wěn)定，從而降低動態(tài)功耗。但因為工藝原
因NM0S管麗1的柵源電壓Ves存在一定差異，從而導致節(jié)點IO的電壓存在一定差異，另外
又因為存儲器存儲內(nèi)容不同所對應的存儲單元電流Icell大小不同，進一步導致節(jié)點10的
電壓差異增大，二者均會導致讀出放大器性能和存儲器訪問速度的下降。 綜上所述，可知先前技術(shù)的電流讀出放大器由于工藝原因以及由于存儲器存儲內(nèi)
4容不同所對應的存儲單元電流Icell大小不同均可使得節(jié)點IO(位線)電壓存在差異，導致出現(xiàn)讀出放大器性能和存儲器訪問速度下降的問題，因此實有必要提出改進的技術(shù)手段，來解決此一問題。

發(fā)明內(nèi)容
為克服上述現(xiàn)有技術(shù)的種種缺點，本發(fā)明提供一種帶工藝和電流補償?shù)碾娏餍妥x
出放大器，其可以減小因工藝參數(shù)和存儲單元不同電流形成的位線電壓變化，從而提高存儲器訪問速度和降低動態(tài)功耗。 為達上述及其它目的，本發(fā)明一種帶工藝和電流補償?shù)淖x出放大器，用于將存儲單元的信息傳遞到位線并輸出，包含 差分放大電路，連接于一基準電壓，包括并聯(lián)的第一差分放大管和第二差分放大管以及作為該第一差分放大管負載的第一負載、作為該第二差分放大管負載的第二負載；
鏡像電路，與該差分放大電路連接，用于對訪問存儲單元形成的電流信號進行鏡像； 控制邏輯電路，用于控制存儲單元的訪問，包括多個串聯(lián)的MOS管組成，其一端連接存儲單元，每個MOS管的柵極均連接控制信號； 鉗位電路，用于將位線電壓進行鉗位，該鉗位電路與該差分放大電路及該控制邏輯電路相連接； 存儲單元電流傳遞電路，與該鉗位電路及該鏡像電路連接，與該鏡像電路共同將訪問存儲單元形成的電流信號鏡像到放大比較電路； 放大比較電路，接收該電流信號并進行放大輸出至輸出電路；以及 輸出電路，至少包括一輸出放大緩沖器，用于將該電流信號放大輸出。 該第一差分放大管與該第二差分放大管為PMOS管，該第一負載與該第二負載為
NM0S管，該第一差分放大管與該第二差分放大管源極接至一恒流源輸出端，該第一差分放
大管的柵極連接該基準電壓，該第二差分放大管柵極連接至該控制邏輯電路，該第一負載
的漏極和柵極連接在一起，并和該第一差分放大管漏極以及該第二負載的柵極接在一起，
該第二負載的漏極連接于該第二差分放大管的漏極。 該鏡像電路為一 PMOS管鏡像恒流源，該PMOS管鏡像恒流源漏極與該第二差分放
大管源極相連，柵極與該存儲單元電流傳遞電路及該放大比較電路相連。 該PMOS管鏡像恒流源輸出與該差分放大電路偏置恒流源輸出端并聯(lián)。 該鉗位電路為一第三NMOS管，該第三NMOS管柵極與該第二差分管漏極相接，其源
極接于該第二差分放大管柵極，并與該控制邏輯電路連接，漏極與該存儲單元電流傳遞電
路連接。 該存儲單元電流傳遞電路至少包括一第四PMOS管，該第四PMOS管源極接電源正端，漏極與柵極均與該第三NMOS管的漏極相連。 該放大比較電路至少包括一第五PMOS管，該第五PMOS管源極接電源正端，柵極與該第四PMOS管柵極相連接，漏極接一輸出基準恒流源的輸出端，并同時與該輸出電路連接。 該讀出放大器還包括一動態(tài)電壓調(diào)節(jié)電路，該動態(tài)電壓調(diào)節(jié)電路連接于該第一差
5分放大管源極以及該第二差分放大管源極之間，用于動態(tài)調(diào)整第三NMOS管的柵源電壓。
該動態(tài)電壓調(diào)節(jié)電路至少包括第七NM0S管，該第七NMOS管漏極接于該第二差分放大管源極以及該恒流源輸出端，其源極接于該第一差分放大管源極，柵極接正電源。
該第七NMOS管和第三NMOS管為同一類型晶體管，目的是跟蹤其工藝偏差。
該控制邏輯電路包括三個串聯(lián)的NMOS管。
該鏡像電路的鏡像比例為0. 1-3。 與現(xiàn)有技術(shù)相比，本發(fā)明一種帶工藝和電流補償?shù)淖x出放大器通過在第二差分放大管源極與存儲單元電流傳遞電路柵極增加一鏡像電路，對訪問存儲單元形成的電流信號進行鏡像，以使當存儲單元電流信號較大時，第三NMOS管的柵源電壓增大，而在存儲單元電流信號較小時，第三NMOS管的柵源電壓減小，達到了減小節(jié)點IO(位線)電壓差異的目的，同時，本發(fā)明還通過在第一差分放大管源極和第二差分放大管源極之間增加一第七NMOS管，進一步動態(tài)調(diào)整節(jié)點IO(位線)的電壓，減小節(jié)點IO(位線)電壓差異，提高了讀出放大器的性能和存儲器的訪問速度。


圖1是現(xiàn)有技術(shù)電流讀出放大器電路的電路圖； 圖2是本發(fā)明一種帶工藝和電流補償?shù)淖x出放大器的電路圖。
具體實施例方式
以下通過特定的具體實例并結(jié)合

本發(fā)明的實施方式，本領(lǐng)域技術(shù)人員可由本說明書所揭示的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點與功效。本發(fā)明亦可通過其它不同的具體實例加以施行或應用，本說明書中的各項細節(jié)亦可基于不同觀點與應用，在不背離本發(fā)明的精神下進行各種修飾與變更。 圖2為本發(fā)明一種帶工藝和電流補償?shù)淖x出放大器的電路結(jié)構(gòu)圖。如圖2所示，本發(fā)明一種帶工藝和電流補償?shù)淖x出放大器，包括差分放大電路101、鏡像電路102、控制邏輯電路103、鉗位電路104、存儲單元電流傳遞電路105、放大比較電路106以及輸出電路107。 差分放大電路101包括第一差分放大管MP1、第二差分放大管MP2、第一負載麗1以及第二負載MN2，在本發(fā)明較佳實施例中，該第一差分放大管MP1以及該第二差分放大管MP2均為PMOS管，相應的，該第一負載麗l以及第二負載均為NMOS管，該第一負載麗l和該第二負載MN2分別為該第一差分放大管MP1以及該第二差分放大管MP2的恒流源負載。該第一差分放大管MP1源極通過MN7接至差分放大電路恒流源偏置Ibias輸出端，該第二差分放大管MP2的源極接至差分放大電路恒流源偏置Ibias輸出端，該第一差分放大管MP1的柵極連接于基準電壓VREF，該第二差分放大管MP2的柵極通過控制邏輯電路連接存儲器單元信息形成的電流Icell的輸出端(位線)，第一負載MN2的漏極和柵極連接在一起，并和第一差分放大管MP1的漏極以及第二負載麗2的柵極接在一起，第二負載麗2的漏極連接于第二差分放大管MP2的漏極，該第一負載MN1以及該第二負載MN2源極接地。
鏡像電路102，用于完成對存儲單元電流Icell的鏡像，該鏡像電路108具體可以為一 PMOS管鏡像恒流源MP3，該PMOS管鏡像恒流源MP3與該差分放大電路恒流源偏置Ibias并聯(lián)，其漏極接于該第二差分放大管MP2的源極，柵極與存儲單元電流傳遞電路105 及放大比較電路106連接，源極與正電源相接，該PM0S管鏡像恒流源MP3與該存儲單元電 流傳遞電路105共同完成對存儲單元電流Icell的鏡像，并和該差分放大電路恒流源偏置 Ibias共同為差分放大電路101提供恒定電流偏置。較佳的，本發(fā)明較佳實施例中該鏡像電 路108的鏡像比例可以為0. 1-3。 控制邏輯電路103由多個串聯(lián)的NM0S管組成，其一端連接于鉗位電路104，另一端 連接于存儲單元，在本發(fā)明較佳實施例中，控制邏輯電路103由三個源漏相接形成串聯(lián)的 NMOS管MN4、MN5以及MN6構(gòu)成，NMOS管MN4-MN6柵極分別連接控制信號YA、YB以及YC，這 樣，當訪問存儲器單元時，YA/YB/YC置高電平，NMOS管MN4-MN6接通，存儲單元信息形成輸 出電流Icell。 鉗位電路104與該差分放大電路101相連接，用于將電信號進行鉗位。在本發(fā)明 較佳實施例中，該鉗位電路104至少包括一 MOS管，具體為第三NMOS管MN3，該第三NMOS 管麗3柵極與該第二差分管MP2的漏極相接，其源極接于該第二差分放大管MP2的柵極， 并與控制邏輯電路103連接，漏極與存儲單元電流傳遞電路105連接；存儲單元電流傳遞 電路105與該鏡像電路102連接，共同將訪問存儲單元形成的電流信號鏡像到放大比較電 路106，另外，其一端還與鉗位電路104連接，另一端與放大比較電路106相連，在本發(fā)明較 佳實施例中，該存儲單元電流傳遞電路具體為一第四PMOS管MP4，該第四PMOS管MP4源極 接電源正端，其漏極與柵極均與鉗位電路104的第三NM0S管麗3的漏極相連，同時，該第四 PMOS管MP4的柵極還與該PMOS管鏡像恒流源MP3柵極相連接，用于完成對存儲單元電流 Icell的鏡像；放大比較電路106 —端連接于該存儲單元電流傳遞電路105，另一端連接于 輸出電路107，用于將接收到的該電流信號進行放大輸出，其至少包括一第五PM0S管MP5， 該第五PMOS管MP5源極接電源正端，柵極與該第四PMOS管MP4及該PMOS管鏡像恒流源 MP3的柵極相連接，該第五PM0S管MP5的漏極接輸出基準恒流源的輸出端Iref，并同時與 該輸出電路107連接；輸出電路107可以包括一輸出緩沖放大器，該第五PMOS管MP5的漏 極與該輸出緩沖放大器的輸入端相連，通過該輸出緩沖放大器的輸出端Dout輸出的即為 存儲單元的信息 為達到本發(fā)明的目的，本發(fā)明一種帶工藝和電流補償?shù)淖x出放大器還包括動態(tài)電 壓調(diào)節(jié)電路108，該動態(tài)電壓調(diào)節(jié)電路108連接于該第一差分放大管MP1源極以及該第二差 分放大管MP2源極之間，用于動態(tài)調(diào)整第三NMOS管麗3的柵源電壓Ves，其至少包括一第七 NMOS管MN7，較佳的，該第七NMOS管MN7為0閥值的NMOS管，該第七NMOS管MN7的漏極接 于該第二差分放大管MP2源極以及恒流源偏置Ibias輸出端，其源極接于該第一差分放大 管MP1的源極，柵極接正電源。 讀出放大器電路的基本目的在于將位線電壓即節(jié)點IO的電壓穩(wěn)定在基準電壓 VREF，其原理如下在訪問存儲單元前，節(jié)點IO(位線)的電壓被預充電至VREF，然后開 啟存儲控制邏輯接通存儲單元訪問存儲的信息，該信息按存儲的內(nèi)容形成不同幅度的電 流Icell ;對某一信息形成的特定電流Icell，若Icell造成節(jié)點10的電壓略微升高，則第 二差分放大管MP2的源漏電壓|Ves—,|略微減小，由于第一負載麗l和第二負載麗2的鏡 像作用，第二差分放大管MP2的漏極電流ID和第二差分放大管MP2的漏極電流相同，而當VDS > Ves-VT時I。 = ^;uCOT y(Fes —Kr)2，則漏極電流會略微減小，為保持ID不變，第二差分
放大管MP2的源漏電壓VDS必須增大，這樣第二差分放大管MP2的漏極電壓或者第三NMOS 管MN3的柵極電壓就減小了，對應地第三NM0S管麗3電流趨向減小，但Icell不變，這樣第 三NMOS管MN3的漏源電壓就必須增加，這樣就導致第三NMOS管MN3漏極電壓下降，也就是 節(jié)點IO(位線)電壓下降，這個下降趨向于抵消Icell引起的電壓上升，最終達到一種動態(tài) 平衡，節(jié)點10的電壓維持在預充電時的基準電壓VREF。 訪問存儲單元時，某信息形成特定電流Icel 1 ，此電流經(jīng)第三NMOS管麗3傳遞至第 四PMOS管MP4，第四PMOS管MP4將此Icell鏡像到第五PMOS管MP5，設置Iref使得第五 PM0S管MP5漏極電壓處于合理的閥值電壓，因恒流源Iref阻抗較高，當Icell略大于Iref ， 第五PM0S管MP5的漏極電流在負載恒流源Iref上形成高電壓，并通過輸出緩沖放大器buf 輸出標準高電平"l"，當Icell略小于Iref， MP4的漏極電流在負載恒流源Iref上形成低 電壓，并通過輸出緩沖放大器buf輸出標準低電平"0"。 在本發(fā)明實施例中，該鏡像電路102的PMOS管鏡像恒流源MP3按比例鏡像存儲單 元電流Icell，這樣當存儲單元電流Icell較大時，第一差分放大管MP1和第二差分放大管 MP2漏極電流增大，第二負載麗2上的電壓壓降增加，即第二負載麗2漏極電壓增加，從而 第三NMOS管的柵源電壓Ves增大，符合存儲單元電流Icell較大的要求，而現(xiàn)有技術(shù)沒有鏡 像Icell，這樣較大Icell電流時會造成實際位線電壓出現(xiàn)略微下降以提升麗3的Ves來獲 取較大Icell ;當存儲單元電流Icell較小時，第一差分放大管MP1和第二差分放大管MP2 漏極電流較小，第二負載麗2上的電壓壓降減小，即第二負載麗2漏極電壓較存儲單元電流 Icell較大時低，從而第三NMOS管麗3的柵源電壓VGS減小，符合存儲單元電流Icell減小 的要求，而現(xiàn)有技術(shù)沒有鏡像Icell，這樣較小Icell電流時會造成實際位線電壓出現(xiàn)略微 上升以降低麗3的Ves來獲取較小Icell。 上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何本 領(lǐng)域技術(shù)人員均可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾與改變。因此， 本發(fā)明的權(quán)利保護范圍，應如權(quán)利要求書所列。
權(quán)利要求
一種帶工藝和電流補償?shù)淖x出放大器，用于將存儲單元的信息傳遞到位線并輸出，其包含差分放大電路，連接于一基準電壓，包括并聯(lián)的第一差分放大管和第二差分放大管以及作為該第一差分放大管負載的第一負載、作為該第二差分放大管負載的第二負載；鏡像電路，與該差分放大電路連接，用于對訪問存儲單元形成的電流信號進行鏡像；控制邏輯電路，用于控制存儲單元的訪問，包括多個串聯(lián)的MOS管，其一端連接存儲單元，另一端連接鉗位電路，每個MOS管的柵極均連接控制信號；鉗位電路，用于將位線電壓進行鉗位，該鉗位電路與該差分放大電路及該控制邏輯電路相連接；存儲單元電流傳遞電路，與該鉗位電路及該鏡像電路連接，與該鏡像電路共同將訪問存儲單元形成的電流信號鏡像到放大比較電路；放大比較電路，接收該電流信號并進行放大輸出至輸出電路；以及輸出電路，至少包括一輸出放大緩沖器，用于將該電流信號放大輸出。
2. 如權(quán)利要求1所述的帶工藝和電流補償?shù)淖x出放大器，其特征在于，該第一差分放大管與該第二差分放大管為PM0S管，該第一負載與該第二負載為NM0S管，該第一差分放大管與該第二差分放大管源極接至一偏置恒流源輸出端，該第一差分放大管的柵極連接該基準電壓，該第二差分放大管柵極連接至位線，該第一負載的漏極和柵極連接在一起，并和該第一差分放大管漏極以及該第二負載的柵極接在一起，該第二負載的漏極連接于該第二差分放大管的漏極。
3. 如權(quán)利要求2所述的帶工藝和電流補償?shù)淖x出放大器，其特征在于，該鏡像電路為一 PM0S管鏡像恒流源，該PM0S管鏡像恒流源漏極與該第二差分放大管源極相連，柵極與該存儲單元電流傳遞電路及該放大比較電路相連。
4. 如權(quán)利要求3所述的帶工藝和電流補償?shù)淖x出放大器，其特征在于，該PM0S管鏡像恒流源輸出與該差分放大電路偏置恒流源輸出端并聯(lián)。
5. 如權(quán)利要求4所述的帶工藝和電流補償?shù)淖x出放大器，其特征在于，該鉗位電路為一第三NM0S管，該第三NM0S管柵極與該第二差分管漏極相接，其源極接于該第二差分放大管柵極，并與該控制邏輯電路連接，漏極與該存儲單元電流傳遞電路連接。
6. 如權(quán)利要求5所述的帶工藝和電流補償?shù)淖x出放大器，其特征在于，該存儲單元電流傳遞電路至少包括一第四PM0S管，該第四PM0S管源極接電源正端，漏極與柵極均與該第三NMOS管的漏極相連。
7. 如權(quán)利要求6所述的帶工藝和電流補償?shù)淖x出放大器，其特征在于，該放大比較電路至少包括一第五PM0S管，該第五PM0S管源極接電源正端，柵極與該第四PM0S管柵極相連接，漏極接一輸出基準恒流源的輸出端，并同時與該輸出電路連接。
8. 如權(quán)利要求7所述的帶工藝和電流補償?shù)淖x出放大器，其特征在于，該讀出放大器還包括一動態(tài)電壓調(diào)節(jié)電路，該動態(tài)電壓調(diào)節(jié)電路連接于該第一差分放大管源極以及該第二差分放大管源極之間，用于動態(tài)調(diào)整第三NMOS管的柵源電壓。
9. 如權(quán)利要求8所述的帶工藝和電流補償?shù)淖x出放大器，其特征在于，該動態(tài)電壓調(diào)節(jié)電路至少包括第七NM0S管，該第七NM0S管漏極接于該第二差分放大管源極以及該差分放大電路偏置恒流源輸出端，其源極接于該第一差分放大管源極，柵極接正電源。
10. 如權(quán)利要求9所述的帶工藝和電流補償?shù)淖x出放大器，其特征在于，該第七NM0S管為0閥值NMOS管。
11. 如權(quán)利要求IO所述的帶工藝和電流補償?shù)淖x出放大器，其特征在于，該控制邏輯電路包括多個串聯(lián)的NMOS管。
12. 如權(quán)利要求11所述的帶工藝和電流補償?shù)淖x出放大器，其特征在于，該鏡像電路的鏡像比例為O. 1-3。
全文摘要
本發(fā)明公開一種帶工藝和電流補償?shù)淖x出放大器，其通過在第二差分放大管源極與存儲單元電流傳遞電路柵極增加一對訪問存儲單元形成的電流信號進行鏡像的鏡像電路，以及在第一差分放大管源極和第二差分放大管源極之間增加一第七NMOS管，以使當存儲單元電流信號較大時，第三NMOS管的柵源電壓增大，而在存儲單元電流信號較小時，第三NMOS管的柵源電壓減小，達到了減小位線電壓差異的目的，提高了讀出放大器的性能和存儲器的訪問速度。
文檔編號G11C7/06GK101777374SQ20101002271
公開日2010年7月14日 申請日期2010年1月12日 優(yōu)先權(quán)日2010年1月12日
發(fā)明者楊光軍 申請人:上海宏力半導體制造有限公司