專利名稱：用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)及具有其的存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲(chǔ)器設(shè)計(jì)及制造技術(shù)領(lǐng)域，特別涉及一種用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)及具有其的存儲(chǔ)器。
背景技術(shù)：
隨著集成電路工藝技術(shù)進(jìn)入深亞微米、超深亞微米階段，時(shí)鐘信號(hào)及時(shí)鐘網(wǎng)絡(luò)分布的重要性越來(lái)越引起人們的關(guān)注。對(duì)于同步的VLSI系統(tǒng)，電路速度主要受兩個(gè)因素影響一是組合邏輯電路部分的最長(zhǎng)路徑的延遲；二是同步元件內(nèi)的最大時(shí)鐘偏差。在深亞微米階段，組合邏輯電路的開(kāi)關(guān)速度提高，時(shí)鐘偏差成為影響電路性能的制約因素。不合理的控制時(shí)鐘偏差，不僅會(huì)使高速VLSI芯片的性能明顯降低，還可能導(dǎo)致系統(tǒng)的誤操作。并且，由于需要驅(qū)動(dòng)大負(fù)載和在高頻開(kāi)關(guān)下工作，時(shí)鐘已成為數(shù)字集成電路動(dòng)態(tài)功耗的主要來(lái)源之一。同時(shí)在考慮成本的前提下又希望時(shí)鐘網(wǎng)絡(luò)越簡(jiǎn)單越好，這樣時(shí)鐘線占用面積越小，芯片的面積就可以優(yōu)化。因此，必須合理的布置時(shí)鐘網(wǎng)絡(luò)來(lái)達(dá)到使時(shí)鐘偏差最小，面積最省?，F(xiàn)有的時(shí)鐘樹一般采用H樹結(jié)構(gòu)與線平衡結(jié)構(gòu)。如圖1所示，為現(xiàn)有具有16個(gè)葉子節(jié)點(diǎn)的H型結(jié)構(gòu)的時(shí)鐘樹，時(shí)鐘CLKIN到每一終端節(jié)點(diǎn)的延時(shí)是一樣的。這樣當(dāng)時(shí)鐘 CLKIN上升沿或下降沿來(lái)到的時(shí)候，經(jīng)過(guò)相同時(shí)間的延時(shí)，時(shí)鐘到達(dá)負(fù)載時(shí)如果要輸出的數(shù)據(jù)已經(jīng)準(zhǔn)備好，數(shù)據(jù)就可以輸出了。一般使用反向器來(lái)增強(qiáng)時(shí)鐘驅(qū)動(dòng)能力，保證經(jīng)過(guò)一段時(shí)間的延時(shí)后，時(shí)鐘轉(zhuǎn)換速率滿足系統(tǒng)要求。這種結(jié)構(gòu)可以保證每一驅(qū)動(dòng)終端時(shí)鐘信號(hào)的延時(shí)是相同的。但是如果在驅(qū)動(dòng)終端很多而同時(shí)又要求各個(gè)終端數(shù)據(jù)同時(shí)到達(dá)可編程緩沖器的情況下，只采用H型結(jié)構(gòu)或線平衡結(jié)構(gòu)則不能滿足數(shù)據(jù)處理的需要，而且時(shí)鐘需要來(lái)回很多次，這會(huì)造成時(shí)鐘信號(hào)自身的互擾。

發(fā)明內(nèi)容
本發(fā)明的目的旨在至少解決上述技術(shù)缺陷之一。為此，本發(fā)明的一個(gè)目的在于提出一種用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)，該時(shí)鐘樹結(jié)構(gòu)能夠解決目前時(shí)鐘樹結(jié)構(gòu)互擾嚴(yán)重、且時(shí)鐘樹結(jié)構(gòu)復(fù)雜的技術(shù)缺陷。本發(fā)明的另一目的在于提出一種具有上述時(shí)鐘樹結(jié)構(gòu)的存儲(chǔ)器。為了實(shí)現(xiàn)上述目的，本發(fā)明第一方面實(shí)施例提出的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)， 包括多個(gè)數(shù)據(jù)發(fā)送端；多個(gè)第一 FIFO單元，所述多個(gè)第一 FIFO單元中的每一個(gè)的輸入均與一個(gè)數(shù)據(jù)發(fā)送端相連，且所述多個(gè)第一 FIFO單元的輸出均受來(lái)自第一時(shí)鐘通路的第一時(shí)鐘控制；多個(gè)第二 FIFO單元，所述多個(gè)第二 FIFO單元中的每一個(gè)的輸入均與一個(gè)第一 FIFO單元的輸出相連，且所述多個(gè)第二 FIFO單元的輸出均受來(lái)自第二時(shí)鐘通路的第二時(shí)鐘控制；可編程緩沖器，所述可編程緩沖器均與所述多個(gè)第二 FIFO單元的輸出相連，且所述可編程緩沖器受第三時(shí)鐘控制，其中，對(duì)于所述第二 FIFO單元，每個(gè)所述第二 FIFO單元對(duì)應(yīng)的第二時(shí)鐘通路中的時(shí)鐘路徑與所述第二 FIFO單元與所述可編程緩沖器之間的數(shù)據(jù)路徑之和均相等以使所述多個(gè)第二 FIFO單元輸出的數(shù)據(jù)同時(shí)到達(dá)所述可編程緩沖器。根據(jù)本發(fā)明實(shí)施例的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)，充分利用數(shù)據(jù)通路與時(shí)鐘通路之間的關(guān)系，通過(guò)將各個(gè)輸出端和與之對(duì)應(yīng)的輸入端之間的時(shí)鐘路徑的延時(shí)加上數(shù)據(jù)路徑的延時(shí)相等的設(shè)計(jì)，從而保證每個(gè)數(shù)據(jù)同時(shí)到達(dá)所述可編程緩沖器。另外，該時(shí)鐘樹結(jié)構(gòu)具有結(jié)構(gòu)簡(jiǎn)單、沒(méi)有時(shí)鐘信號(hào)的迂回且減少時(shí)鐘信號(hào)互擾的優(yōu)點(diǎn)。第三，本發(fā)明的時(shí)鐘樹結(jié)構(gòu)數(shù)據(jù)線和時(shí)鐘線布局簡(jiǎn)單，占用面積越小，因此達(dá)到優(yōu)化芯片的目的，降低了成本。另外，根據(jù)本發(fā)明的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)還可以具有如下附加的技術(shù)特征在本發(fā)明的一個(gè)實(shí)施例中，所述多個(gè)第一 FIFO單元均相同。
在本發(fā)明的一個(gè)實(shí)施例中，所述多個(gè)第二 FIFO單元均相同。在本發(fā)明的一個(gè)實(shí)施例中，所述多個(gè)數(shù)據(jù)發(fā)送端、所述多個(gè)第一 FIFO單元和多個(gè)第二 FIFO單元均呈水平排列。根據(jù)本發(fā)明的一個(gè)實(shí)施例，在所述第一時(shí)鐘通路中，所述多個(gè)第一 FIFO單元中兩側(cè)邊緣的第一 FIFO單元的時(shí)鐘路徑最短，所述多個(gè)第一 FIFO單元中中間部分的第一 FIFO 單元的時(shí)鐘路徑最長(zhǎng)，以使所述多個(gè)第一 FIFO單元中兩側(cè)邊緣的第一 FIFO單元的數(shù)據(jù)先輸出至對(duì)應(yīng)的第二 FIFO單元。根據(jù)本發(fā)明的一個(gè)實(shí)施例，所述多個(gè)第二 FIFO單元中中間部分的第二 FIFO單元與所述可編程緩沖器之間的數(shù)據(jù)路徑最短，所述多個(gè)第二 FIFO單元中兩側(cè)邊緣的第二 FIFO單元與所述可編程緩沖器之間的數(shù)據(jù)路徑最長(zhǎng)根據(jù)本發(fā)明的一個(gè)實(shí)施例，在所述第二時(shí)鐘通路中，所述多個(gè)第二 FIFO單元中兩側(cè)邊緣的第二 FIFO單元的時(shí)鐘路徑最短，所述多個(gè)第二 FIFO單元中中間部分的第二 FIFO 單元的時(shí)鐘路徑最長(zhǎng)，以使所述多個(gè)第二 FIFO單元的輸出數(shù)據(jù)同時(shí)到達(dá)所述可編程緩沖
ο根據(jù)本發(fā)明第二方面實(shí)施例的存儲(chǔ)器，包括多個(gè)存儲(chǔ)單元；和上述實(shí)施例的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)。根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器具有結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)的優(yōu)點(diǎn)。本發(fā)明附加的方面和優(yōu)點(diǎn)將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過(guò)本發(fā)明的實(shí)踐了解到。


本發(fā)明上述的和/或附加的方面和優(yōu)點(diǎn)從下面結(jié)合附圖對(duì)實(shí)施例的描述中將變得明顯和容易理解，其中圖1為現(xiàn)有具有16個(gè)葉子節(jié)點(diǎn)的H型結(jié)構(gòu)的時(shí)鐘樹；圖2為本發(fā)明實(shí)施例的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)的結(jié)構(gòu)圖；圖3為本發(fā)明實(shí)施例的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)的數(shù)據(jù)線路和時(shí)鐘線路示意圖；圖4為采用本發(fā)明實(shí)施例的時(shí)鐘樹結(jié)構(gòu)的數(shù)據(jù)線路的數(shù)據(jù)到達(dá)時(shí)間示意圖；和圖5為采用本發(fā)明實(shí)施例的時(shí)鐘樹結(jié)構(gòu)的時(shí)鐘線路的時(shí)鐘達(dá)到時(shí)間示意圖。
具體實(shí)施例方式下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過(guò)參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。在本發(fā)明的描述中，需要理解的是，術(shù)語(yǔ)“第一”、“第二”僅用于描述目的，而不能理解為指示或暗示相對(duì)重要性。在本發(fā)明的描述中，需要說(shuō)明的是，除非另有明確的規(guī)定和限定，術(shù)語(yǔ)“安裝”、“相連”、“連接”應(yīng)做廣義理解，例如，可以是固定連接，也可以是可拆卸連接，或一體地連接；可以是機(jī)械連接，也可以是電連接；可以是直接相連，也可以是通過(guò)中間媒介間接相連，可以是兩個(gè)元件內(nèi)部的連通。對(duì)于本領(lǐng)域的普通技術(shù)人員而言，可以具體情況理解上述術(shù)語(yǔ)在本發(fā)明中的具體含義。以下結(jié)合附圖2-5首先描述根據(jù)本發(fā)明實(shí)施例的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)。如圖2所示，為本發(fā)明實(shí)施例的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)的結(jié)構(gòu)圖。根據(jù)本發(fā)明實(shí)施例的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)，包括多個(gè)數(shù)據(jù)發(fā)送端110、多個(gè)第一 FIFO單元 120、多個(gè)第二 FIFO單元130和可編程緩沖器140。其中，所述多個(gè)第一 FIFO單元110中的每一個(gè)的輸入均與一個(gè)數(shù)據(jù)發(fā)送端110相連，且所述多個(gè)第一 FIFO單元120的輸出均受來(lái)自第一時(shí)鐘通路的第一時(shí)鐘控制(如圖2 所示的第一時(shí)鐘CLK3)。所述多個(gè)第二 FIFO單元130中的每一個(gè)的輸入均與一個(gè)第一 FIFO 單元120的輸出相連，且所述多個(gè)第二 FIFO單元130的輸出均受來(lái)自第二時(shí)鐘通路的第二時(shí)鐘控制(如圖2所示的第二時(shí)鐘CLK1)。所述可編程緩沖器140均與所述多個(gè)第二 FIFO 單元130的輸出相連，且所述可編程緩沖器140受第三時(shí)鐘控制(圖2所示的CLI^)。其中，對(duì)于所述第二 FIFO單元130，每個(gè)所述第二 FIFO單元130對(duì)應(yīng)的第二時(shí)鐘通路中的時(shí)鐘路徑與所述第二 FIFO單元130與所述可編程緩沖器140之間的數(shù)據(jù)路徑之和均相等以使所述多個(gè)第二 FIFO單元130輸出的數(shù)據(jù)同時(shí)到達(dá)所述可編程緩沖器140。根據(jù)本發(fā)明實(shí)施例的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)，充分利用數(shù)據(jù)通路與時(shí)鐘通路之間的關(guān)系，通過(guò)將第二時(shí)鐘通路的第二時(shí)鐘CLKl達(dá)到每個(gè)第二 FIFO單元130的時(shí)間延遲與該第二 FIFO單元130的輸出端與可編程緩沖器140之間的數(shù)據(jù)路徑上的數(shù)據(jù)傳輸時(shí)間相加，然后通過(guò)改變線路長(zhǎng)短保證第二時(shí)鐘CLKl達(dá)到每個(gè)第二 FIFO單元130的時(shí)間延遲與對(duì)應(yīng)的傳入可編程緩沖器140的時(shí)間延遲之和相等，進(jìn)而保證每個(gè)第二 FIFO單元130 的輸出數(shù)據(jù)同時(shí)到達(dá)可編程緩沖器140。另外，該時(shí)鐘樹結(jié)構(gòu)具有結(jié)構(gòu)簡(jiǎn)單的優(yōu)點(diǎn)、而且時(shí)鐘信號(hào)單向傳輸，從而避免了時(shí)鐘信號(hào)的互擾。第三，本發(fā)明的時(shí)鐘樹結(jié)構(gòu)數(shù)據(jù)線和時(shí)鐘線布局簡(jiǎn)單，占用面積越小，因此可實(shí)現(xiàn)達(dá)到優(yōu)化芯片的目的，并降低了成本。進(jìn)一步地，在本發(fā)明的一個(gè)實(shí)施例中，除了時(shí)鐘達(dá)到時(shí)間與數(shù)據(jù)在路徑上傳輸占用一定的時(shí)間，每個(gè)第一FIFO單元120和第二FIFO單元130本身也占用一定的時(shí)間，因此， 為了保證每一個(gè)數(shù)據(jù)均同時(shí)到達(dá)可編程緩沖器140，所述多個(gè)第一 FIFO單元120均相同且所述多個(gè)第二 FIFO單元130均相同。在本發(fā)明的一個(gè)實(shí)施例中，所述多個(gè)數(shù)據(jù)發(fā)送端110、所述多個(gè)第一 FIFO單元120 和所述多個(gè)第二 FIFO單元130均呈水平排列。且每一個(gè)數(shù)據(jù)發(fā)送端110與一個(gè)第一 FIFO 單元120和一個(gè)第二 FIFO單元130在豎直方向上處于同一直線上，如圖2和圖3，例如，數(shù)據(jù)發(fā)送端Iio的DOI到D15I從左到右分布在一個(gè)水平線上(一般是一個(gè)芯片的輸入或輸出端)。這樣，不僅方便設(shè)置數(shù)據(jù)線路，且很容易使每個(gè)數(shù)據(jù)線路均等長(zhǎng)，進(jìn)一步保證了數(shù)據(jù)在數(shù)據(jù)線路上傳輸時(shí)間相等。另外，多個(gè)第一 FIFO單元120和多個(gè)第二 FIFO單元130的分布均與上述分布類似，為了減少冗余，不做贅述。在本發(fā)明的一個(gè)實(shí)施例中，在所述第二時(shí)鐘通路中，所述多個(gè)第二 FIFO單元130 中兩側(cè)邊緣的第二 FIFO單元130的時(shí)鐘路徑最短，所述多個(gè)第二 FIFO單元130中中間部分的第二 FIFO單元130的時(shí)鐘路徑最長(zhǎng)，且所述多個(gè)第二 FIFO單元130中中間部分的第二 FIFO單元130與所述可編程緩沖器140之間的數(shù)據(jù)路徑最短，所述第二 FIFO單元130 中兩側(cè)邊緣的第二 FIFO單元130與所述可編程緩沖器140之間的數(shù)據(jù)路徑最長(zhǎng)，這樣，可以使所述多個(gè)第二 FIFO單元130的輸出數(shù)據(jù)同時(shí)到達(dá)所述可編程緩沖器140。采用上述實(shí)施例，需保證第一 FIFO單元120兩側(cè)第一 FIFO單元120的數(shù)據(jù)首先到達(dá)對(duì)應(yīng)的第二 FIFO單元130。而由于數(shù)據(jù)從第一 FIFO單元120到達(dá)第二 FIFO單元130 的數(shù)據(jù)路徑傳輸時(shí)間相等，因此，在本發(fā)明的一個(gè)實(shí)施例中，所述多個(gè)第一 FIFO單元120中兩側(cè)邊緣的第一 FIFO單元120的時(shí)鐘路徑最短，所述多個(gè)第一 FIFO單元120中中間部分的第一 FIFO單元120的時(shí)鐘路徑最長(zhǎng)，這樣，可以使所述多個(gè)第一 FIFO單元120中兩側(cè)邊緣的第一 FIFO單元120的數(shù)據(jù)先輸出至對(duì)應(yīng)的第二 FIFO單元130。實(shí)施例1如圖3，第二時(shí)鐘CLKl在上面分成左右兩路。這樣的布線能夠使得(LC0+LD0)= (LCI+LDl) = (LC7+LD7)直至=(LC15+LD15)，其中 L 指長(zhǎng)度，例如(LC0+LD0)指時(shí)鐘路線 CO的長(zhǎng)度與數(shù)據(jù)路線DO的長(zhǎng)度和。而第二 FIFO單元130是相同的，因此，本發(fā)明實(shí)施例的一個(gè)時(shí)鐘路線布置如圖3 所示，兩側(cè)的第二 FIFO單元130達(dá)到可編程緩沖器140的數(shù)據(jù)路線長(zhǎng)，而對(duì)于兩側(cè)的第二 FIFO單元130，第二時(shí)鐘CLKl先到達(dá)，進(jìn)而保證兩側(cè)第二 FIFO單元130的數(shù)據(jù)先輸出，而為了保證兩側(cè)第二 FIFO單元130中數(shù)據(jù)先從第一 FIFO單元120中獲得。進(jìn)一步地，如圖3所示，第一 FIFO單元120的數(shù)據(jù)的讀出由第一時(shí)鐘CLK3控制， 第一時(shí)鐘CLK3的布線的一個(gè)示例如圖3所所示。第一時(shí)鐘CLK3最先到達(dá)兩側(cè)的第一 FIFO 單元120，而由于數(shù)據(jù)DOI到D15I同時(shí)到達(dá)其對(duì)應(yīng)的第一 FIFO單元120，由此，保證兩側(cè)的第一 FIFO單元120的數(shù)據(jù)先到達(dá)兩側(cè)的第二 FIFO單元130。通過(guò)本發(fā)明實(shí)施例布線方式的時(shí)鐘樹結(jié)構(gòu)，第一 FIFO單元120中各路數(shù)據(jù)的輸出時(shí)間，以及第二 FIFO單元130各路數(shù)據(jù)到達(dá)可編程緩沖器140的時(shí)間如圖4所示，明顯地， 第一 FIFO單元120數(shù)據(jù)輸出的時(shí)間從左到右先是增加后減少，通過(guò)設(shè)計(jì)使得第二時(shí)鐘CLKl 到達(dá)各個(gè)第二 FIFO單元130的時(shí)鐘路徑加上各個(gè)第二 FIFO單元130的數(shù)據(jù)輸出路徑的長(zhǎng)度和相同，這樣，在時(shí)鐘路徑和數(shù)據(jù)路徑共同作用下保證了各個(gè)第二 FIFO單元130的數(shù)據(jù)到可編程緩沖器140的時(shí)間是一樣的。而第一時(shí)鐘CLK3到達(dá)每個(gè)第一 FIFO單元120的時(shí)間以及第二時(shí)鐘CLKl到達(dá)每個(gè)第二 FIFO單元130的時(shí)間如圖5所示。第一時(shí)鐘CLK3到達(dá)第一 FIFO單元120的時(shí)間以及第二時(shí)鐘CLKl到達(dá)第二 FIFO單元130的時(shí)間從左到右是先增加后減少的。根據(jù)本發(fā)明實(shí)施例的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)，充分利用數(shù)據(jù)通路與時(shí)鐘通路之間的關(guān)系，通過(guò)將第二時(shí)鐘通路的第二時(shí)鐘CLKl達(dá)到每個(gè)第二 FIFO單元的時(shí)間延遲與該第二 FIFO單元的輸出端與可編程緩沖器之間的數(shù)據(jù)路徑上的數(shù)據(jù)傳輸時(shí)間相加，然后通過(guò)改變線路長(zhǎng)短保證第二時(shí)鐘CLKl達(dá)到每個(gè)第二 FIFO單元的時(shí)間延遲與對(duì)應(yīng)的傳入可編程緩沖器的時(shí)間延遲之和相等，進(jìn)而保證每個(gè)第二FIFO單元130的輸出數(shù)據(jù)同時(shí)到達(dá)可編程緩沖器。另外，該時(shí)鐘樹結(jié)構(gòu)具有結(jié)構(gòu)簡(jiǎn)單、時(shí)鐘信號(hào)單向傳輸，從而避免了時(shí)鐘信號(hào)的互擾的優(yōu)點(diǎn)。第三，本發(fā)明的時(shí)鐘樹結(jié)構(gòu)數(shù)據(jù)線和時(shí)鐘線布局簡(jiǎn)單，占用面積越小，因此可實(shí)現(xiàn)達(dá)到優(yōu)化芯片的目的，并降低了成本。根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器，至少包括多個(gè)存儲(chǔ)單元；和上述實(shí)施例的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)。根據(jù)本發(fā)明實(shí)施例的存儲(chǔ)器具有結(jié)構(gòu)簡(jiǎn)單，易于實(shí)現(xiàn)的優(yōu)點(diǎn)。在本說(shuō)明書的描述中，參考術(shù)語(yǔ)“一個(gè)實(shí)施例”、“一些實(shí)施例”、“示例”、“具體示例”、或“一些示例”等的描述意指結(jié)合該實(shí)施例或示例描述的具體特征、結(jié)構(gòu)、材料或者特點(diǎn)包含于本發(fā)明的至少一個(gè)實(shí)施例或示例中。在本說(shuō)明書中，對(duì)上述術(shù)語(yǔ)的示意性表述不一定指的是相同的實(shí)施例或示例。而且，描述的具體特征、結(jié)構(gòu)、材料或者特點(diǎn)可以在任何的一個(gè)或多個(gè)實(shí)施例或示例中以合適的方式結(jié)合。盡管已經(jīng)示出和描述了本發(fā)明的實(shí)施例，本領(lǐng)域的普通技術(shù)人員可以理解在不脫離本發(fā)明的原理和宗旨的情況下可以對(duì)這些實(shí)施例進(jìn)行多種變化、修改、替換和變型，本發(fā)明的范圍由權(quán)利要求及其等同限定。
權(quán)利要求
1.一種用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)，其特征在于，包括多個(gè)數(shù)據(jù)發(fā)送端；多個(gè)第一 FIFO單元，所述多個(gè)第一 FIFO單元中的每一個(gè)的輸入均與一個(gè)數(shù)據(jù)發(fā)送端相連，且所述多個(gè)第一 FIFO單元的輸出均受來(lái)自第一時(shí)鐘通路的第一時(shí)鐘控制；多個(gè)第二 FIFO單元，所述多個(gè)第二 FIFO單元中的每一個(gè)的輸入均與一個(gè)第一 FIFO單元的輸出相連，且所述多個(gè)第二 FIFO單元的輸出均受來(lái)自第二時(shí)鐘通路的第二時(shí)鐘控制；可編程緩沖器，所述可編程緩沖器均與所述多個(gè)第二 FIFO單元的輸出相連，且所述可編程緩沖器受第三時(shí)鐘控制，其中，對(duì)于所述第二 FIFO單元，每個(gè)所述第二 FIFO單元對(duì)應(yīng)的第二時(shí)鐘通路中的時(shí)鐘路徑與所述第二 FIFO單元與所述可編程緩沖器之間的數(shù)據(jù)路徑之和均相等以使所述多個(gè)第二 FIFO單元輸出的數(shù)據(jù)同時(shí)到達(dá)所述可編程緩沖器。
2.如權(quán)利要求1所述的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)，其特征在于，其中，所述多個(gè)第一 FIFO單元均相同。
3.如權(quán)利要求1所述的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)，其特征在于，其中，所述多個(gè)第二 FIFO單元均相同。
4.如權(quán)利要求1所述的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)，其特征在于，所述多個(gè)數(shù)據(jù)發(fā)送端、所述多個(gè)第一 FIFO單元和多個(gè)第二 FIFO單元均呈水平排列。
5.如權(quán)利要求4所述的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)，其特征在于，在所述第一時(shí)鐘通路中，所述多個(gè)第一 FIFO單元中兩側(cè)邊緣的第一 FIFO單元的時(shí)鐘路徑最短，所述多個(gè)第一 FIFO單元中中間部分的第一 FIFO單元的時(shí)鐘路徑最長(zhǎng)，以使所述多個(gè)第一 FIFO單元中兩側(cè)邊緣的第一 FIFO單元的數(shù)據(jù)先輸出至對(duì)應(yīng)的第二 FIFO單元。
6.如權(quán)利要求5所述的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)，其特征在于，所述多個(gè)第二FIFO 單元中中間部分的第二 FIFO單元與所述可編程緩沖器之間的數(shù)據(jù)路徑最短，所述多個(gè)第二 FIFO單元中兩側(cè)邊緣的第二 FIFO單元與所述可編程緩沖器之間的數(shù)據(jù)路徑最長(zhǎng)。
7.如權(quán)利要求6所述的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)，其特征在于，在所述第二時(shí)鐘通路中，所述多個(gè)第二 FIFO單元中兩側(cè)邊緣的第二 FIFO單元的時(shí)鐘路徑最短，所述多個(gè)第二 FIFO單元中中間部分的第二 FIFO單元的時(shí)鐘路徑最長(zhǎng)，以使所述多個(gè)第二 FIFO單元的輸出數(shù)據(jù)同時(shí)到達(dá)所述可編程緩沖器。
8.一種存儲(chǔ)器，其特征在于，包括多個(gè)存儲(chǔ)單元；和如權(quán)利要求1-7任一項(xiàng)所述的用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)。
全文摘要
本發(fā)明提出一種用于數(shù)據(jù)路徑的時(shí)鐘樹結(jié)構(gòu)及具有其的存儲(chǔ)器，該時(shí)鐘樹結(jié)構(gòu)包括多個(gè)數(shù)據(jù)發(fā)送端；多個(gè)第一FIFO單元，每個(gè)第一FIFO單元的輸入均與一個(gè)數(shù)據(jù)發(fā)送端相連且輸出均受來(lái)自第一時(shí)鐘通路的第一時(shí)鐘控制；多個(gè)第二FIFO單元，每個(gè)第二FIFO單元的輸入均與一個(gè)第一FIFO單元的輸出相連且輸出均受第二時(shí)鐘控制；可編程緩沖器，與多個(gè)第二FIFO單元的輸出相連，且受第三時(shí)鐘控制，其中，每個(gè)第二FIFO單元對(duì)應(yīng)的時(shí)鐘路徑與其和可編程緩沖器之間的數(shù)據(jù)路徑之和均相等以使其輸出的數(shù)據(jù)同時(shí)到達(dá)可編程緩沖器。采用本發(fā)明的時(shí)鐘樹結(jié)構(gòu)，具有結(jié)構(gòu)簡(jiǎn)單且減少時(shí)鐘信號(hào)互擾的優(yōu)點(diǎn)，并能夠保證多個(gè)發(fā)送端數(shù)據(jù)同時(shí)達(dá)到編程緩沖器。
文檔編號(hào)G11C7/10GK102347057SQ20111023004
公開(kāi)日2012年2月8日 申請(qǐng)日期2011年8月9日 優(yōu)先權(quán)日2011年8月9日
發(fā)明者周忠玲, 黃崇禮 申請(qǐng)人:北京時(shí)代全芯科技有限公司