具有低時(shí)鐘功率的觸發(fā)器的制造方法
【技術(shù)領(lǐng)域】
[0001] 本公開的實(shí)施例涉及集成電路中的具有低時(shí)鐘功率的觸發(fā)器。
【背景技術(shù)】
[0002] 由于集成電路（IC)的持續(xù)發(fā)展，觸發(fā)器對任何電路設(shè)計(jì)的功率的很大一部分做 出了貢獻(xiàn)。IC中消耗功率的各個(gè)單元是邏輯實(shí)現(xiàn)、觸發(fā)器、RAM、時(shí)鐘樹和集成時(shí)鐘門控 (ICG)單元。各個(gè)單元的功耗比較如下；在典型的設(shè)計(jì)中，邏輯實(shí)現(xiàn)消耗全部功率的29%、 觸發(fā)器27%、RAM18%、時(shí)鐘樹16%和ICGlO%。在數(shù)字設(shè)計(jì)中，觸發(fā)器形成數(shù)字子芯片的 20-40 %〇
[0003] 觸發(fā)器內(nèi)部的大部分功率由接收時(shí)鐘輸入的晶體管消耗，這是由于數(shù)據(jù)活動因素 通常低得多。不管數(shù)據(jù)是否在每個(gè)周期改變，接收時(shí)鐘輸入的晶體管保持在每個(gè)時(shí)鐘周期 切換。因此，明顯的是，由于晶體管計(jì)數(shù)減少，觸發(fā)器所消耗的功率也能夠減少。此外，觸發(fā) 器中的時(shí)鐘功率對于總體數(shù)字功耗而言是關(guān)鍵的。時(shí)鐘功耗是由于各個(gè)時(shí)鐘階段的冗長同 步以及觸發(fā)器內(nèi)的這些時(shí)鐘信號的路由導(dǎo)致的。明顯的是，觸發(fā)器面積的減少將直接改善 總體數(shù)字功耗。

【發(fā)明內(nèi)容】

[0004] 本
【發(fā)明內(nèi)容】
被提供以符合37C. F. R. § 1. 73,要求本發(fā)明的
【發(fā)明內(nèi)容】
簡要地指示本 發(fā)明的性質(zhì)和本質(zhì)。本
【發(fā)明內(nèi)容】
是通過以下理解提交的：本
【發(fā)明內(nèi)容】
將不用于解釋或限制 權(quán)利要求書的范圍或含義。
[0005] 實(shí)施例提供了一種觸發(fā)器。該觸發(fā)器包括三態(tài)反相器，該三態(tài)反相器接收觸發(fā)器 輸入和時(shí)鐘輸入。主鎖存器耦合到該三態(tài)反相器的輸出端并且向該三態(tài)反相器提供控制信 號。該控制信號激活該三態(tài)反相器。從鎖存器接收該主鎖存器的輸出和該控制信號。輸出 反相器耦合到該從鎖存器的輸出端并且生成觸發(fā)器輸出。
[0006] 在以下附圖和【具體實(shí)施方式】中提供其他方面和示例實(shí)施例。
【附圖說明】
[0007] 圖1示出了觸發(fā)器的示意圖；
[0008] 圖2示出了根據(jù)實(shí)施例的觸發(fā)器的示意圖；
[0009] 圖3示出了根據(jù)實(shí)施例的觸發(fā)器的晶體管級別實(shí)施方式的示意圖；
[0010] 圖4示出了根據(jù)實(shí)施例的觸發(fā)器的示意圖；
[0011] 圖5示出了根據(jù)實(shí)施例的觸發(fā)器的晶體管級別實(shí)施方式的示意圖；
[0012] 圖6示出了根據(jù)實(shí)施例的掃描觸發(fā)器的示意圖；以及
[0013] 圖7示出了根據(jù)該實(shí)施例的裝置的示意圖。
【具體實(shí)施方式】
[0014] 圖1示出了觸發(fā)器100的示意圖。觸發(fā)器100接收觸發(fā)器輸入D 155、時(shí)鐘輸入 CLK 160和反相時(shí)鐘輸入CLKZ 165。三態(tài)反相器105耦合到主鎖存器110。在三態(tài)反相器 115處接收主鎖存器110的輸出。從鎖存器125耦合到三態(tài)反相器115。使用兩個(gè)背靠背 反相器實(shí)現(xiàn)主鎖存器110和從鎖存器125。
[0015] 背靠背反相器主鎖存器110中反相器IlOa和三態(tài)反相器IlOb從鎖存器125中反 相器125a和三態(tài)反相器125b。從鎖存器125的輸出等于三態(tài)反相器115的輸出。在數(shù)據(jù) 反相器130處接收從鎖存器125的輸出。數(shù)據(jù)反相器130生成觸發(fā)器輸出Q 180。反相器 135接收時(shí)鐘輸入CLK160以便生成反相時(shí)鐘輸入CLKZ 165。
[0016] 現(xiàn)在解釋在圖1中示出的觸發(fā)器的操作。使用PMOS和NMOS晶體管實(shí)現(xiàn)觸發(fā)器 100。使用耦合到三態(tài)反相器115的主鎖存器110和從鎖存器125存儲觸發(fā)器輸入155。從 鎖存器125的輸出由數(shù)據(jù)反相器130反相以便生成觸發(fā)器輸出Q 180。觸發(fā)器100內(nèi)部的 大部分功率由接收時(shí)鐘輸入CLK 160和反相時(shí)鐘輸入CLKZ 165的晶體管消耗。不管觸發(fā) 器輸入155是否存在變化，接收時(shí)鐘輸入CLK 160和反相時(shí)鐘輸入CLKZ 165的晶體管每個(gè) 時(shí)鐘周期切換。
[0017] 在觸發(fā)器100中，在觸發(fā)器100、主鎖存器110的三態(tài)反相器110b、三態(tài)反相器115 和從鎖存器125的三態(tài)反相器125b的輸入端處接收時(shí)鐘輸入CLK 160和反相時(shí)鐘輸入 CLKZ 165。因此，存在接收時(shí)鐘輸入CLK160或者反相時(shí)鐘輸入CLKZ 165的總共十個(gè)晶體 管。因此，明顯的是，由于晶體管尤其是時(shí)鐘晶體管的數(shù)量減少，觸發(fā)器100所消耗的功率 也能夠減少。此外，時(shí)鐘輸入CLK 160和反相時(shí)鐘輸入CLKZ 165的恒定切換致使大量的柵 電容充電和放電。
[0018] 由于晶體管的數(shù)量減少，觸發(fā)器100所消耗的大量的功率能夠減少。此外，觸發(fā)器 100中的時(shí)鐘功率對于總體數(shù)字功耗而言是關(guān)鍵的。時(shí)鐘功耗是由于各個(gè)時(shí)鐘階段的冗長 同步以及觸發(fā)器100內(nèi)的這些時(shí)鐘信號的路由導(dǎo)致的。于是，觸發(fā)器100必須與時(shí)鐘輸入 CLK 160對齊，從而產(chǎn)生功率高效的設(shè)計(jì)。
[0019] 圖2示出了根據(jù)實(shí)施例的觸發(fā)器200的示意圖。觸發(fā)器200包括三態(tài)反相器205、 主鎖存器220、從鎖存器240和輸出反相器250。三態(tài)反相器205接收觸發(fā)器輸入（D) 202 和時(shí)鐘輸入CLK 204。主鎖存器220耦合到三態(tài)反相器205的輸出。主鎖存器220包括接 收三態(tài)反相器205的該輸出的節(jié)點(diǎn)'A'。節(jié)點(diǎn)'A'耦合到反相邏輯門206。反相邏輯門206 接收三態(tài)反相器205的該輸出以及時(shí)鐘輸入CLK 204。
[0020] 反相邏輯門206的輸出是主鎖存器220的輸出。節(jié)點(diǎn)'B'接收該主鎖存器的輸 出。主鎖存器220的該輸出是控制信號（CNT) 207?？刂菩盘枺–NT) 207被提供給三態(tài)反相 器205。主鎖存器220包括耦合到節(jié)點(diǎn)'A'的主反相器208并且接收三態(tài)反相器205的該 輸出。主反相器208生成第一反相輸出N1212。主鎖存器220包括主半三態(tài)反相器210。主 半三態(tài)反相器210包括第三PMOS晶體管214。第三PMOS晶體管214的柵極端子耦合到節(jié) 點(diǎn) 'B'。
[0021 ] 第三NMOS晶體管216耦合到第三PMOS晶體管214的漏極端子。第三PMOS晶體 管214的該漏極端子耦合到節(jié)點(diǎn)'A'并且接收三態(tài)反相器205的該輸出。該第三NMOS晶體 管的柵極端子接收時(shí)鐘輸入CLK 204。第四NMOS晶體管218耦合到第三NMOS晶體管216 的源極端子。第四NMOS晶體管218的柵極端子耦合到主反相器208并且接收第一反相輸 出 N1212。
[0022] 第四NMOS晶體管218的該源極端子和第三PMOS晶體管214的源極端子分別耦合 到接地端子和電源端子（VJ。從鎖存器240接收主鎖存器220的該輸出。從鎖存器240耦 合到節(jié)點(diǎn)'B'。從鎖存器240包括接收主鎖存器220的該輸出的從半三態(tài)反相器222。
[0023] 從半三態(tài)反相器222在從路徑225上生成從鎖存器240的輸出。從鎖存器240中 的第一從反相器224通過從路徑225耦合到從半三態(tài)反相器222。從鎖存器240還包括耦 合到第一從反相器224的從三態(tài)反相器226。從三態(tài)反相器226還接收時(shí)鐘輸入CLK 204 和控制信號（CNT) 207。從三態(tài)反相器226的輸出耦合到從路徑225上的節(jié)點(diǎn)'C'。
[0024] 從半三態(tài)反相器222包括第七PMOS晶體管222pl。第七PMOS晶體管222pl的柵極 端子接收主鎖存器220的該輸出。第七NMOS晶體管222nl耦合到第七PMOS晶體管222pl 的漏極端子。第七NMOS晶體管222nl的柵極端子接收時(shí)鐘輸入CLK 204。
[0025] 第八NMOS晶體管222n2耦合到第七NMOS晶體管222nl的源極端子。第八NMOS 晶體管222n2的柵極端子接收第一反相輸出N1212。第七PMOS晶體管222pl的該漏極端 子耦合到第七NMOS晶體管222nl的漏極端子以便在從路徑225上生成從鎖存器240的該 輸出。第七PMOS晶體管222pl的源極端子耦合到該電源端子（V dd)并且第八NMOS晶體管 222n2的源極端子耦合到該接地端子。
[0026] 輸出反相器250親合到從鎖存器240的該輸出并且生成觸發(fā)器輸出Q 252。輸出 反相器250耦合到從鎖存器240中的從路徑225。在一個(gè)示例中，主鎖存器220和從鎖存器 240被配置成用于接收清零信號和預(yù)設(shè)信號中的至少一個(gè)。該清零信號將存儲在主鎖存器 220和從鎖存器240中的比特/位值清零。該預(yù)設(shè)信號將存儲在主鎖存器220和從鎖存器 240中的比特值設(shè)置為預(yù)定義的值。觸發(fā)器200可包括本領(lǐng)域技術(shù)人員已知的一個(gè)或更多 個(gè)附加部件或輸入并且為了簡明本描述而未在此對其進(jìn)行討論。
[0027] 現(xiàn)在解釋在圖2中示出的觸發(fā)器200的操作。在一個(gè)示例中，觸發(fā)器200是正邊 沿觸發(fā)的觸發(fā)器。三態(tài)反相器205將觸發(fā)器輸入D 202反相以便生成三態(tài)反相器205的該 輸出。節(jié)點(diǎn)'A'接收三態(tài)反相器205的該輸出。反相邏輯門206接收時(shí)鐘輸入CLK 204和 三態(tài)反相器205的該輸出并且生成控制信號（CNT) 207。
[0028] 在一個(gè)實(shí)施例中，該反相邏輯門是與非門。在另一個(gè)實(shí)施例中，當(dāng)觸發(fā)器200是正 邊沿觸發(fā)的觸發(fā)器時(shí)，反相邏輯門206是與非門，而當(dāng)觸發(fā)器200是負(fù)邊沿觸發(fā)的觸發(fā)器 時(shí)，反相邏輯門206是或非門。三態(tài)反相器205接收控制信號（CNT) 207?？刂菩盘枺–NT) 207 激活三態(tài)反相器205。在一個(gè)示例中，在接收到控制信號（CNT) 207和時(shí)鐘輸入CLK 204的 確定相時(shí)，三態(tài)反相器205被激活。
[0029] 在一個(gè)版本中，當(dāng)時(shí)鐘輸入CLK 204在正邊沿觸發(fā)的觸發(fā)器中處于邏輯'0'時(shí)，控 制信號（CNT) 207和時(shí)鐘輸入CLK 204激活三態(tài)反相器205,從而使得三態(tài)反相器205的該 輸出是觸發(fā)器輸入D 202的反相。主反相器208接收三態(tài)反相器205的該輸出并且生成第 一反相輸出N1212。
[0030] 從鎖存器240從主鎖存器220接收控制信號（CNT) 207。從半三態(tài)反相器222從主 鎖存器220接收控制信號（CNT) 207并且在從路徑225上生成從鎖存器240的該輸出。第 一從反相器224自從半三態(tài)反相器222接收從鎖存器240的該輸出并且生成反饋信號。從 三態(tài)反相器226接收該反饋信號、時(shí)鐘輸入CLK 204和控制信號（CNT) 207。從路徑225上 的從鎖存器240的該輸出在兩個(gè)版本中獨(dú)立于時(shí)鐘輸入CLK 204。第一個(gè)版本是觸發(fā)器輸 入D 202對于正邊沿觸發(fā)的觸發(fā)器處于邏輯'0'時(shí)而第二個(gè)版本是當(dāng)觸發(fā)器輸入D 202對 于負(fù)邊沿觸發(fā)的觸發(fā)器處于邏輯'1'時(shí)。輸出反相器250將從鎖存器240的該輸出反相以 便生成觸發(fā)器輸出Q 252。在穩(wěn)態(tài)下，觸發(fā)器輸出Q 252等于觸發(fā)器輸入D 202。
[0031] 現(xiàn)在借助邏輯狀態(tài)解釋觸發(fā)器200的操作。在第一狀態(tài)下，時(shí)鐘輸入CLK 204處 于邏輯'0'而觸發(fā)器輸入D 202處于邏輯'0'。三態(tài)反相器205的該輸出處于邏輯'1'， 即，節(jié)點(diǎn)'A'處于邏輯'1'。當(dāng)觸發(fā)器200是正邊沿觸發(fā)的觸發(fā)器時(shí)，反相邏輯門206是與 非門。因此，節(jié)點(diǎn)'B'處于邏輯'l'，即，反相邏輯門206所生成的控制信號（CNT) 207處于 邏輯'1'。
[0032] 控制信號（CNT) 207和時(shí)鐘輸入CLK 204激活三態(tài)反相器205。節(jié)點(diǎn)'B'處的邏 輯'1'使第三POMS晶體管214不起作用。由于時(shí)鐘輸入CLK 204處于邏輯'0'，因此第三 NMOS晶體管216不起作用。同樣，主反相器208所生成的第一反相輸出N1212處于使第四 NMOS晶體管218不起作用的邏輯'0'。
[0033] 從鎖存器240耦合到節(jié)點(diǎn)'B'。假設(shè)觸發(fā)器輸出Q 252的初始值是邏輯'1'。因 此，第一從反相器224所生成的反饋信號處于邏輯'1'。因?yàn)闀r(shí)鐘輸入CLK 204處于邏輯 '0'而控制信號（CNT) 207處于邏輯'1'，從三態(tài)反相器226被激活。于是，從三態(tài)反相器 226所生成的從鎖存器240的該輸出處于邏輯'0'。因此，節(jié)點(diǎn)'C'處于邏輯'0'。輸出反 相器250從節(jié)點(diǎn)'C'接收邏輯'0'并且因此觸發(fā)器輸出Q 252繼續(xù)處于邏輯'1'。
[0034] 第一從反相器224耦合到從路徑225并且因此生成處于邏輯'1'的反饋信號。反 饋信號處于邏輯'1'并且節(jié)點(diǎn)'B'處于邏輯'1'。節(jié)點(diǎn)'B'處的邏輯'1'使第七PMOS晶體 管222pl不起作用，并且由于時(shí)鐘輸入CLK 204處于邏輯'0'，第七NMOS晶體管222nl也不 起作用。從半三態(tài)反相器222輸出不驅(qū)動節(jié)點(diǎn)'C'并且因此維持在邏輯'0'。因此，從鎖存 器240的輸出處不存在邏輯歧義。節(jié)點(diǎn)'C'繼續(xù)處于邏輯'0'。因此