專利名稱：非易失性半導(dǎo)體存儲(chǔ)裝置及其數(shù)據(jù)寫入方法
技術(shù)領(lǐng)域：
本實(shí)施方式涉及非易失性半導(dǎo)體存儲(chǔ)裝置及其數(shù)據(jù)寫入方法。
背景技術(shù)：
近年來，大量提出了為提高存儲(chǔ)器單元的集成度而按三維配置有存儲(chǔ)器單元的非易失性半導(dǎo)體存儲(chǔ)裝置(層疊型的非易失性半導(dǎo)體存儲(chǔ)裝置)。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施方式提供能夠使存儲(chǔ)器單元所保持的數(shù)據(jù)的可靠性提高的非易失性半導(dǎo)體存儲(chǔ)裝置。一方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置具有存儲(chǔ)器單元陣列以及控制電路。存·儲(chǔ)器單元陣列包括構(gòu)成為能夠保持多個(gè)閾值電壓分布的多個(gè)存儲(chǔ)器單元；以及共同連接于多個(gè)存儲(chǔ)器單元的柵的多條字線。控制電路，在執(zhí)行了對(duì)存儲(chǔ)器單元施加至少一部分為負(fù)的閾值電壓分布從而刪除存儲(chǔ)器單元的數(shù)據(jù)的刪除工作后，執(zhí)行對(duì)存儲(chǔ)器單元施加正的多種閾值電壓分布中的最低的閾值電壓分布的多次的第一寫入工作。存儲(chǔ)器單兀陣列具有半導(dǎo)體基板、半導(dǎo)體層、電荷蓄積層以及導(dǎo)電層。半導(dǎo)體層相對(duì)于半導(dǎo)體基板在垂直方向上延伸，作為存儲(chǔ)器單元的主體發(fā)揮作用。電荷蓄積層設(shè)置于半導(dǎo)體層的側(cè)面并蓄積電荷。導(dǎo)電層設(shè)置為與半導(dǎo)體層一并夾著電荷蓄積層，作為存儲(chǔ)器單元的柵以及字線發(fā)揮作用?？刂齐娐穼?duì)共同連接于各條字線的多個(gè)存儲(chǔ)器單元的每個(gè)執(zhí)行第一寫入工作?？刂齐娐罚诙啻蔚谝粚懭牍ぷ鞯膱?zhí)行時(shí)從控制器接收了執(zhí)行除了刪除工作以及第一寫入工作外的其他的工作的第一執(zhí)行命令的情況下，在多次的第一寫入工作之間執(zhí)行其他的工作。根據(jù)上述構(gòu)成，能夠使存儲(chǔ)器單元所保持的數(shù)據(jù)的可靠性提高。


圖I是第一實(shí)施方式所涉及的非易失性存儲(chǔ)器系統(tǒng)100的框圖。圖2是第一實(shí)施方式所涉及的存儲(chǔ)器芯片200的框圖。圖3是第一實(shí)施方式所涉及的存儲(chǔ)器單元陣列201的電路圖。圖4是第一實(shí)施方式所涉及的存儲(chǔ)器單元陣列201的概略立體圖。圖5是第一實(shí)施方式所涉及的存儲(chǔ)器單元陣列201的剖視圖。圖6是表示第一實(shí)施方式所涉及的存儲(chǔ)器晶體管MTr的閾值電壓分布和數(shù)據(jù)的關(guān)系的圖。圖7是表示沒有執(zhí)行第一寫入工作的情況下的問題的圖。圖8是表示第一寫入工作所產(chǎn)生的效果的圖。圖9是第一實(shí)施方式的狀態(tài)變化圖。圖10是第一實(shí)施方式中的第一寫入工作時(shí)的定時(shí)圖。圖11是表示第一實(shí)施方式中的刪除狀態(tài)ST的圖。
圖12是第一實(shí)施方式中的第一寫入工作時(shí)的定時(shí)圖。圖13是第二實(shí)施方式中的第一寫入工作時(shí)的定時(shí)圖。圖14是表示第二實(shí)施方式中的刪除狀態(tài)ST(I)、ST(2)的圖。圖15是第二實(shí)施方式中的第一寫入工作時(shí)的定時(shí)圖。圖16是表示在第三實(shí)施方式中、在對(duì)于連接于字線WLl 4的存儲(chǔ)器晶體管MTrl 4的第一寫入工作完成后、第一寫入工作中斷了的情況下的處理的圖。圖17是第四實(shí)施方式中的第一寫入工作時(shí)的定時(shí)圖。圖18是第四實(shí)施方式中的第一寫入工作時(shí)的定時(shí)圖。圖19是第五實(shí)施方式中的第一寫入工作時(shí)的定時(shí)圖。圖20是表示其他實(shí)施方式中的存儲(chǔ)器晶體管MTr的閾值電壓分布和數(shù)據(jù)的關(guān)系的圖。
具體實(shí)施例方式下面，參照附圖關(guān)于實(shí)施方式所涉及的非易失性半導(dǎo)體存儲(chǔ)裝置進(jìn)行說明。(第一實(shí)施方式)(構(gòu)成)首先，參照?qǐng)DI關(guān)于第一實(shí)施方式所涉及的非易失性存儲(chǔ)器系統(tǒng)的整體構(gòu)成進(jìn)行說明。圖I是本發(fā)明的第一實(shí)施方式所涉及的非易失性存儲(chǔ)器系統(tǒng)100的框圖。非易失性存儲(chǔ)器系統(tǒng)100，如圖I所示具有多個(gè)NAND型存儲(chǔ)器芯片200 (非易失性半導(dǎo)體存儲(chǔ)裝置)以及控制這些存儲(chǔ)器芯片200的控制器300?？刂破?00與來自于外部的主計(jì)算機(jī)400的控制信號(hào)相應(yīng)地工作?？刂破?00對(duì)存儲(chǔ)器芯片200進(jìn)行存取以命令執(zhí)行數(shù)據(jù)的讀出、數(shù)據(jù)的寫入或數(shù)據(jù)的刪除等。接著，參照?qǐng)D2關(guān)于存儲(chǔ)器芯片200的具體構(gòu)成進(jìn)行說明。存儲(chǔ)器芯片200如圖2所示，具有非易失地存儲(chǔ)數(shù)據(jù)的存儲(chǔ)器單元陣列201以及控制存儲(chǔ)器單元陣列201的各種電路202 215。輸入輸出電路202經(jīng)由輸入輸出數(shù)據(jù)I/O輸入輸出指令、地址以及數(shù)據(jù)。輸入輸出電路202連接于后述的指令寄存器204、狀態(tài)寄存器207、地址寄存器208以及數(shù)據(jù)寄存器 211。邏輯電路203接收芯片使能信號(hào)/CEl 4、指令鎖存使能信號(hào)CLE、地址鎖存使能信號(hào)ALE、寫入使能信號(hào)/WE、讀出使能信號(hào)/RE、寫保護(hù)信號(hào)/WP、選擇控制信號(hào)PSL以及其他的控制信號(hào)。邏輯電路203基于這些信號(hào)而進(jìn)行存儲(chǔ)器單元陣列201的控制。邏輯電路203連接于輸入輸出電路202以及后述的控制電路205。指令寄存器204對(duì)被輸入于輸入輸出電路202的指令進(jìn)行譯碼。指令寄存器204連接于后述的控制電路205?？刂齐娐?05進(jìn)行數(shù)據(jù)的轉(zhuǎn)送控制以及寫入/刪除/讀出的順序控制?？刂齐娐?05連接于后述的狀態(tài)寄存器206、207、數(shù)據(jù)寄存器211、列譯碼器212、感測(cè)放大器214以及高電壓發(fā)生電路215。狀態(tài)寄存器206(表示圖2的RY//BY;下面也稱為第一狀態(tài)寄存器)對(duì)就緒(ready)/繁忙(busy)端子輸出表示存儲(chǔ)器芯片200的就緒(ready)/繁忙(busy)狀態(tài)的信號(hào)。狀態(tài)寄存器207 (下面也稱為第二狀態(tài)寄存器)從控制電路205接受表示存儲(chǔ)器芯片200的狀態(tài)(通過(pass)/失敗(fail)、就緒(ready)/繁忙(busy)等)的信號(hào)，該信號(hào)經(jīng)由輸入輸出電路202向主計(jì)算機(jī)400輸出。上述狀態(tài)寄存器207具有保持中斷信息的區(qū)域AR。該中斷信息為從控制電路205輸入的信息。中斷信息，全部在對(duì)存儲(chǔ)器晶體管MTr進(jìn)行第一寫入工作且在完成前插入中斷工作時(shí)從控制電路205輸入。關(guān)于中斷信息的詳情將后述。行地址緩沖器209和/或列地址緩沖器210經(jīng)由地址寄存器208接受、轉(zhuǎn)送地址數(shù)據(jù)。行地址緩沖器209連接于后述的行譯碼器213。列地址緩沖器210連接于后述的列譯碼器212。數(shù)據(jù)寄存器211具有如下功能暫時(shí)保持要向存儲(chǔ)器單元陣列201寫入的寫入數(shù)據(jù)并且暫時(shí)保持從存儲(chǔ)器單元陣列201讀出的數(shù)據(jù)。該寫入數(shù)據(jù)經(jīng)由輸入輸出電路202以及數(shù)據(jù)總線BUS向數(shù)據(jù)寄存器211被轉(zhuǎn)送。列譯碼器212以及行譯碼器213，基于從行地址緩沖器209、存儲(chǔ)器單元陣列201 供給的地址數(shù)據(jù)，選擇后述的存儲(chǔ)器單元陣列201內(nèi)的字線WL、位線BL、源線SL等，并施加預(yù)定的電壓地進(jìn)行控制。感測(cè)放大器214檢測(cè)并放大位線BL的電壓，從存儲(chǔ)器單元陣列201讀出數(shù)據(jù)。高電壓發(fā)生電路215與各工作模式相應(yīng)地產(chǎn)生必需的高電壓。高電壓發(fā)生電路215基于從控制電路205獲得的指令而產(chǎn)生預(yù)定的高電壓。高電壓發(fā)生電路215連接于存儲(chǔ)器單元陣列201、行譯碼器213以及感測(cè)放大器214。下面，參照?qǐng)D3關(guān)于存儲(chǔ)器單元陣列201的電路構(gòu)成詳細(xì)地進(jìn)行說明。存儲(chǔ)器單元陣列201如圖3所示包括m個(gè)存儲(chǔ)器塊MB (I)、. . . MB (m)。另外，下面在總稱全部的存儲(chǔ)器塊MB (I)、. . . (m)的情況下，有時(shí)也記載為存儲(chǔ)器塊MB。各存儲(chǔ)器塊MB分別具有按η行2列的矩陣狀排列的存儲(chǔ)器單元MU (I、I) MU (2、η)。η行2列最多就是一例，而不限定于此。下面，有時(shí)也不區(qū)分各存儲(chǔ)器單元MU(Ul) MU (2、η)而是單純記載為存儲(chǔ)器單元MU。存儲(chǔ)器單元MU(1、1) MU(2、n)的一端連接于位線BL (I) (η),存儲(chǔ)器單元MU(Ul) MU(2、η)的另一端連接于源線SL。位線BL(I) (η)在行方向上具有預(yù)定間距，以跨多個(gè)存儲(chǔ)器塊MB的方式在列方向上延伸。下面，在總稱全部的位線BL(I). .. BL(n)的情況下，有時(shí)也記載為位線BL。存儲(chǔ)器單元MU具有存儲(chǔ)器串(memory string) MS、源側(cè)選擇晶體管SSTr以及漏側(cè)選擇晶體管SDTr。存儲(chǔ)器串MS如圖3所示具有串聯(lián)連接的存儲(chǔ)器晶體管MTrl 8(存儲(chǔ)器單元)以及背柵晶體管BTr。存儲(chǔ)器晶體管MTrl MTr4、MTr5 MTr8分別串聯(lián)連接。另外，存儲(chǔ)器晶體管MTrl 8如后述的圖4以及圖5所示按層疊方向排列。背柵晶體管BTr連接于存儲(chǔ)器晶體管MTr4和存儲(chǔ)器晶體管MTr5之間。存儲(chǔ)器晶體管MTrl MTrS通過在其電荷蓄積層蓄積電荷而保持?jǐn)?shù)據(jù)。背柵晶體管BTr在至少選擇存儲(chǔ)器串MS作為工作對(duì)象的情況下變?yōu)閷?dǎo)通狀態(tài)。在存儲(chǔ)器塊MB⑴ MB(m)中，在按η行2列的矩陣狀排列的存儲(chǔ)器晶體管MTrl MTr8的柵分別共同地連接有字線WLl WL8。在η行2列的背柵晶體管BTr的柵共同地連接有背柵線BG。
源側(cè)選擇晶體管SSTr的漏連接于存儲(chǔ)器串MS的源。源側(cè)選擇晶體管SSTr的源連接于源線SL。在各存儲(chǔ)器塊MB中在行方向上排列為I列的η個(gè)源側(cè)選擇晶體管SSTr的柵，共同地連接有I根源側(cè)選擇柵線SGS(I)或SGS (2)。另外，下面，有時(shí)不區(qū)別源側(cè)選擇柵線SGS(I)、(2)而總稱為源側(cè)選擇柵線SGS。漏側(cè)選擇晶體管SDTr的源連接于存儲(chǔ)器串MS的漏。漏側(cè)選擇晶體管SDTr的漏連接于位線BL。在各存儲(chǔ)器塊MB中在行方向上排列為I列的η個(gè)漏側(cè)選擇晶體管SDTr的柵共同地連接有漏側(cè)選擇柵線SGD(I)或SGD(2)。另外，下面，有時(shí)不區(qū)別漏側(cè)選擇柵線SGD(I), (2)而總稱為漏側(cè)選擇柵線SGD。(層疊結(jié)構(gòu))I個(gè)存儲(chǔ)器塊MB如圖4以及圖5所示，具有依次層疊于半導(dǎo)體基板20上的背柵層30、存儲(chǔ)器層40、選擇晶體管層50以及布線層60。背柵層30作為背柵晶體管BTr發(fā)揮作用。存儲(chǔ)器層40作為存儲(chǔ)器晶體管MTrl MTrS發(fā)揮作用。選擇晶體管層50作為漏側(cè) 選擇晶體管SDTr以及源側(cè)選擇晶體管SSTr發(fā)揮作用。布線層60作為源線SL以及位線BL發(fā)揮作用。背柵層30如圖4以及圖5所示具有背柵導(dǎo)電層31。背柵導(dǎo)電層31作為背柵線BG以及背柵晶體管BTr的柵發(fā)揮作用。背柵導(dǎo)電層31在與半導(dǎo)體基板21平行的行方向以及列方向上按二維擴(kuò)展為板狀。背柵導(dǎo)電層31使用例如多晶硅(poly-Si)材料。背柵層30如圖5所示具有存儲(chǔ)器柵絕緣層43以及連接半導(dǎo)體層44B。存儲(chǔ)器柵絕緣層43設(shè)置于連接半導(dǎo)體層44B和背柵導(dǎo)電層31之間。連接半導(dǎo)體層44B作為背柵晶體管BTr的主體(溝道)發(fā)揮作用。連接半導(dǎo)體層44B挖入(埋入)背柵導(dǎo)電層31。連接半導(dǎo)體層44B從頂面看形成為以列方向?yàn)檩^長(zhǎng)方向的大致矩形形狀。連接半導(dǎo)體層44B在I個(gè)存儲(chǔ)器塊MB中在行方向和列方向上按矩陣狀形成。連接半導(dǎo)體層44B使用例如多晶娃(poly-Si)材料。存儲(chǔ)器層40如圖4以及圖5所示，形成于背柵層30的上層。存儲(chǔ)器層40具有4層字線導(dǎo)電層41a 41d。字線導(dǎo)電層41a作為字線WL4以及存儲(chǔ)器晶體管MTr4的柵而發(fā)揮作用。此外，字線導(dǎo)電層41a也作為字線WL5以及存儲(chǔ)器晶體管MTr5的柵而發(fā)揮作用。同樣地，字線導(dǎo)電層41b 41d分別作為字線WLl WL3以及存儲(chǔ)器晶體管MTrl MTr3的柵發(fā)揮作用。此外，字線導(dǎo)電層41b 41d也分別作為字線WL6 WL8以及存儲(chǔ)器晶體管MTr6 MTr8的柵發(fā)揮作用。字線導(dǎo)電層41a 41d，在其上下間夾著層間絕緣層45而層疊。字線導(dǎo)電層41a 41d在列方向上具有間距而以行方向(垂直于圖3的紙面的方向)為較長(zhǎng)方向地延伸。字線導(dǎo)電層41a 41d使用例如多晶娃(poly-Si)材料。存儲(chǔ)器層40如圖5所示，具有存儲(chǔ)器柵絕緣層43、柱狀半導(dǎo)體層44A以及虛設(shè)半導(dǎo)體層44D。存儲(chǔ)器柵絕緣層43設(shè)置于柱狀半導(dǎo)體層44A和字線導(dǎo)電層41a 41d之間。柱狀半導(dǎo)體層44A作為存儲(chǔ)器晶體管MTrl MTrS的主體(溝道)發(fā)揮作用。虛設(shè)半導(dǎo)體層44D不作為存儲(chǔ)器晶體管MTrl MTr8的主體發(fā)揮作用。存儲(chǔ)器柵絕緣層43從字線導(dǎo)電層41a 41d的側(cè)面?zhèn)认蛑鶢畎雽?dǎo)體層44A側(cè)具有塊絕緣層43a、電荷蓄積層43b以及隧道絕緣層43c。電荷蓄積層43b構(gòu)成為能夠蓄積電荷。
塊絕緣層43a以具有預(yù)定的厚度的方式形成于字線導(dǎo)電層41a 41d的側(cè)壁。電荷蓄積層43b以具有預(yù)定的厚度的方式形成于塊絕緣層43a的側(cè)壁。隧道絕緣層43c以具有預(yù)定的厚度的方式形成于電荷蓄積層43b的側(cè)壁。塊絕緣層43a以及隧道絕緣層43c使用氧化硅(SiO2)的材料。電荷蓄積層43b使用氮化硅(SiN)的材料。柱狀半導(dǎo)體層44A貫通字線導(dǎo)電層41a 41d以及層間絕緣層45。柱狀半導(dǎo)體層44A相對(duì)于半導(dǎo)體基板20在垂直方向延伸。一對(duì)柱狀半導(dǎo)體層44A在連接半導(dǎo)體層44B的列方向的端部附近整合。柱狀半導(dǎo)體層44A使用例如多晶硅(poly-Si)材料。另外，虛設(shè)半導(dǎo)體層44D貫通字線導(dǎo)電層41a 41d以及層間絕緣層45。在虛設(shè)半導(dǎo)體層44D的下方?jīng)]有設(shè)置背柵導(dǎo)電層31。在上述背柵層30以及存儲(chǔ)器層40中，一對(duì)柱狀半導(dǎo)體層44A以及連接其下端的連接半導(dǎo)體層44B，構(gòu)成作為存儲(chǔ)器串MS的主體(溝道)發(fā)揮作用的存儲(chǔ)器半導(dǎo)體層44。存儲(chǔ)器半導(dǎo)體層44從行方向觀察形成為U形。如果對(duì)上述背柵層30的構(gòu)成換個(gè)方式說明，則背柵導(dǎo)電層31經(jīng)由存儲(chǔ)器柵絕緣·層43而包圍連接半導(dǎo)體層44B的側(cè)面以及底面。此外，如果對(duì)上述存儲(chǔ)器層40的構(gòu)成換個(gè)方式說明，則字線導(dǎo)電層41a 41d經(jīng)由存儲(chǔ)器柵絕緣層43而包圍柱狀半導(dǎo)體層44A的側(cè)面。選擇晶體管層50如圖4以及圖5所不,具有源側(cè)導(dǎo)電層51a、漏側(cè)導(dǎo)電層51b以及虛設(shè)導(dǎo)電層51c。源側(cè)導(dǎo)電層51a作為源側(cè)選擇柵線SGS以及源側(cè)選擇晶體管SSTr的柵發(fā)揮作用。漏側(cè)導(dǎo)電層51b作為漏側(cè)選擇柵線SGD以及漏側(cè)選擇晶體管SDTr的柵發(fā)揮作用。虛設(shè)導(dǎo)電層51c不作為源側(cè)選擇柵線SGS以及漏側(cè)選擇柵線SGD發(fā)揮作用。源側(cè)導(dǎo)電層51a形成于構(gòu)成存儲(chǔ)器半導(dǎo)體層44的一方的柱狀半導(dǎo)體層44A的上層。漏側(cè)導(dǎo)電層51b與源側(cè)導(dǎo)電層51a同層，形成于構(gòu)成存儲(chǔ)器半導(dǎo)體層44的另一方的柱狀半導(dǎo)體層44A的上層。虛設(shè)導(dǎo)電層51c與源側(cè)導(dǎo)電層51a同層，設(shè)置于柱狀半導(dǎo)體層44A的上層以外的部位。多個(gè)源側(cè)導(dǎo)電層51a、漏側(cè)導(dǎo)電層51b以及虛設(shè)導(dǎo)電層51c，在列方向上具有預(yù)定間距而在行方向上延伸。源側(cè)導(dǎo)電層51a以及漏側(cè)導(dǎo)電層51b使用例如多晶娃(poly-Si)材料。選擇晶體管層50如圖5所示具有源側(cè)柵絕緣層53a、源側(cè)柱狀半導(dǎo)體層54a、漏側(cè)柵絕緣層53b、漏側(cè)柱狀半導(dǎo)體層54b以及虛設(shè)半導(dǎo)體層54D。源側(cè)柱狀半導(dǎo)體層54a作為源側(cè)選擇晶體管SSTr的主體(溝道)發(fā)揮作用。漏側(cè)柱狀半導(dǎo)體層54b作為漏側(cè)選擇晶體管SDTr的主體(溝道)發(fā)揮作用。源側(cè)柵絕緣層53a設(shè)置于源側(cè)導(dǎo)電層51a和源側(cè)柱狀半導(dǎo)體層54a之間。源側(cè)柱狀半導(dǎo)體層54a貫通源側(cè)導(dǎo)電層51a。源側(cè)柱狀半導(dǎo)體層54a連接于源側(cè)柵絕緣層53a的側(cè)面以及一對(duì)柱狀半導(dǎo)體層44A的一方的頂面，相對(duì)于半導(dǎo)體基板20在垂直方向上延伸而形成為柱狀。源側(cè)柱狀半導(dǎo)體層54a使用例如多晶硅(poly-Si)材料。漏側(cè)柵絕緣層53b設(shè)置于漏側(cè)導(dǎo)電層51b和漏側(cè)柱狀半導(dǎo)體層54b之間。漏側(cè)柱狀半導(dǎo)體層54b貫通漏側(cè)導(dǎo)電層51b。漏側(cè)柱狀半導(dǎo)體層54b連接于漏側(cè)柵絕緣層53b的側(cè)面以及一對(duì)柱狀半導(dǎo)體層44A的另一方的頂面，相對(duì)于半導(dǎo)體基板20在垂直方向上延伸而形成為柱狀。漏側(cè)柱狀半導(dǎo)體層54b使用例如多晶娃(poly-Si)材料。虛設(shè)半導(dǎo)體層54D貫通虛設(shè)導(dǎo)電層51c。虛設(shè)半導(dǎo)體層54D形成為I形。虛設(shè)半導(dǎo)體層54D的底面與虛設(shè)半導(dǎo)體層44D的頂面接觸。布線層60具有源線層61、位線層62以及栓塞層63。源線層61作為源線SL發(fā)揮作用。位線層62作為位線BL發(fā)揮作用。源線層61與源側(cè)柱狀半導(dǎo)體層54a的頂面接觸，在行方向上延伸。位線層62經(jīng)由栓塞層63與漏側(cè)柱狀半導(dǎo)體層54b的頂面接觸，在列方向上延伸。源線層61、位線層62以及栓塞層63使用例如鎢等金屬材料。(工作)接下來，關(guān)于第一實(shí)施方式所涉及的刪除工作、第一寫入工作以及第二寫入工作進(jìn)行說明。為了方便說明，以2位/單元為例進(jìn)行說明。具體地，存儲(chǔ)器晶體管MTr的閾值電壓分布可具有I個(gè)負(fù)分布(E)、4種正分布(EP、A、B、C)。圖6表不存儲(chǔ)器晶體管MTr所存儲(chǔ)的2位的4值數(shù)據(jù)(數(shù)據(jù)“11”、“10”、“01”、“00”)和存儲(chǔ)器晶體管MTr的閾值電壓分布的關(guān)系。這里，數(shù)據(jù)“11”(E、EP)表示刪除狀態(tài)，數(shù)據(jù)“10”、“01”、“00”(A、B、C)表示寫 入狀態(tài)。閾值電壓分布E的下限具有負(fù)的值。閾值電壓分布EP、A、B、C的下限具有正的值。閾值電壓分布EP、A、B、C間隔預(yù)定裕量地在正方向上排列。刪除工作使空穴俘獲到存儲(chǔ)器晶體管MTr的電荷蓄積層43b以使閾值電壓分布EP、A、B、C向負(fù)方向移動(dòng)而設(shè)定為閾值電壓分布E。第一寫入工作在刪除工作后執(zhí)行。第一寫入工作使電子俘獲到存儲(chǔ)器晶體管MTr的電荷蓄積層43b以使閾值電壓分布E向正方向移動(dòng)而設(shè)定為閾值電壓分布EP。第二寫入工作，使電子俘獲到存儲(chǔ)器晶體管MTr的電荷蓄積層43b以與該俘獲量相應(yīng)地使閾值電壓分布E或EP向正方向移動(dòng)而設(shè)定為閾值電壓分布A、B、C(A < B < C)。接著，說明執(zhí)行第一寫入工作的理由。為此，首先參照?qǐng)D7關(guān)于沒有執(zhí)行第一寫入工作的情況進(jìn)行說明。該情況下，因?yàn)殡姾尚罘e層43b在存儲(chǔ)器晶體管MTrl 8連續(xù)，所以在某一存儲(chǔ)器晶體管MTr具有例如閾值電壓分布A而與該存儲(chǔ)器晶體管MTr相鄰的存儲(chǔ)器晶體管MTr具有閾值電壓分布E時(shí)，伴隨時(shí)間的經(jīng)過，在相鄰的存儲(chǔ)器晶體管MTrl 8之間引起電荷(電子、空穴)的移動(dòng)。具體地，如果使用圖7進(jìn)行說明，則假定在刪除工作執(zhí)行后沒有執(zhí)行第一寫入工作，只對(duì)選擇存儲(chǔ)器晶體管MTr2執(zhí)行第二寫入工作，其他的非選擇存儲(chǔ)器晶體管MTrl、3 8維持為刪除狀態(tài)。該情況下，選擇存儲(chǔ)器晶體管MTr2的電荷蓄積層43b變?yōu)榉@了電子的狀態(tài)，其以外的非選擇存儲(chǔ)器晶體管MTrl、3 8的電荷蓄積層43b變?yōu)榉@了空穴的狀態(tài)。因此，有時(shí)在相鄰的存儲(chǔ)器晶體管MTrl、2、3間電荷(電子、空穴)再結(jié)合，選擇存儲(chǔ)器晶體管MTr2的數(shù)據(jù)消失。因此，第一實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置，在刪除工作執(zhí)行后執(zhí)行第一寫入工作。由此，如圖8所示，存儲(chǔ)器晶體管MTrl 8的電荷蓄積層43b不管保持?jǐn)?shù)據(jù)如何都變?yōu)榉@有電子的狀態(tài)。因此，第一實(shí)施方式能夠降低在相鄰的存儲(chǔ)器晶體管MTrl 8間的電荷的再結(jié)合。其結(jié)果，能夠抑制數(shù)據(jù)的消失(劣化)。以上那樣的第一寫入工作通過控制電路205而執(zhí)行多次。第一寫入工作如圖8所示，對(duì)共同連接于各字線WLl 8的存儲(chǔ)器晶體管MTrl 8的每個(gè)各執(zhí)行一次。第一寫入工作按存儲(chǔ)器晶體管MTrl 8的順序執(zhí)行。接下來，參照?qǐng)D9關(guān)于控制電路205的工作的大致情況進(jìn)行說明。控制電路205，在刪除工作執(zhí)行后而第二寫入工作、讀出工作等各種工作未執(zhí)行的閑置狀態(tài)下(空閑時(shí))，執(zhí)行多次第一寫入工作。而且，在多次第一寫入工作執(zhí)行時(shí)接受了第二寫入工作和/或讀出工作的執(zhí)行指令的情況下，控制電路205在多次第一寫入工作之間執(zhí)行第二寫入工作和/或讀出工作(中斷工作)。通過該中斷工作，第一實(shí)施方式即便在第一寫入工作執(zhí)行期間也能夠迅速地執(zhí)行第二寫入工作和/或讀出工作。如圖9所示，控制電路205通常時(shí)處于空閑狀態(tài)(SlOl)，從控制器300接受刪除指令CMDe。這里，第一實(shí)施方式中的刪除指令CMDe是接著刪除工作連續(xù)地執(zhí)行多次第一寫入工作的指令。因此，控制電路205，如果在步驟SlOl接受刪除指令CMDe，則在首先執(zhí)行刪除工作(S102)后，執(zhí)行連續(xù)多次的第一寫入工作(S103、S104)。具體地，在步驟S103，控制電路205確認(rèn)是否有使第一寫入工作中斷的中斷指令CMDb0這里，如果沒有中斷指令CMDb，則控制電路205對(duì)例如共同連接于一根字線WLl的存儲(chǔ)器晶體管MTrl執(zhí)行第一寫入工作(S104)。接著，再次確認(rèn)中斷指令CMDb的有無(S103)，如果沒有中斷指令CMDb，則對(duì)共同連接于一根字線WL2的存儲(chǔ)器晶體管MTr2執(zhí)行第一寫入工作(S104)。而且，反復(fù)進(jìn)行步驟S103、S104，在判定為對(duì)全部的存儲(chǔ)器晶體管MTrl 8完成了第一寫入工作的情況下，控制電路205回到空閑狀態(tài)(SlOl)。在上述步驟S103中，在有中斷指令CMDb的情況下，控制電路205判定是否存在其他的讀出工作和/或第二寫入工作的執(zhí)行指令CMDr、CMDw或再次開始指令CMDs (S105)。在接受了其他的執(zhí)行指令CMDr、CMDw的情況下，控制電路205在執(zhí)行了該工作后(S106)，再次回到步驟S105的處理。在步驟S105，控制電路205在接受了再次開始指令CMDs的情況下，按照該再次開始指令CMDs使第一寫入工作再次開始(S104)。這里，作為比較例考慮例如緊跟刪除工作或第二寫入工作之后，優(yōu)先于其他的工作而斷續(xù)地執(zhí)行第一寫入工作的處理。但是，在該比較例所涉及的處理中，在第一寫入工作時(shí)所請(qǐng)求的其他的工作，在第一寫入工作完成后執(zhí)行。此外，本實(shí)施方式中的存儲(chǔ)器單元陣列201為按三維排列有存儲(chǔ)器晶體管MTrl 8的陣列，因此變?yōu)楸纫酝陌炊S排列有存儲(chǔ)器晶體管的存儲(chǔ)器單元陣列大的尺寸。因此，如果將比較例所涉及的處理應(yīng)用于本實(shí)施方式，則延遲時(shí)間變得顯著。然而，本實(shí)施方式，執(zhí)行圖9所示的處理，即便在第一寫入工作執(zhí)行期間中也迅速地執(zhí)行第二寫入工作和/或讀出工作。接下來，參照?qǐng)D10，說明刪除工作以及第一寫入工作不中斷地執(zhí)行的一例。如圖10所示，控制電路205從控制器300接受刪除地址輸入指令CMDeadd、地址數(shù)據(jù)ADDe。接著，控制電路205接受刪除指令CMDe。接著，控制電路205對(duì)基于刪除指令CMDe、地址數(shù)據(jù)ADDe所指定的地址的存儲(chǔ)器晶體管MTr執(zhí)行刪除工作(刪除)。存儲(chǔ)器芯片200變?yōu)榉泵顟B(tài)。接著，控制電路205與刪除工作連續(xù)地連續(xù)執(zhí)行多次第一寫入工作。在第一寫入工作結(jié)束、存儲(chǔ)器芯片200變?yōu)榫途w狀態(tài)后，控制電路205接受狀態(tài)指令CMDst，將刪除狀態(tài)ST經(jīng)由狀態(tài)寄存器207向控制器300輸出。控制器300保持該刪除狀態(tài)ST。刪除狀態(tài)ST由例如3位的數(shù)據(jù)表示。圖11是表示該刪除狀態(tài)ST的構(gòu)成和I/00 7的對(duì)應(yīng)關(guān)系的圖。刪除狀態(tài)ST的第I位的數(shù)據(jù)(與1/00對(duì)應(yīng))，為表示刪除工作通過或失敗的數(shù)據(jù)。而且，第二位的數(shù)據(jù)(與1/01對(duì)應(yīng))，為表示對(duì)于連接于全部的字線WLl 8的全部存儲(chǔ)器單元晶體管MTrl 8是否完成了第一寫入工作的數(shù)據(jù)。進(jìn)而，第三位的數(shù)據(jù)(與1/02對(duì)應(yīng))，為表示對(duì)于全部存儲(chǔ)器晶體管MTrl 8的第一寫入工作通過或失敗的數(shù)據(jù)。例如，即便在僅對(duì)I個(gè)存儲(chǔ)器晶體管MTrl而第一寫入工作失敗的情況下(僅存儲(chǔ)器晶體管MTrl有缺陷)，與1/02對(duì)應(yīng)的數(shù)據(jù)也為“失敗”。因此，通過與1/02對(duì)應(yīng)的數(shù)據(jù)能夠特定有缺陷的存儲(chǔ)器塊MB。接下來，參照?qǐng)D12，說明在第一寫入工作的途中中斷而執(zhí)行讀出工作等的一例。在圖12所示的一例中，在對(duì)于連接于字線WLl 4的存儲(chǔ)器晶體管MTrl 4的第一寫入工作完成后，執(zhí)行讀出工作。如圖12所示，控制電路205與圖10同樣地接著刪除工作(刪除)而連續(xù)地執(zhí)行多次第一寫入工作(刪除、對(duì)MTrl 4執(zhí)行EP (第一寫入)工作)。在該多次第一寫入工作的執(zhí)行期間中，從主計(jì)算機(jī)400進(jìn)行了與讀出工作相關(guān)的存取的情況下，控制電路205從控制器300接受中斷指令CMDb。接著，控制電路205基于中斷指令CMDb使多次連續(xù)的第一寫入工作中斷。接著，控制電路205接受狀態(tài)指令CMDst，與其相應(yīng)地將刪除狀態(tài)ST向控制器300輸出。此時(shí)，與刪除狀態(tài)ST的輸出一并，控制電路205將中斷信 息保持于存儲(chǔ)器芯片200內(nèi)的狀態(tài)寄存器207的區(qū)域AR(參照?qǐng)D2)。中斷信息為與第一寫入工作中斷了的狀態(tài)相關(guān)的信息，這里，為表示對(duì)存儲(chǔ)器晶體管MTrl 4執(zhí)行了第一寫入工作而對(duì)存儲(chǔ)器晶體管MTr5 8未執(zhí)行第一寫入工作的意思的信息。接著，控制電路205接受讀出地址輸入指令CMDradd、地址數(shù)據(jù)ADDr。接著，控制電路205接受讀出指令CMDr，對(duì)基于地址數(shù)據(jù)ADDr所指定的地址的存儲(chǔ)器晶體管MTr執(zhí)行讀出工作(read)。接著，控制電路205輸出所讀出的數(shù)據(jù)Data。接著，控制電路205從控制器300接受再次開始指令CMDs，由此對(duì)于未執(zhí)行第一寫入工作的剩余的存儲(chǔ)器晶體管MTr5 8再次開始第一寫入工作(對(duì)MTr5 8執(zhí)行EP (第一寫入)工作)。這里，控制電路205從狀態(tài)寄存器207中讀出中斷信息，基于該中斷信息從存儲(chǔ)器晶體管MTr5開始再次開始第一寫入工作。通過以上，在本實(shí)施方式中，能夠提供能夠使存儲(chǔ)器晶體管(存儲(chǔ)器單元)所保持的數(shù)據(jù)的可靠性提高的非易失性半導(dǎo)體存儲(chǔ)裝置。將能夠在刪除工作后繼續(xù)進(jìn)行第一寫入工作、然后進(jìn)行讀出工作和/或第二寫入工作的非易失性半導(dǎo)體存儲(chǔ)裝置作為比較例，研究本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置。在比較例中，如果不在第一寫入工作結(jié)束后則不能執(zhí)行讀出工作和/或第二寫入工作。即，刪除工作和第一寫入工作的合計(jì)時(shí)間變長(zhǎng)，下面的讀出工作和/或第二寫入工作必須長(zhǎng)時(shí)間等待。但是，在本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置中，在閑置狀態(tài)時(shí)進(jìn)行第一寫入工作。即，在沒有讀出工作和/或第二寫入工作的情況下，在刪除工作后進(jìn)行第一寫入工作，而在第一寫入工作期間中讀出工作和/或第二寫入工作進(jìn)行中斷的情況下，該中斷工作優(yōu)先。接著，在中斷工作結(jié)束而變?yōu)殚e置狀態(tài)時(shí)，第一寫入工作再次開始。其結(jié)果，能夠在刪除工作后進(jìn)行下面的讀出工作和/或第二寫入工作，沒有必要等待第一寫入工作的執(zhí)行時(shí)間。本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置，與比較例相比，能夠在刪除工作后更快(更早)地執(zhí)行讀出工作和/或第二寫入工作。其結(jié)果，本實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置與比較例相比能夠提高性能。(第二實(shí)施方式)接下來，關(guān)于第二實(shí)施方式所涉及的非易失性存儲(chǔ)器系統(tǒng)進(jìn)行說明。第二實(shí)施方式，因?yàn)榫哂信c第一實(shí)施方式相同的構(gòu)成，所以省略關(guān)于其的說明。如下面將說明的那樣，第二實(shí)施方式的第一寫入工作與第一實(shí)施方式不同。首先，參照?qǐng)D13，說明刪除工作和第一寫入工作不中斷地執(zhí)行的一例。這里，在上述第一實(shí)施方式中，對(duì)于I次的狀態(tài)指令CMDst，向控制器300輸出I個(gè)刪除狀態(tài)ST。但是，刪除狀態(tài)ST不具有表示是否對(duì)每個(gè)存儲(chǔ)器晶體管MTr完成了第一寫入工作的信息(中斷信息)，所以控制器300不能特定第一寫入工作的中斷狀態(tài)。相對(duì)于此，在第二實(shí)施方式中，如圖13所示，對(duì)于I次的狀態(tài)指令CMDst，向控制器300輸出多個(gè)刪除狀態(tài)ST⑴、(2)...。第一個(gè)刪除狀態(tài)ST(I)表示刪除工作通過或失敗。第二個(gè)以后的刪除狀態(tài)ST(2)、(3)...分別包括表示對(duì)于連接于一根字線WL1、WL2...的存儲(chǔ)器晶體管MTrl、MTr2...的第一寫入工作是否完成的信息(中斷信息)；和表示各個(gè)第一寫入工作通過或失敗的信息。在本實(shí)施方式中，字線WLl 8是8根，所以9個(gè)刪除狀態(tài)ST⑴ (9)被輸出到控制器300并被存儲(chǔ)。因此，通過這些刪除狀態(tài)ST(I) (9)，控制器300能夠特定第一寫入工作的中斷狀態(tài)，并且能夠特定有缺陷的存儲(chǔ)器晶體管MTr。接下來，參照?qǐng)D14關(guān)于刪除狀態(tài)ST(I)、⑵的一例進(jìn)行說明。刪除狀態(tài)ST(I) 例如由I位的數(shù)據(jù)表示，刪除狀態(tài)ST(2)例如由2位的數(shù)據(jù)表示。圖14是表示刪除狀態(tài)ST(I)、⑵的構(gòu)成與1/00 7的對(duì)應(yīng)關(guān)系的圖。刪除狀態(tài)ST (I)的第一位的數(shù)據(jù)(與1/00對(duì)應(yīng))，為表示刪除工作通過或失敗的數(shù)據(jù)。刪除狀態(tài)ST(2)的第一位的數(shù)據(jù)(與1/00對(duì)應(yīng))，為表示對(duì)存儲(chǔ)器晶體管MTrl是否完成了第一寫入工作的數(shù)據(jù)。而且，刪除狀態(tài)ST(2)的第二位的數(shù)據(jù)(與1/01對(duì)應(yīng))，為表示對(duì)于存儲(chǔ)器晶體管MTrl的第一寫入工作通過或失敗的數(shù)據(jù)。另外，刪除狀態(tài)ST(3)
(9)，與刪除狀態(tài)ST(2)僅作為對(duì)象的存儲(chǔ)器晶體管MTr不同，所以省略其具體的說明。接下來，參照?qǐng)D15，說明在第一寫入工作的途中中斷而執(zhí)行讀出工作等的一例。在圖15所示的一例中，在對(duì)于連接于字線WLl 4的存儲(chǔ)器晶體管MTrl 4的第一寫入工作完成后，執(zhí)行讀出工作。如圖15所示，在讀出工作(Read)后，控制電路205從控制器300接受使第一寫入工作再次開始的再次開始指令CMDs、地址Adds，從通過地址Adds所指定的存儲(chǔ)器晶體管MTr5開始再次開始第一寫入工作。這里，控制器300，如上所述通過多個(gè)刪除狀態(tài)ST(I) (9)，存儲(chǔ)是否對(duì)每個(gè)存儲(chǔ)器晶體管MTrl 8完成了第一寫入工作(中斷信息)。由此，控制器300能夠在第一寫入工作再次開始時(shí)生成地址Adds。如上那樣，在第二實(shí)施方式中，第一寫入工作的中斷信息通過多個(gè)刪除狀態(tài)ST(I) (9)而被保持于控制器300。因此，第二實(shí)施方式中，沒有必要像第一實(shí)施方式那樣在存儲(chǔ)器芯片200內(nèi)(狀態(tài)寄存器207)中保持中斷信息。另外，第二實(shí)施方式起到與第一實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置同樣的效果O(第三實(shí)施方式)接下來，關(guān)于第三實(shí)施方式所涉及的非易失性存儲(chǔ)器系統(tǒng)進(jìn)行說明。第三實(shí)施方式具有與第一實(shí)施方式同樣的構(gòu)成，所以省略關(guān)于其的說明。如下面將說明的那樣，第三實(shí)施方式的第一寫入工作與第一實(shí)施方式不同。圖16表不在第三實(shí)施方式中，在對(duì)于連接于字線WLl 4的存儲(chǔ)器晶體管MTrl 4的第一寫入工作完成后、第一寫入工作中斷了的情況下的處理。在直到存儲(chǔ)器晶體管MTr4為止都完成了第一寫入工作的情況下，第一實(shí)施方式中的第一寫入工作從存儲(chǔ)器晶體管MTr5開始再次開始。相對(duì)于此，第三實(shí)施方式中所涉及的第一寫入工作，如圖16所示，從存儲(chǔ)器晶體管MTr4開始再次開始。另外，第三實(shí)施方式中，在該再次開始時(shí)，對(duì)于存儲(chǔ)器晶體管MTr4的第一寫入工作，在判定存儲(chǔ)器晶體管MTr4的閾值是否被設(shè)定為預(yù)定值的驗(yàn)證工作后執(zhí)行。接著，關(guān)于如圖16所示使第一寫入工作再次開始的理由進(jìn)行說明。如上所述，如果在對(duì)于存儲(chǔ)器晶體管MTrl 4的第一寫入工作完成后第一寫入工作中斷，則存儲(chǔ)器晶體管MTrl 4的電荷蓄積層43b變?yōu)榉@了電子的狀態(tài)。另一方面，存儲(chǔ)器晶體管MTr5 8的電荷蓄積層43b保持俘獲了空穴的狀態(tài)不變。因此，存儲(chǔ)器晶體管MTr4、5的電荷(電子、空穴)再結(jié)合，存儲(chǔ)器晶體管MTr4的閾值電壓有可能會(huì)降低。因此，第三實(shí)施方式中，從存儲(chǔ)器晶體管MTr4開始再次開始第一寫入工作，由此抑制存儲(chǔ)器晶體管MTr4的閾值電壓的降低。因此，第三實(shí)施方式，在直到第一寫入工作再次開始為止需要的時(shí)間越長(zhǎng)的情況下越高效。另外，第三實(shí)施方式也起到與第一實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置同樣的效果O·(第四實(shí)施方式)接下來，關(guān)于第四實(shí)施方式所涉及的非易失性存儲(chǔ)器系統(tǒng)進(jìn)行說明。第四實(shí)施方式，具有與第一實(shí)施方式同樣的構(gòu)成，所以省略關(guān)于其的說明。如下面將說明的那樣，第四實(shí)施方式的第一寫入工作與第一實(shí)施方式不同。首先，參照?qǐng)D17，說明刪除工作以及第一寫入工作不中斷地執(zhí)行的一例。如圖17所示，在第四實(shí)施方式中，控制電路205，與第一實(shí)施方式不同，與刪除指令CMDe獨(dú)立地接受第一寫入指令CMDep。在第四實(shí)施方式中，刪除指令CMDe是使刪除工作執(zhí)行的指令，第一寫入指令CMD印是連續(xù)地使多次的第一寫入工作執(zhí)行的指令?？刂齐娐?05，基于第一寫入指令CMDep，連續(xù)地執(zhí)行多次第一寫入工作。如果全部的第一寫入工作完成，則控制電路205接受狀態(tài)指令CMDst，伴隨于此地輸出刪除狀態(tài)ST。接著，參照?qǐng)D18，說明在第一寫入工作的途中中斷而執(zhí)行讀出工作等的一例。在圖18所示的一例中，在對(duì)于連接于字線WLl 4的存儲(chǔ)器晶體管MTrl 4的第一寫入工作完成后，執(zhí)行讀出工作。如圖18所示，在讀出工作Read后，控制電路205，從控制器300接受使第一寫入工作再次開始的再次開始指令CMDs，從存儲(chǔ)器晶體管MTr5開始使第一寫入工作再次開始。另外，第四實(shí)施方式也起到與第一實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置同樣的效果O(第五實(shí)施方式)接下來，關(guān)于第五實(shí)施方式所涉及的非易失性存儲(chǔ)器系統(tǒng)進(jìn)行說明。第五實(shí)施方式具有與第一實(shí)施方式同樣的構(gòu)成，所以省略關(guān)于其的說明。如下面將說明的那樣，第五實(shí)施方式的第一寫入工作與第一實(shí)施方式不同。如圖19所示，在第五實(shí)施方式中，控制電路205接受對(duì)于存儲(chǔ)器晶體管MTrl 8的各個(gè)使得執(zhí)行I次第一寫入工作的多個(gè)第一寫入指令CMD印(I) (8)的輸入。接著，控制電路205基于第一寫入指令CMD印⑴ ⑶對(duì)存儲(chǔ)器晶體管MTrl 8的各個(gè)執(zhí)行第一寫入工作。接著，控制電路205，在對(duì)各存儲(chǔ)器晶體管MTrl 8執(zhí)行第一寫入工作后，接受狀態(tài)指令CMDst，與此相應(yīng)地將刪除狀態(tài)ST’向控制器300輸出。刪除狀態(tài)ST’包括表示對(duì)各存儲(chǔ)器晶體管MTrl 8是否完成了第一寫入工作的信息。在上述第五實(shí)施方式中，對(duì)各存儲(chǔ)器晶體管MTrl 8的第一寫入工作通過各個(gè)第一寫入指令CMDep (I) (8)來執(zhí)行。因此，控制電路205，能夠在第一寫入工作之間接受讀出指令CMDr和/或?qū)懭胫噶頒MDw，基于這些執(zhí)行讀出工作和/或第二寫入工作。另外，控制器300，因?yàn)榘疵總€(gè)I次的第一寫入工作而接受刪除狀態(tài)ST’，所以能夠特定完成了第一寫入工作的存儲(chǔ)器晶體管MTr。這里，在上述的第一 第四實(shí)施方式中，控制器300需要發(fā)布中斷指令CMDb以及再次開始指令CMDs。另一方面，第五實(shí)施方式，不需要中斷指令CMDb以及再次開始指令CMDs0因此，第五實(shí)施方式與第一 第四實(shí)施方式相比能夠縮短處理時(shí)間。另外，第五實(shí)施方式也起到與第一實(shí)施方式的非易失性半導(dǎo)體存儲(chǔ)裝置同樣的效 果O說明了本發(fā)明的幾個(gè)實(shí)施方式，但這些實(shí)施方式是作為例子而提出的，并非用于限定發(fā)明的范圍。這些新的實(shí)施方式能夠以其他的各種各樣的方式來實(shí)施，能夠在不脫離發(fā)明主旨的范圍內(nèi)進(jìn)行各種省略、置換、變更。這些實(shí)施方式和/或其變形包括于發(fā)明的范圍和/或主旨，并且包括于技術(shù)方案所記載的發(fā)明和其等同的范圍內(nèi)。例如，在上述實(shí)施方式中，對(duì)存儲(chǔ)4值的數(shù)據(jù)的存儲(chǔ)器晶體管MTr執(zhí)行第一寫入工作。但是，也可以對(duì)存儲(chǔ)如圖20所示的2值數(shù)據(jù)的存儲(chǔ)器晶體管MTr執(zhí)行第一寫入工作。圖20表示存儲(chǔ)器晶體管MTr所存儲(chǔ)的I位的2值數(shù)據(jù)(數(shù)據(jù)和存儲(chǔ)器晶體管MTr的閾值電壓分布的關(guān)系。這里，數(shù)據(jù)“I”(E、EP)表示刪除狀態(tài)，數(shù)據(jù)“O” (A)表示寫入狀態(tài)。閾值電壓分布E的下限有負(fù)的值。閾值電壓分布EP、A的下限有正的值。閾值電壓分布EP、A間隔預(yù)定裕量地在正方向上排列。在圖20中，刪除工作使空穴俘獲到存儲(chǔ)器晶體管MTr的電荷蓄積層43b，使閾值電壓分布EP、A向負(fù)方向移動(dòng)而設(shè)定為閾值電壓分布E。第一寫入工作,使電子俘獲到存儲(chǔ)器晶體管MTr的電荷蓄積層43b,使閾值電壓分布E向正方向移動(dòng)而設(shè)定為閾值電壓分布EP。第二寫入工作，使電子俘獲到存儲(chǔ)器晶體管MTr的電荷蓄積層43b，與該俘獲量相應(yīng)地使閾值電壓分布E或EP向正方向移動(dòng)而設(shè)定為閾值電壓分布A。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于，具備 存儲(chǔ)器單元陣列，其包括構(gòu)成為能夠保持多個(gè)閾值電壓分布的多個(gè)存儲(chǔ)器單元和共同連接于多個(gè)所述存儲(chǔ)器單元的柵的多條字線；和 控制電路，其在執(zhí)行了對(duì)所述存儲(chǔ)器單元施加至少一部分為負(fù)的閾值電壓分布從而刪除所述存儲(chǔ)器單元的數(shù)據(jù)的刪除工作后，執(zhí)行對(duì)所述存儲(chǔ)器單元施加正的多種閾值電壓分布中的最低的閾值電壓分布的多次的第一寫入工作， 所述存儲(chǔ)器單元陣列具有 半導(dǎo)體基板； 相對(duì)于所述半導(dǎo)體基板在垂直方向上延伸，作為所述存儲(chǔ)器單元的主體發(fā)揮作用的第一半導(dǎo)體層； 設(shè)置于所述第一半導(dǎo)體層的側(cè)面，蓄積電荷的電荷蓄積層；和設(shè)置為與所述第一半導(dǎo)體層一并夾著所述電荷蓄積層，作為所述存儲(chǔ)器單元的柵以及所述字線發(fā)揮作用的第一導(dǎo)電層， 所述控制電路對(duì)共同連接于各條所述字線的多個(gè)所述存儲(chǔ)器單元的每個(gè)執(zhí)行所述第一寫入工作， 所述控制電路，在多次的所述第一寫入工作的執(zhí)行時(shí)從控制器接受了使除了所述刪除工作和所述第一寫入工作以外的其他的工作執(zhí)行的第一執(zhí)行指令時(shí)，在多次的所述第一寫入工作之間執(zhí)行所述其他的工作。
2.根據(jù)權(quán)利要求I所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述控制電路從所述控制器接受使多次的所述第一寫入工作連續(xù)執(zhí)行的第二執(zhí)行指令， 所述控制電路，在基于所述第二執(zhí)行指令而正在執(zhí)行連續(xù)的多次的所述第一寫入工作的期間從所述控制器接受了所述第一執(zhí)行指令時(shí)，在中斷連續(xù)的多次的所述第一寫入工作而執(zhí)行所述其他的工作之后，基于與所述第一寫入工作的中斷狀態(tài)相關(guān)的中斷信息，再次開始連續(xù)的多次的所述第一寫入工作。
3.根據(jù)權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 還具備存儲(chǔ)所述中斷信息的存儲(chǔ)部。
4.根據(jù)權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述控制電路將所述中斷信息發(fā)送到所述控制器。
5.根據(jù)權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述控制電路，在對(duì)預(yù)定編號(hào)的所述存儲(chǔ)器單元執(zhí)行了所述第一寫入工作后中斷了連續(xù)的多次的所述第一寫入工作時(shí)，從所述預(yù)定編號(hào)的存儲(chǔ)器單元起，使連續(xù)的多次的所述第一寫入工作再次開始。
6.根據(jù)權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述控制電路與所述第二執(zhí)行指令獨(dú)立地從所述控制器接受使所述刪除工作進(jìn)行的第三執(zhí)行指令。
7.根據(jù)權(quán)利要求I所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述控制電路從所述控制器接受使一次的所述第一寫入工作執(zhí)行的多個(gè)第二執(zhí)行指令。
8.根據(jù)權(quán)利要求I所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述第一導(dǎo)電層包圍所述第一半導(dǎo)體層。
9.根據(jù)權(quán)利要求I所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述存儲(chǔ)器單元陣列還具備包括串聯(lián)連接的多個(gè)存儲(chǔ)器單元的存儲(chǔ)器串和連接于所述存儲(chǔ)器串的一端的第一選擇晶體管， 所述第一選擇晶體管具有 相對(duì)于所述半導(dǎo)體基板在垂直方向延伸，作為所述第一選擇晶體管的主體發(fā)揮作用的第二半導(dǎo)體層； 設(shè)置于所述第二半導(dǎo)體層的側(cè)面的第一柵絕緣層；和 設(shè)置為與所述第二半導(dǎo)體層一并夾著所述第一柵絕緣層，作為所述第一選擇晶體管的柵發(fā)揮作用的第二導(dǎo)電層。
10.根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述存儲(chǔ)器單元陣列還具有連接于所述存儲(chǔ)器串的另一端的第二選擇晶體管， 所述第二選擇晶體管具有 相對(duì)于所述半導(dǎo)體基板在垂直方向延伸，作為所述第二選擇晶體管的主體發(fā)揮作用的第三半導(dǎo)體層； 設(shè)置于所述第三半導(dǎo)體層的側(cè)面的第二柵絕緣層；和 設(shè)置為與所述第三半導(dǎo)體層一并夾著所述第二柵絕緣層，作為所述第二選擇晶體管的柵發(fā)揮作用的第三導(dǎo)電層。
11.根據(jù)權(quán)利要求I所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述第一半導(dǎo)體層具有相對(duì)于所述半導(dǎo)體基板在垂直方向延伸的一對(duì)柱狀半導(dǎo)體層；和連接一對(duì)所述柱狀半導(dǎo)體層的下端的連接半導(dǎo)體層。
12.根據(jù)權(quán)利要求11所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述存儲(chǔ)器單元陣列具備設(shè)置于所述存儲(chǔ)器單元之間的背柵晶體管， 所述背柵晶體管具有 所述連接半導(dǎo)體層； 所述電荷蓄積層；和 設(shè)置為與所述連接半導(dǎo)體層一并夾著所述電荷蓄積層，作為所述背柵晶體管的柵發(fā)揮作用的第三導(dǎo)電層， 所述連接半導(dǎo)體層作為所述背柵晶體管的主體發(fā)揮作用。
13.根據(jù)權(quán)利要求I所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述電荷蓄積層遍及多個(gè)所述存儲(chǔ)器單元而連續(xù)形成。
14.根據(jù)權(quán)利要求2所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述控制電路向所述控制器發(fā)送表示所述刪除工作通過或失敗的刪除通過/失敗信息和表示所述第一寫入工作通過或失敗的第一寫入通過/失敗信息。
15.一種非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫入方法，該非易失性半導(dǎo)體存儲(chǔ)裝置具有存儲(chǔ)器單元陣列，該存儲(chǔ)器單元陣列包括構(gòu)成為能夠保持多個(gè)閾值電壓分布的多個(gè)存儲(chǔ)器單元和共同連接于多個(gè)所述存儲(chǔ)器單元的柵的多條字線， 所述存儲(chǔ)器單元陣列具有半導(dǎo)體基板； 相對(duì)于所述半導(dǎo)體基板在垂直方向上延伸，作為所述存儲(chǔ)器單元的主體發(fā)揮作用的第一半導(dǎo)體層； 設(shè)置于所述第一半導(dǎo)體層的側(cè)面，蓄積電荷的電荷蓄積層；和設(shè)置為與所述第一半導(dǎo)體層一并夾著所述電荷蓄積層，作為所述存儲(chǔ)器單元的柵以及所述字線發(fā)揮作用的第一導(dǎo)電層， 該非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫入方法的特征在于， 所述方法中，在執(zhí)行了對(duì)所述存儲(chǔ)器單元施加至少一部分為負(fù)的閾值電壓分布從而刪除所述存儲(chǔ)器單元的數(shù)據(jù)的刪除工作后，執(zhí)行對(duì)所述存儲(chǔ)器單元施加正的多種閾值電壓分布中最低的閾值電壓分布的多次的第一寫入工作， 所述方法中，對(duì)共同連接于各條所述字線的多個(gè)所述存儲(chǔ)器單元的每個(gè)執(zhí)行所述第一寫入工作， 所述方法中，在多次的所述第一寫入工作的執(zhí)行時(shí)由所述非易失性半導(dǎo)體存儲(chǔ)裝置從控制器接受了使除了所述刪除工作和所述第一寫入工作以外的其他工作執(zhí)行的第一執(zhí)行指令時(shí)，在多次的所述第一寫入工作之間執(zhí)行所述其他的工作。
16.根據(jù)權(quán)利要求15所述的非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫入方法，其特征在于， 所述方法中，由所述非易失性半導(dǎo)體存儲(chǔ)裝置從所述控制器接受使多次的所述第一寫入工作連續(xù)執(zhí)行的第二執(zhí)行指令， 所述方法中，在基于所述第二執(zhí)行指令而正在執(zhí)行連續(xù)的多次的所述第一寫入工作的期間由所述非易失性半導(dǎo)體存儲(chǔ)裝置從所述控制器接受了所述第一執(zhí)行指令時(shí)，在中斷連續(xù)的多次的所述第一寫入工作而執(zhí)行所述其他的工作之后，基于與所述第一寫入工作的中斷狀態(tài)相關(guān)的中斷信息，再次開始連續(xù)的多次的所述第一寫入工作。
17.根據(jù)權(quán)利要求16所述的非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫入方法，其特征在于， 所述方法中，將所述中斷信息發(fā)送到所述控制器。
18.根據(jù)權(quán)利要求16所述的非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫入方法，其特征在于， 所述方法中，在對(duì)預(yù)定編號(hào)的所述存儲(chǔ)器單元執(zhí)行了所述第一寫入工作后中斷了連續(xù)的多次的所述第一寫入工作時(shí)，從所述預(yù)定編號(hào)的存儲(chǔ)器單元起，使連續(xù)的多次的所述第一寫入工作再次開始。
19.根據(jù)權(quán)利要求16所述的非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫入方法，其特征在于， 所述方法中，由所述非易失性半導(dǎo)體存儲(chǔ)裝置從所述控制器與所述第二執(zhí)行指令獨(dú)立地接受使所述刪除工作進(jìn)行的第三執(zhí)行指令。
20.根據(jù)權(quán)利要求15所述的非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)寫入方法，其特征在于， 所述方法中，由所述非易失性半導(dǎo)體存儲(chǔ)裝置從所述控制器接受使一次的所述第一寫入工作執(zhí)行的多個(gè)第二執(zhí)行指令。
全文摘要
本發(fā)明提供非易失性半導(dǎo)體存儲(chǔ)裝置及其數(shù)據(jù)寫入方法。該非易失性半導(dǎo)體存儲(chǔ)裝置具有存儲(chǔ)器單元陣列和控制電路。存儲(chǔ)器單元陣列包括構(gòu)成為能夠保持多個(gè)閾值電壓分布的多個(gè)存儲(chǔ)器單元；和共同連接于多個(gè)存儲(chǔ)器單元的柵的多條字線。控制電路在執(zhí)行了對(duì)存儲(chǔ)器單元施加至少一部分為負(fù)的閾值電壓分布從而刪除存儲(chǔ)器單元的數(shù)據(jù)的刪除工作后，執(zhí)行對(duì)存儲(chǔ)器單元施加正的多種閾值電壓分布中的最低的閾值電壓分布的多次第一寫入工作?？刂齐娐罚诙啻蔚谝粚懭牍ぷ鞯膱?zhí)行時(shí)、從控制器接受執(zhí)行除了刪除工作和第一寫入工作以外的其他的工作的第一執(zhí)行指令的情況下，在多次第一寫入工作之間執(zhí)行其他的工作。
文檔編號(hào)G11C16/10GK102881326SQ20121005507
公開日2013年1月16日 申請(qǐng)日期2012年3月5日 優(yōu)先權(quán)日2011年7月14日
發(fā)明者長(zhǎng)富靖 申請(qǐng)人:株式會(huì)社 東芝