用于電阻型存儲(chǔ)器的感測(cè)放大器中的寫驅(qū)動(dòng)器的制造方法
【專利摘要】示例實(shí)施例包括用于電阻型存儲(chǔ)器的感測(cè)放大器中的電平移位寫驅(qū)動(dòng)器。寫驅(qū)動(dòng)器可以包括交叉耦合的鎖存電路、第一輸出部分、第二輸出部分和輸入部分。第一輸出部分包括一個(gè)或多個(gè)第一驅(qū)動(dòng)晶體管以驅(qū)動(dòng)第一電流通過(guò)第一輸出部分而不通過(guò)交叉耦合的鎖存器。第二輸出部分包括一個(gè)或多個(gè)第二驅(qū)動(dòng)晶體管，被配置為驅(qū)動(dòng)第二電流通過(guò)第二輸出部分而不通過(guò)交叉耦合的鎖存器。輸出部分的電流與鎖存電路隔離。在一些實(shí)施例中，沒(méi)有兩個(gè)PMOS類型晶體管串聯(lián)連接，從而減少了管芯面積的消耗。在一些實(shí)施例中，使用單個(gè)控制信號(hào)來(lái)操作寫驅(qū)動(dòng)器。
【專利說(shuō)明】用于電阻型存儲(chǔ)器的感測(cè)放大器中的寫驅(qū)動(dòng)器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明構(gòu)思涉及用于電阻類型的存儲(chǔ)電路的感測(cè)放大器，并且更具體地涉及用于電阻型存儲(chǔ)器的感測(cè)放大器中的寫驅(qū)動(dòng)器。
【背景技術(shù)】
[0002]電阻類型的存儲(chǔ)器涵蓋新一代的非易失性存儲(chǔ)器，并且預(yù)計(jì)在市場(chǎng)上變得更普遍。例如，電阻類型存儲(chǔ)器可以包括自旋轉(zhuǎn)移扭矩(STT)磁阻隨機(jī)存取存儲(chǔ)器(MRAM)、(非STT 類)MRAM、憶阻器(memristor) RAM、ReRAM, CBRAM 等。
[0003]圖1A是用于電阻類型的存儲(chǔ)電路的感測(cè)放大器中的典型的寫驅(qū)動(dòng)器105的電路圖。參照?qǐng)D1A，用PMOS類型晶體管Pl和P2來(lái)配置鎖存電路。NMOS類型晶體管NI和N2是驅(qū)動(dòng)晶體管，其在尺寸上大于晶體管Pl和P2 (例如，大2倍)以提供充分的驅(qū)動(dòng)性能(drivability)。差分輸入端(即，In-和In+)分別稱接到驅(qū)動(dòng)晶體管NI和N2的柵極。輸入電壓可以具有二分之一的電壓擺幅，或者換言之，輸入電壓可以在電壓電勢(shì)VSS和地電勢(shì)GND的范圍之間，其中GND是VDD和VSS之間的差的二分之一。但是，使用輸入上的二分之一的電壓擺幅的話，?OS類型晶體管NI和N2必須大得多，占據(jù)更多的管芯(die)面積。在圖1A的寫驅(qū)動(dòng)器接收輸入上的全電壓擺幅(即，VDD和VSS之間)的情況下，仍然保持堆疊的PMOS配置(B卩，PO-Pl和P0-P2)，這也顯著地增加了管芯面積的消耗。輸出電壓完全地在VSS和VDD之間擺動(dòng)。
[0004]通過(guò)延遲電 路115延遲控制信號(hào)WRa，來(lái)產(chǎn)生延遲的控制信號(hào)WRd。在初始狀態(tài)中，控制信號(hào)WRa無(wú)效或者說(shuō)是“低(LOW)”，而WRd有效或者說(shuō)是“高(HIGH)”。在初始狀態(tài)中，輸出電壓電平是未定義的，因?yàn)殚_關(guān)晶體管PO和NO關(guān)斷，導(dǎo)致鎖存晶體管Pl和P2以及驅(qū)動(dòng)晶體管NI和N2處于未定義或懸掛(dangle)狀況。響應(yīng)于控制信號(hào)WRa有效或者說(shuō)被設(shè)置為“高”，在延遲之后控制信號(hào)WRd無(wú)效或者說(shuō)被設(shè)置為“低”。取決于在差分輸入端In-和In+的電壓電平，鎖存電路將基于正反饋，分別在差分輸出端Out+和Out-鎖存邏輯高值(例如，“ I，，)或邏輯低值(例如，“O，，)。
[0005]圖1B是用于電阻類型存儲(chǔ)電路的感測(cè)放大器中的另一典型的寫驅(qū)動(dòng)器110的電路圖。寫驅(qū)動(dòng)器Iio類似于寫驅(qū)動(dòng)器105，具有一些顯著的差異。用NMOS類型晶體管NI和N2來(lái)配置鎖存電路。PMOS類型晶體管Pl和P2是驅(qū)動(dòng)晶體管，其在尺寸上大于晶體管NI和N2 (例如，大8倍)以提供充分的驅(qū)動(dòng)性能。差分輸入端(例如，In-和In+)分別耦接到驅(qū)動(dòng)晶體管Pl和P2的柵極。輸入電壓可以具有二分之一的電壓擺幅，或者換言之，輸入電壓可以在電壓電勢(shì)VDD和地電勢(shì)GND的范圍之間，其中GND是VDD和VSS之間的差的二分之一。但是，使用輸入上的二分之一電壓擺幅的話，PMOS類型晶體管Pl和P2必須大得多，占據(jù)更多的管芯面積。類似于圖1A的寫入器A，在圖1B的寫驅(qū)動(dòng)器接收輸入上的完全電壓擺幅(即，VDD和VSS之間)的情況下，仍然保持堆疊的PMOS配置卿，PO-Pl和P0-P2)，這也顯著地增加了管芯面積的消耗。輸出電壓在VSS和VDD之間完全地?cái)[動(dòng)。
[0006]通過(guò)延遲電路120延遲控制信號(hào)WRb，來(lái)產(chǎn)生延遲的控制信號(hào)WRc。在初始狀態(tài)中，控制信號(hào)WRb有效或者說(shuō)是“高”，而WRc無(wú)效或者說(shuō)是“低”。在初始狀態(tài)中，輸出電壓電平是未定義的，因?yàn)殚_關(guān)晶體管PO和NO關(guān)斷，這導(dǎo)致鎖存晶體管NI和N2以及驅(qū)動(dòng)晶體管Pl和P2處于未定義或懸掛狀況。響應(yīng)于控制信號(hào)WRb無(wú)效或者說(shuō)被設(shè)置為“低”，在延遲之后控制信號(hào)WRc有效或者說(shuō)被設(shè)置為“高”。類似于寫驅(qū)動(dòng)器105，取決于在差分輸入端In-和In+的電壓電平，鎖存電路將基于正反饋，分別在差分輸出端Out+和Out-鎖存邏輯高值(例如，“ I，，)或邏輯低值(例如，“O，，)。
[0007]因?yàn)镃MOS邏輯的基本特征，某些電路配置需要大量的管芯面積，這增加了整個(gè)電路的成本。例如，PMOS類型晶體管相對(duì)于NMOS類型晶體管需要兩倍尺寸來(lái)提供相同的驅(qū)動(dòng)性能。作為另一例子，多個(gè)晶體管串聯(lián)連接的堆疊的CMOS配置相對(duì)于非堆疊的晶體管要求每個(gè)晶體管具有4倍的尺寸，來(lái)實(shí)現(xiàn)相同的驅(qū)動(dòng)性能。此外，接收柵極電壓的一半的晶體管相對(duì)于接收完全柵極電壓的晶體管需要4倍的尺寸來(lái)實(shí)現(xiàn)相同的驅(qū)動(dòng)性能。這樣的特征導(dǎo)致現(xiàn)有技術(shù)的感測(cè)放大器中的寫驅(qū)動(dòng)器消耗管芯面積的不希望的量。
[0008]因此，仍然需要消耗更少的管芯面積并使用更少的控制信號(hào)，從而提供更小且更便宜的電路的改進(jìn)的寫驅(qū)動(dòng)器。

【發(fā)明內(nèi)容】

[0009]根據(jù)本發(fā)明構(gòu)思的一個(gè)實(shí)施例，用于電阻型存儲(chǔ)器的感測(cè)放大器中的電平移位寫驅(qū)動(dòng)器包括:包括至少兩個(gè)鎖存晶體管的交叉耦合的鎖存器；第一輸出部分，包括耦接到第一差分輸出端的一個(gè)或多個(gè)第一驅(qū)動(dòng)晶體管，一個(gè)或多個(gè)第一驅(qū)動(dòng)晶體管被配置為驅(qū)動(dòng)第一電流通過(guò)第一輸出部分而不通過(guò)交叉耦合鎖存器；以及第二輸出部分，包括耦接到第二差分輸出端的一個(gè)或多個(gè)第二驅(qū)動(dòng)晶體管，一個(gè)或多個(gè)第二驅(qū)動(dòng)晶體管被配置為驅(qū)動(dòng)第二電流通過(guò)第二輸出部分而不通過(guò)交叉耦合的鎖存器。
[0010]輸出部分的電流與鎖存電路隔離。在一些實(shí)施例中，沒(méi)有兩個(gè)PMOS類型晶體管串聯(lián)連接，從而減少了管芯面積的消耗。在一些實(shí)施例中，使用單個(gè)控制信號(hào)來(lái)操作寫驅(qū)動(dòng)器。
[0011]根據(jù)另一示例實(shí)施例，用于感測(cè)和驅(qū)動(dòng)與用于電阻型存儲(chǔ)器的感測(cè)放大器中的寫驅(qū)動(dòng)器關(guān)聯(lián)的信號(hào)的方法包括:在初始狀態(tài)中，將寫驅(qū)動(dòng)器的第一和第二節(jié)點(diǎn)充電至第一電壓電勢(shì)；接收控制信號(hào)；響應(yīng)于控制信號(hào)并分別響應(yīng)于第一或第二差分輸入端的電壓電平，將第一或第二節(jié)點(diǎn)之一從第一電壓電勢(shì)拉至第二電壓電勢(shì)；通過(guò)鎖存電路在第一和第二節(jié)點(diǎn)鎖存各自的電壓電勢(shì)；由一個(gè)或多個(gè)第一驅(qū)動(dòng)晶體管驅(qū)動(dòng)第一電流通過(guò)第一輸出部分；響應(yīng)于在第一節(jié)點(diǎn)的電壓電勢(shì)并響應(yīng)于驅(qū)動(dòng)的第一電流，使得第一差分輸出端的電壓電平成為第一電壓電勢(shì)或第二電壓電勢(shì)中的一個(gè)；由一個(gè)或多個(gè)第二驅(qū)動(dòng)晶體管驅(qū)動(dòng)第二電流通過(guò)第二輸出部分；以及響應(yīng)于在第二節(jié)點(diǎn)的電壓電勢(shì)并響應(yīng)于驅(qū)動(dòng)的第二電流，使得第二差分輸出端的電壓電平成為第一電壓電勢(shì)或第二電壓電勢(shì)的另一個(gè)。
[0012]從下面參照附附圖進(jìn)行的、對(duì)示例實(shí)施例的詳細(xì)描述中，本發(fā)明構(gòu)思的上述和其他特征和優(yōu)點(diǎn)將變得更加容易清楚。
【專利附圖】

【附圖說(shuō)明】
[0013]圖1A-1B是根據(jù)現(xiàn)有技術(shù)的感測(cè)放大器中的寫驅(qū)動(dòng)器的電路圖。[0014]圖2是根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、包括具有寫驅(qū)動(dòng)器的感測(cè)放大器電路的存儲(chǔ)器件的示例框圖。
[0015]圖3A和3B是可以包括在圖2的存儲(chǔ)器件的存儲(chǔ)陣列中的示例STTMRAM存儲(chǔ)單元的示意圖。
[0016]圖4是根據(jù)本發(fā)明構(gòu)思的一個(gè)實(shí)施例的、與圖2的存儲(chǔ)器件的存儲(chǔ)單元關(guān)聯(lián)并包括電平移位寫驅(qū)動(dòng)器的、圖2的感測(cè)放大器的示例圖。
[0017]圖5A是根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、圖4的感測(cè)放大器的示例框圖。
[0018]圖5B是圖5A的感測(cè)放大器的輸出和輸入電壓電平的示例波形圖。
[0019]圖5C是根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的、圖4的感測(cè)放大器的另一示例框圖。
[0020]圖是圖5C的感測(cè)放大器的輸出和輸入電壓電平的示例波形圖。
[0021]圖5E是根據(jù)本發(fā)明構(gòu)思的一些實(shí)施例的電壓電平的示例波形圖。
[0022]圖6A是根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、圖4的電平移位寫驅(qū)動(dòng)器的示例電路圖。
[0023]圖6B是根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的、圖4的電平移位寫驅(qū)動(dòng)器的示例電路圖。
[0024]圖7A是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施例的、與圖6A的電平移位寫驅(qū)動(dòng)器關(guān)聯(lián)的波形的示例波形圖。
[0025]圖7B是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施例的、與圖6B的電平移位寫驅(qū)動(dòng)器關(guān)聯(lián)的波形的示例波形圖。
[0026]圖8是根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的、圖4的電平移位寫驅(qū)動(dòng)器的示例電路圖。
[0027]圖9A是根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的、圖4的電平移位寫驅(qū)動(dòng)器的示例電路圖。
[0028]圖9B是根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的、圖4的電平移位寫驅(qū)動(dòng)器的示例電路圖。
[0029]圖1OA是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施例的、與圖8的電平移位寫驅(qū)動(dòng)器關(guān)聯(lián)的波形的示例波形圖。
[0030]圖1OB是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施例的、與圖9A和9B的電平移位寫驅(qū)動(dòng)器關(guān)聯(lián)的波形的示例波形圖。
[0031]圖11是在典型的寫驅(qū)動(dòng)器與根據(jù)本發(fā)明構(gòu)構(gòu)思的實(shí)施例的寫驅(qū)動(dòng)器之間的示例尺寸比率對(duì)比矩陣。
[0032]圖12是示出根據(jù)發(fā)明構(gòu)思的實(shí)施例的、用于感測(cè)放大器電路的寫驅(qū)動(dòng)器中的電平移位電壓的技術(shù)的流程圖。
[0033]圖13是示出根據(jù)發(fā)明構(gòu)思的實(shí)施例的、用于隔離感測(cè)放大器電路的寫驅(qū)動(dòng)器中的電流的技術(shù)的流程圖。
[0034]圖14是示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、用于在感測(cè)放大器中提供寫驅(qū)動(dòng)器的技術(shù)的流程圖，其中在寫驅(qū)動(dòng)器中沒(méi)有兩個(gè)PMOS類型晶體管串聯(lián)連接。
[0035]圖15是示意地示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、電阻存儲(chǔ)器件的各種應(yīng)用的框圖。
[0036]圖16是根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、包括電阻存儲(chǔ)器件的計(jì)算系統(tǒng)的框圖。
[0037]圖17是示意地示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、包括電阻存儲(chǔ)器件的計(jì)算系統(tǒng)的框圖。
[0038]圖18是示意地示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、其中用使用電阻存儲(chǔ)器的存儲(chǔ)類存儲(chǔ)器來(lái)替代閃存的存儲(chǔ)系統(tǒng)的框圖。
[0039]圖19是示意地示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、其中用使用電阻存儲(chǔ)器的存儲(chǔ)類存儲(chǔ)器來(lái)替代同步DRAM的存儲(chǔ)系統(tǒng)的框圖。
[0040]圖20是示意地示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、其中用使用電阻存儲(chǔ)器的存儲(chǔ)類存儲(chǔ)器來(lái)替代同步DRAM和閃存的存儲(chǔ)系統(tǒng)的框圖。
【具體實(shí)施方式】
[0041]現(xiàn)在將詳細(xì)參考本發(fā)明構(gòu)思的實(shí)施例，在附圖中示出本發(fā)明構(gòu)思的例子。在下面詳細(xì)的描述中，闡述許多具體的細(xì)節(jié)以使能夠?qū)Ρ景l(fā)明構(gòu)思徹底理解。但是，應(yīng)該理解，本領(lǐng)域普通技術(shù)人員沒(méi)有這些具體的細(xì)節(jié)也可以實(shí)踐本發(fā)明構(gòu)思。在其他情況中，公知方法、過(guò)程、組件、電路和網(wǎng)絡(luò)沒(méi)有詳細(xì)描述以免不必要地模糊實(shí)施例的各方面。
[0042]應(yīng)該理解，雖然這里可以使用術(shù)語(yǔ)第一、第二等來(lái)描述各種元件，但是這些元件不應(yīng)該被這些術(shù)語(yǔ)限制。僅使用這些術(shù)語(yǔ)來(lái)區(qū)分一個(gè)元件與另一個(gè)。例如，在不脫離本發(fā)明構(gòu)思的范圍的情況下，第一電路可以被稱為第二電路，并且類似地，第二電路可以被稱為第一電路。
[0043]此處用在本發(fā)明構(gòu)思的描述中的術(shù)語(yǔ)僅為描述特定實(shí)施例的目的，并不旨在限制本發(fā)明構(gòu)思。如用在本發(fā)明構(gòu)思的描述和所附權(quán)利要求中，單數(shù)形式“一”、“一個(gè)”和“該”也旨在包括復(fù)數(shù)形式，除非上下文清楚地指示除外。還應(yīng)該理解，如在此使用的術(shù)語(yǔ)“和/或”指的是并且涵蓋一個(gè)或多個(gè)相關(guān)的所列項(xiàng)的任何和所有可能的組合。還應(yīng)該理解，當(dāng)在此說(shuō)明書中使用術(shù)語(yǔ)“包括了”和/或“包括”時(shí)，指定了所述特征、整數(shù)、步驟、操作、元件和/或組件的存在，但是沒(méi)有排除一個(gè)或多個(gè)其它特征、整數(shù)、步驟、操作、元件、組件和/或其組的存在或添加。圖中的組件和特征不一定按比例繪出。
[0044]圖2是根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、包括感測(cè)放大電路150的存儲(chǔ)器件105的示例框圖。參照?qǐng)D2，存儲(chǔ)器件105包括存儲(chǔ)單元陣列110、數(shù)據(jù)I/O電路170、地址解碼器180和控制邏輯190。數(shù)據(jù)I/O電路170可以包括感測(cè)放大器電路150，用于感測(cè)或讀取存儲(chǔ)在存儲(chǔ)單元陣列110中的位信息。根據(jù)本發(fā)明構(gòu)思的實(shí)施例，感測(cè)放大器電路150包括具有電平移位寫驅(qū)動(dòng)器(例如，寫入器A和/或?qū)懭肫鰾)的感測(cè)放大器(例如，160)。
[0045]參照?qǐng)D2，存儲(chǔ)單元陣列110可以具有多個(gè)存儲(chǔ)單元MC30，每個(gè)存儲(chǔ)一個(gè)或多個(gè)數(shù)據(jù)位。存儲(chǔ)單元MC可以連接至多條字線WL、多條源線SL和多條位線BL?？梢詫⑽痪€BL排列為與字線WL交叉。此外，一些存儲(chǔ)單元可以是如下面進(jìn)一步所述的參考存儲(chǔ)單元70。參考存儲(chǔ)單元70可以連接至多條參考線RL。
[0046]可以將存儲(chǔ)單元排列在字線和位線之間的交叉部分(未示出)。可以將存儲(chǔ)單元30組合成諸如塊120和130的存儲(chǔ)塊。例如，對(duì)于IMb存儲(chǔ)塊，一千(1000)條字線和一千(1000)條位線可以與該存儲(chǔ)塊關(guān)聯(lián)。從而，與這種塊關(guān)聯(lián)的每條位線將具有與其關(guān)聯(lián)的一千(1000)個(gè)存儲(chǔ)單元。但是，應(yīng)該理解，任意合適數(shù)目的字線、位線和/或存儲(chǔ)塊可以與每個(gè)塊關(guān)聯(lián)。感測(cè)放大器電路150可以包括多個(gè)感測(cè)放大器電路(例如，160至165)。每個(gè)感測(cè)放大器電路分別與存儲(chǔ)塊(例如，120和130)之一的相應(yīng)位線關(guān)聯(lián)。換言之，每條位線BL具有與其關(guān)聯(lián)的相應(yīng)感測(cè)放大器(例如，160、165)。
[0047]地址解碼器180可以經(jīng)由字線WL和源線SL連接至存儲(chǔ)單元陣列110。地址解碼器180可以響應(yīng)于控制邏輯190的控制來(lái)操作。地址解碼器180可以解碼輸入地址來(lái)選擇字線WL和源線SL。地址解碼器180可以從控制邏輯190接收電力(例如，電壓或電流)來(lái)將它提供給所選擇或未選擇的字線。
[0048]數(shù)據(jù)輸入/輸出電路170可以經(jīng)由位線BL連接至存儲(chǔ)單元陣列110。更具體地，每個(gè)感測(cè)放大器(例如，160和165)可以耦接至存儲(chǔ)塊(例如，120和130)之一的相應(yīng)位線。數(shù)據(jù)輸入/輸出電路170可以響應(yīng)于控制邏輯190的控制來(lái)操作。數(shù)據(jù)輸入/輸出電路170可以響應(yīng)于來(lái)自地址解碼器180的位線選擇信號(hào)(未示出)來(lái)選擇位線。數(shù)據(jù)輸入/輸出電路170可以從控制邏輯190接收電力(例如，電壓或電流)來(lái)將它提供給所選擇的位線。
[0049]控制邏輯190可以被配置為控制存儲(chǔ)器件105的整體操作。可以向控制邏輯190提供外部電力和/或控制信號(hào)?？刂七壿?90可以使用外部電力生成內(nèi)部操作所需要的電力。控制邏輯190可以響應(yīng)于控制信號(hào)來(lái)控制讀、寫和/或擦除操作。
[0050]圖3A和3B是包括在圖2的存儲(chǔ)器件105的存儲(chǔ)單元陣列110中的示例STT MRAM存儲(chǔ)單元30的示意圖。
[0051]在一些實(shí)施例中，存儲(chǔ)單元陣列110包括多個(gè)自旋轉(zhuǎn)移扭矩(STT)磁阻隨機(jī)存取存儲(chǔ)器(MRAM)存儲(chǔ)單元。然而，應(yīng)該理解，在此描述的發(fā)明構(gòu)思適用于其他類型的電阻存儲(chǔ)器，諸如(非STT類)MRAM、憶阻器RAM、ReRAM, CBRAM等。
[0052]圖3A示出形成STT-MRAM類型存儲(chǔ)單元中的可變電阻器的磁性隧道結(jié)(MTJ)IO，以及一起形成STT-MRAM單元30的關(guān)聯(lián)的選擇晶體管20。MTJlO包括參考或固定層12、自由層16和布置在參考層12和自由層16之間的隧道層14。晶體管20通常是NMOS類型晶體管，由于其相對(duì)于PMOS類型晶體管的固有的較高電流驅(qū)動(dòng)、較低的閾電壓和較小的面積。用于在MRAM30中寫入“I”的電流可以不同于用來(lái)寫“O”的電流。這兩個(gè)寫入狀況期間在電流流動(dòng)方向上的不對(duì)稱是由晶體管20的柵源電壓的不對(duì)稱導(dǎo)致的。
[0053]在下面的描述中，當(dāng)其關(guān)聯(lián)MTJ的自由和參考層處于平行(P)狀態(tài)，即MTJ呈現(xiàn)低電阻時(shí)，MRAM單元被定義為處于邏輯“O”狀態(tài)。相反地，當(dāng)其關(guān)聯(lián)MRAM單元的自由層和參考層處于反平行(AP)狀態(tài)，即MTJ呈現(xiàn)高電阻時(shí)，將MRAM單元定義為處于邏輯“I”狀態(tài)。應(yīng)該理解，在其他實(shí)施例中，MRAM單元當(dāng)處于AP狀態(tài)時(shí)可以被定義為處于邏輯“O”狀態(tài)，并且當(dāng)處于P狀態(tài)時(shí)可以被定義為處于邏輯“I”狀態(tài)。此外，在下面，假設(shè)MTJlO的參考層面向其關(guān)聯(lián)選擇晶體管，如圖3A中所示。
[0054]因此，根據(jù)以上論述，沿著箭頭35的方向(即，向上的方向)流動(dòng)的電流或者(i)導(dǎo)致從P狀態(tài)到AP狀態(tài)的切換從而寫入“ I ”，或者(ii )穩(wěn)定關(guān)聯(lián)MTJ先前建立的AP狀態(tài)。同樣地，沿著箭頭40的方向(B卩，向下的方向)流動(dòng)的電流或者(i )導(dǎo)致從AP狀態(tài)到P狀態(tài)的切換從而寫入“0”，或者(ii )穩(wěn)定關(guān)聯(lián)MTJ先前建立的P狀態(tài)。然而，應(yīng)該理解，在其他實(shí)施例中可以將此方位反轉(zhuǎn)，使得MTJ的自由層面向其關(guān)聯(lián)選擇晶體管。在這樣的實(shí)施例(未示出)中，沿著箭頭35的方向流動(dòng)的電流或者(i)導(dǎo)致從AP狀態(tài)向P的切換，或者(ii)穩(wěn)定關(guān)聯(lián)MTJ先前建立的P狀態(tài)。同樣地，在這樣的實(shí)施例中，沿著箭頭40的方向流動(dòng)的電流或者(i)導(dǎo)致從P狀態(tài)到AP狀態(tài)的切換，或者(ii)穩(wěn)定先前建立的AP狀態(tài)。
[0055]圖3B是圖3A的MRAM30的示意性表示，其中MTJlO作為其電阻隨著其中存儲(chǔ)的數(shù)據(jù)而變化的存儲(chǔ)元件示出。MTJlO(i)當(dāng)電流沿著箭頭35流動(dòng)時(shí)，將其狀態(tài)從P改變?yōu)锳P，和/或(ii )當(dāng)電流沿著箭頭40流動(dòng)時(shí)將其狀態(tài)從AP改變?yōu)镻。
[0056]將MTJlO從AP狀態(tài)切換到P狀態(tài)所需的電壓必須超過(guò)臨界值V。，反之亦然。與此電壓對(duì)應(yīng)的電流被稱為臨界或切換電流I。。在正常操作模式下，為從P狀態(tài)(即，低電阻狀態(tài))轉(zhuǎn)換到AP狀態(tài)(即，高電阻狀態(tài))，施加正電壓V。使得至少為切換電流I。的電流電平流過(guò)存儲(chǔ)單元。一旦處于AP狀態(tài)中，移除施加的電壓不影響MTJlO的狀態(tài)。同樣地，在正常操作模式下為從AP狀態(tài)轉(zhuǎn)換為P狀態(tài)，施加負(fù)電壓V。，使得至少為切換電流I。的電流電平在相反方向流過(guò)存儲(chǔ)單元。一旦處于P狀態(tài)中，移除所施加的電壓不影響MTJlO的狀態(tài)。
[0057]換言之，可以將MTJlO從反平行狀態(tài)(即，高電阻狀態(tài)，或邏輯“ I ”狀態(tài))切換到平行狀態(tài)以便存儲(chǔ)“O”(即，低電阻狀態(tài)，或邏輯“O”狀態(tài))。假設(shè)MTJlO初始處于邏輯“I”或AP狀態(tài)，則為存儲(chǔ)“0”，在正常操作模式下，使得至少一樣大或大于臨界電流I。的電流在箭頭40的方向上流過(guò)晶體管20。為實(shí)現(xiàn)此目的，晶體管20的源節(jié)點(diǎn)(SL或源線)經(jīng)由電阻路徑(未示出)耦接到地電勢(shì)，向晶體管20的柵節(jié)點(diǎn)(WL或字線)施加正電壓，并且向晶體管20的漏節(jié)點(diǎn)(BL或位線)施加正電壓。
[0058]如上所述，也可以將MTJlO從平行狀態(tài)切換至反平行狀態(tài)以便存儲(chǔ)“I”。假設(shè)MTJlO初始處于邏輯“O”或P狀態(tài)，則為存儲(chǔ)“ I ”，在正常操作模式下，使得至少一樣大或大于臨界電流I。的電流在箭頭35的方向上流過(guò)晶體管20。為實(shí)現(xiàn)此目的，經(jīng)由電阻路徑(未示出)向節(jié)點(diǎn)SL提供正電壓，向節(jié)點(diǎn)WL提供正電壓，并且節(jié)點(diǎn)BL經(jīng)由電阻路徑(未示出)耦接到地電勢(shì)。
[0059]圖4是根據(jù)本發(fā)明構(gòu)思的一個(gè)實(shí)施例的、與圖2的存儲(chǔ)器件的存儲(chǔ)單元110關(guān)聯(lián)并包括電平移位寫驅(qū)動(dòng)器405的、圖2的感測(cè)放大器(例如，160)的示例圖。
[0060]感測(cè)放大器160可以包括差分輸入和/或輸出端10+和10-。在一些實(shí)施例中，差分輸入端(例如，In+和In-)與差分輸出端(例如，Out+和Out-)分離。感測(cè)放大器160經(jīng)由開關(guān)410耦接至存儲(chǔ)單元30，并且經(jīng)由開關(guān)415耦接至參考單元70。應(yīng)該理解，雖然示出單個(gè)存儲(chǔ)單元30，但是任意合適數(shù)目的存儲(chǔ)單元可以耦接到感測(cè)放大器160或者說(shuō)與感測(cè)放大器160關(guān)聯(lián)。
[0061]感測(cè)放大器電路160被配置為輸出第一輸出信號(hào)和與第一輸出信號(hào)相反的第二輸出信號(hào)。輸出信號(hào)取決于存儲(chǔ)在存儲(chǔ)單元30中的位數(shù)據(jù)而與邏輯值“O”或者邏輯值“I”對(duì)應(yīng)。
[0062]當(dāng)確定存儲(chǔ)單元30是否存儲(chǔ)邏輯值“O”(例如，當(dāng)Rbit等于&時(shí))或邏輯值“I”(例如，當(dāng)Rbit等于Rh時(shí))時(shí)，參考存儲(chǔ)單元70的參考電阻器Rkef50用作參考。存儲(chǔ)單元30的選擇晶體管20的柵極端耦接到對(duì)應(yīng)字線WL。
[0063]電阻器Rkef50可以被設(shè)計(jì)為具有某一電阻。例如，電阻器RKEF50可以具有Rbit電阻器的高電阻Rh和低電阻&之間的中間電阻。在一個(gè)示例實(shí)施例中，Rkef電阻器可以具有2/(1/Rh+1/Rl)的電阻。在另一示例實(shí)施例中，Rkef電阻器具有或者Rh或者&的電阻。為了便于說(shuō)明感測(cè)放大器160的操作，將假設(shè)Rkef電阻器具有2/(1/Rh+1/X)的電阻。
[0064]由于存儲(chǔ)單元電路和關(guān)聯(lián)的導(dǎo)線，位線電容器Cbit315 (即，寄生電容)存在于位線BL和源極線SL之間。類似地，參考線電容器Ckef320 (即，寄生電容)存在于參考線&和正供電電壓節(jié)點(diǎn)VDD之間。位線電容器315和參考線電容器320在感測(cè)放大器電路160的預(yù)充電階段期間被預(yù)充電。開關(guān)410和415被配置為將感測(cè)放大器電路160連接至存儲(chǔ)單元陣列110的存儲(chǔ)和參考單元或從其斷開連接。
[0065]圖5A是根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、圖4的感測(cè)放大器160的示例框圖。圖5B是圖5A的感測(cè)放大器的輸出和輸入電壓電平的示例波形圖。現(xiàn)在參照?qǐng)D5A和5B。
[0066]圖5A的感測(cè)放大器160包括電平移位寫驅(qū)動(dòng)器寫入器A，其對(duì)應(yīng)于圖4的寫驅(qū)動(dòng)器405。寫入器A接收第一電壓電勢(shì)VDD作為正電壓供電和第二電壓電勢(shì)VSS作為負(fù)電壓供電。一個(gè)或多個(gè)差分輸出端耦接到位線BL和/或參考線RL。一個(gè)或多個(gè)差分輸入端耦接到10+和IO-線。如圖5B中所示，差分輸入端的輸入電壓基本上是在第二電壓電勢(shì)VSS和地電勢(shì)GND之間，地電勢(shì)GND是第一電壓電勢(shì)VDD和第二電壓電勢(shì)VSS的差的二分之一。通過(guò)差分輸出端輸出的輸出電壓在VSS和VDD之間完全地?cái)[動(dòng)。
[0067]圖5C是根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的、圖4的感測(cè)放大器的另一示例框圖。圖5D是圖5C的感測(cè)放大器的輸出和輸入電壓電平的示例波形圖?，F(xiàn)在參照?qǐng)D5C和
[0068]圖5C的感測(cè)放大器160包括電平移位寫驅(qū)動(dòng)器寫入器B，其對(duì)應(yīng)于圖4的寫驅(qū)動(dòng)器405。感測(cè)放大器160可以包括寫入器A和/或?qū)懭肫鰾。寫入器B接收第一電壓電勢(shì)VDD作為正電壓供電和第二電壓電勢(shì)VSS作為負(fù)電壓供電。一個(gè)或多個(gè)差分輸出端耦接到位線BL和/或參考線RL。一個(gè)或多個(gè)差分輸入端耦接到10+和IO-線。如圖5D中所示，差分輸入端的輸入電壓基本上是在第一電壓電勢(shì)VDD和地電勢(shì)GND之間，地電勢(shì)GND是第一電壓電勢(shì)VDD和第二電壓電勢(shì)VSS的差的二分之一。通過(guò)差分輸出端輸出的輸出電壓在VSS和VDD之間完全地?cái)[動(dòng)。
[0069]圖5E是根據(jù)本發(fā)明構(gòu)思的一些實(shí)施例的電壓電平的示例波形圖。如圖5E中所示，VDD是正1.2V，GND是0V，并且VSS是負(fù)1.2V。應(yīng)該理解，可以使用任意合適的電壓電平。例如，不是VDD、GND和VSS，外部供電電壓電勢(shì)分別可以是VCC、VDD和GND，例如其中VCC等于2.4V，VDD等于1.2V，并且GND等于0V。各種供電的電壓電勢(shì)的相對(duì)差提供了電路的適合的偏置。
[0070]圖6A是根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、圖4的電平移位寫驅(qū)動(dòng)器405的示例電路圖。圖6A的寫驅(qū)動(dòng)器405被稱為寫入器A。圖7A是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施例的、與圖6A的電平移位寫驅(qū)動(dòng)器寫入器A關(guān)聯(lián)的波形的示例波形圖705。現(xiàn)在參照?qǐng)D6A和7A。[0071 ] 參照?qǐng)D6A，通過(guò)PMOS鎖存晶體管Pl和P2以及NMOS鎖存晶體管NI和N2來(lái)配置鎖存電路。差分輸入端(即，In-和In+)分別耦接到NMOS類型晶體管N3和N4的柵極。晶體管N3和N4是信號(hào)晶體管，其在尺寸上小于鎖存晶體管P1、P2、NI和N2。輸入電壓在電壓電勢(shì)VSS和地電勢(shì)GND范圍之間，其中GND是VDD和VSS之間的差的一半。輸出電壓在VSS和VDD之間完全地?cái)[動(dòng)。
[0072]通過(guò)延遲電路615將控制信號(hào)WRa延遲并反相，來(lái)產(chǎn)生延遲的控制信號(hào)WRd，通過(guò)反相器UO將延遲的控制信號(hào)WRd反相來(lái)產(chǎn)生延遲的控制信號(hào)WRc。在初始狀態(tài)中，控制信號(hào)WRa無(wú)效或者說(shuō)是“低”，WRc也無(wú)效或者說(shuō)是“低”，而WRd有效或者說(shuō)是“高”。在初始狀態(tài)中，輸出電壓電平是未定義的，因?yàn)殚_關(guān)晶體管Ρ0、Ν0和N9是關(guān)斷的，導(dǎo)致鎖存晶體管P1、P2、NI和N2處于未定義或懸掛狀況。響應(yīng)于控制信號(hào)WRa有效或者說(shuō)被設(shè)置為“高”，在延遲615之后控制信號(hào)WRd無(wú)效或者說(shuō)被設(shè)置為“低”，并且在延遲和反相之后控制信號(hào)WRc有效或者說(shuō)被設(shè)置為“高”。取決于在差分輸入端In-和In+的電壓電平，鎖存電路將基于正反饋，分別在差分輸出端Out+和Out-鎖存邏輯高值(例如，“ I ”)或邏輯低值(例如，“O，，)。
[0073]更具體地，當(dāng)WRa信號(hào)有效或者說(shuō)被設(shè)置為“高”時(shí)，導(dǎo)通開關(guān)晶體管N9。開關(guān)晶體管N9是信號(hào)晶體管，其在尺寸上相對(duì)于開關(guān)晶體管Ρ0、Ν0以及鎖存晶體管P1、P2、N1和N2更小。當(dāng)控制信號(hào)WRa有效時(shí)，如圖7A中所示，差分輸出端Out+和Out-的輸出電壓電平是未定義的，因?yàn)殒i存電路直接耦接到輸出端。
[0074]然而，如圖7A中所示，響應(yīng)于控制信號(hào)WRa有效，并且基于在差分輸入端In-和In+的輸入電壓電平的差，輸出電壓電平在760開始擺動(dòng)。換言之，如果在In+的輸入電壓電平是“高”(即，GND是輸入電壓電平)并且在In-的輸入電壓電平是“低”(即，VSS)，那么在Out-的電壓電平將開始朝著“低”(B卩，VSS)擺動(dòng)。在延遲615之后，控制信號(hào)WRc是“高”并且控制信號(hào)WRd是“低”，這導(dǎo)致晶體管NO和晶體管PO導(dǎo)通。鎖存電路然后在765基于正反饋，在差分輸出端Out+鎖存邏輯值“I”或“高”(B卩，VDD)，并且在差分輸出端Out-鎖存邏輯值“O”或“低”(即，VSS)。
[0075]各種電壓電平在圖例785中示出。應(yīng)該理解，輸入波形可以如箭頭750所示在任一方向延伸。類似地，控制信號(hào)WRa的邊沿也可以沿著如箭頭740所指示的線位于別處。此夕卜，寫入?yún)^(qū)域730可以如箭頭780所指示被擴(kuò)展。應(yīng)該理解，可以對(duì)輸入和控制波形進(jìn)行任何適合的調(diào)整，并且仍然落在在此公開的發(fā)明構(gòu)思之內(nèi)。
[0076]NMOS類型晶體管N3、N4和N9是信號(hào)晶體管，比驅(qū)動(dòng)晶體管更小并且使用相對(duì)少的管芯面積，如下面更詳細(xì)地說(shuō)明。
[0077]圖6B是根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的、圖4的電平移位寫驅(qū)動(dòng)器405的示例電路圖。圖6B的寫驅(qū)動(dòng)器405被稱為寫入器B。寫驅(qū)動(dòng)器405可以包括寫入器A和/或?qū)懭肫鰾。圖7B是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施例的、與圖6B的電平移位寫驅(qū)動(dòng)器寫入器B關(guān)聯(lián)的波形的示例波形圖710?，F(xiàn)在參照?qǐng)D6B和7B。
[0078]參照?qǐng)D6B，通過(guò)PMOS鎖存晶體管Pl和P2以及NMOS鎖存晶體管NI和N2來(lái)配置鎖存電路。差分輸入端(即，In-和In+)分別耦接到PMOS類型晶體管P3和P4的柵極。晶體管P3和P4是信號(hào)晶體管，其在尺寸上小于鎖存晶體管P1、P2、NI和N2。輸入電壓在電壓電勢(shì)VDD和地電勢(shì)GND范圍之間，其中GND是VDD和VSS之間的差的一半。輸出電壓在VSS和VDD之間完全地?cái)[動(dòng)。
[0079]通過(guò)延遲電路620將控制信號(hào)WRb延遲并反相，來(lái)產(chǎn)生延遲的控制信號(hào)WRc，通過(guò)反相器UO將延遲的控制信號(hào)WRc反相來(lái)產(chǎn)生延遲的控制信號(hào)WRd。在初始狀態(tài)中，控制信號(hào)WRb有效或者說(shuō)是“高”，則WRd也有效或者說(shuō)是“高”，而WRc無(wú)效或者說(shuō)是“低”。在初始狀態(tài)中，輸出電壓電平是未定義的，因?yàn)殚_關(guān)晶體管Ρ0、Ν0和N9是關(guān)斷的，導(dǎo)致鎖存晶體管P1、P2、NI和N2處于未定義或懸掛狀況。響應(yīng)于控制信號(hào)WRb無(wú)效或者說(shuō)被設(shè)置為“低”，在延遲620之后控制信號(hào)WRd也無(wú)效或者說(shuō)被設(shè)置為“低”，并且在延遲和反相之后控制信號(hào)WRc有效或者說(shuō)被設(shè)置為“高”。取決于在差分輸入端In-和In+的電壓電平，鎖存電路將基于正反饋，分別在差分輸出端Out+和Out-鎖存邏輯高值(例如，“ I ”)或邏輯低值(例如，“O”)。
[0080]更具體地，當(dāng)WRb沒(méi)有有效或者說(shuō)被設(shè)置為“低”時(shí)，開關(guān)晶體管P9導(dǎo)通。開關(guān)晶體管P9是信號(hào)晶體管，其在尺寸上相對(duì)于開關(guān)晶體管Ρ0、Ν0以及鎖存晶體管P1、P2、N1和N2更小。當(dāng)控制信號(hào)WRb無(wú)效或者說(shuō)被設(shè)置為“低”時(shí)，如圖7B中所示，差分輸出端Out+和Out-的輸出電壓電平Out+和Out-是未定義的，因?yàn)殒i存電路直接耦接到輸出端。
[0081]然而，如圖7B中所示，響應(yīng)于控制信號(hào)WRb無(wú)效或者說(shuō)被設(shè)置為“低”，并且基于在差分輸入端In-和In+的輸入電壓電平的差，輸出電壓電平在770開始擺動(dòng)。換言之，如果在In+的輸入電壓電平是“低”(B卩，GND是輸入電壓電平)并且在In-的輸入電壓電平是“高”(即，VDD)，那么在Out-的電壓電平將開始朝著“高”(即，VDD)擺動(dòng)。在延遲620之后，控制信號(hào)WRc是“高”并且控制信號(hào)WRd是“低”，這導(dǎo)致晶體管NO和晶體管PO分別導(dǎo)通。鎖存電路然后在775基于正反饋，在差分輸出端Out-鎖存邏輯值“I”或“高”(SP，VDD )，并且在差分輸出端Out+鎖存邏輯值“ O ”或“低”(S卩，VSS )。
[0082]如上所述，各種電壓電平在圖例785中示出。應(yīng)該理解，輸入波形可以如箭頭755所示在任一方向延伸。類似地，控制信號(hào)WRb的邊沿也可以沿著如箭頭745所指示的線位于別處。此外，寫入?yún)^(qū)域735可以如箭頭782所指示的被擴(kuò)展。應(yīng)該理解，可以對(duì)輸入和控制波形進(jìn)行任何適合的調(diào)整，并且仍然落在在此公開的發(fā)明構(gòu)思之內(nèi)。
[0083]PMOS類型晶體管P3、P4和P9是信號(hào)晶體管，比驅(qū)動(dòng)晶體管更小并且使用相對(duì)更少的管芯面積，如下面更詳細(xì)地說(shuō)明。
[0084]對(duì)于具有公共源極線結(jié)構(gòu)的、其中在差分輸入端接收二分之一電壓擺幅而不是在輸入處接收完全電壓擺幅的存儲(chǔ)器，在圖6A和6B中所示的鎖存器實(shí)施例尤其有用。公共源極線結(jié)構(gòu)是其中源極線合并或者說(shuō)組合成單條公共源極線，在任何給定的時(shí)間具有共同的電壓電勢(shì)的結(jié)構(gòu)。
[0085]圖8是根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的、圖4的電平移位寫驅(qū)動(dòng)器405的示例電路圖。圖8的寫驅(qū)動(dòng)器405被稱為寫入器A。圖1OA是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施例的、與圖8的電平移位寫驅(qū)動(dòng)器寫入器A關(guān)聯(lián)的波形的示例波形圖1005?，F(xiàn)在參照?qǐng)D8和10A。
[0086]參照?qǐng)D8，用PMOS鎖存晶體管P5和P6來(lái)配置鎖存電路。差分輸入端(即，In+和In-)分別耦接到NMOS類型晶體管N5和N6的柵極。晶體管P5、P6、N5和N6是信號(hào)晶體管，其在尺寸上小于驅(qū)動(dòng)晶體管。輸入電壓可以介于電壓電勢(shì)VSS和地電勢(shì)GND范圍之間，或者可以在VDD和VSS之間完全地?cái)[動(dòng)，其中GND是VDD和VSS之間的差的二分之一。輸出電壓在VSS和VDD之間完全地?cái)[動(dòng)。
[0087]在圖8中所示的實(shí)施例有利地減少了在輸入具有二分之一的電壓擺幅的配置也及在輸入具有完全的電壓擺幅的配置中的管芯面積。此外，圖8中所示的實(shí)施例可操作于具有用在即使不是大多數(shù)也是很多嵌入式存儲(chǔ)器中的分離的源極線結(jié)構(gòu)的存儲(chǔ)器中，也可操作于具有公共源極線結(jié)構(gòu)的存儲(chǔ)器中。分離的源極線結(jié)構(gòu)是其中每條位線與分離的源極線關(guān)聯(lián)，每條源極線被獨(dú)立地設(shè)置為高電壓或低電壓的結(jié)構(gòu)。如上所述，公共源極線結(jié)構(gòu)是其中源極線被合并或者說(shuō)組合成單條公共源極線，在任何給定的時(shí)間具有共同的電壓電勢(shì)的結(jié)構(gòu)。此外，在圖8中所示的實(shí)施例提供了簡(jiǎn)單的控制特征，其中單個(gè)邏輯信號(hào)控制整個(gè)寫驅(qū)動(dòng)器電路的操作。還提供了寫入的全范圍，而沒(méi)有作為延遲電路的結(jié)果的定時(shí)損失。另一個(gè)優(yōu)點(diǎn)是來(lái)自于非堆疊PMOS配置的尺寸有效結(jié)構(gòu)的管芯面積的小消耗。
[0088]由圖8的寫入器A接收單個(gè)控制信號(hào)WR。在初始狀態(tài)中，控制信號(hào)WR無(wú)效或者說(shuō)是“低”。在初始狀態(tài)中，輸出電壓電平是未定義的，因?yàn)殚_關(guān)晶體管N0、N3和N4是關(guān)斷的，此外，驅(qū)動(dòng)晶體管Pl和P2是關(guān)斷的，因?yàn)榉謩e通過(guò)初始導(dǎo)通的信號(hào)晶體管P3和P4對(duì)節(jié)點(diǎn)“On”和節(jié)點(diǎn)“Op”預(yù)充電至供電電壓電勢(shì)VDD。響應(yīng)于控制信號(hào)WR有效或者說(shuō)被設(shè)置為“高”，信號(hào)類型開關(guān)晶體管P3和P4被關(guān)斷，信號(hào)類型開關(guān)晶體管NO導(dǎo)通，并且驅(qū)動(dòng)晶體管N3和N4導(dǎo)通。
[0089]結(jié)果，響應(yīng)于控制信號(hào)WR有效,并且基于在差分輸入端In-和In+的輸入電壓電平的差，輸出電壓電平在1060開始擺動(dòng)。換言之，如果在In+的輸入電壓電平是“高”(即，GND是輸入電壓電平)并且在In-的輸入電壓電平是“低”(即，VSS)，那么在Out-的電壓電平將開始朝著“低”(即，VSS)擺動(dòng)，并且在Out+的電壓電平將開始朝著“高”(B卩，VDD)擺動(dòng)。響應(yīng)于控制信號(hào)WR為“高”，晶體管N3、NO和N4導(dǎo)通。鎖存電路然后在1065基于正反饋在節(jié)點(diǎn)“ On ”鎖存電壓電勢(shì)VSS，并且在節(jié)點(diǎn)“ Op ”鎖存電壓電勢(shì)VDD。結(jié)果，邏輯值“ I ”或“高”(B卩，VDD)被傳送到差分輸出端Out+，并且邏輯值“O”或“低”(B卩，VSS)被傳送到差分輸出端Out-。
[0090]換言之，取決于在差分輸入端In-和In+的電壓電平，鎖存電路將基于正反饋在節(jié)點(diǎn)“On”和“Op ”鎖存正供電電壓電平VDD或負(fù)供電電壓電平VSS。響應(yīng)于在節(jié)點(diǎn)“On”和“Op”的各自的電壓電勢(shì)，驅(qū)動(dòng)晶體管P1、N1、P2和N2將導(dǎo)通或關(guān)斷，從而將差分輸出端上拉至VDD或下拉至VSS。例如，如果在節(jié)點(diǎn)“Op”的電壓電勢(shì)是VDD，那么驅(qū)動(dòng)晶體管P2將被關(guān)斷而驅(qū)動(dòng)晶體管N2將導(dǎo)通，從而將差分輸出端Out-拉至負(fù)供電電壓電勢(shì)VSS。類似地，如果在節(jié)點(diǎn)“On”的電壓電勢(shì)是VSS，那么驅(qū)動(dòng)晶體管NI將被關(guān)斷而驅(qū)動(dòng)晶體管Pl將導(dǎo)通，從而將差分輸出端Out+拉至正供電電壓電勢(shì)VDD。
[0091]各種電壓電平在圖例1085中示出。應(yīng)該理解，輸入波形可以如箭頭1050所示在任一方向延伸。此外，寫入?yún)^(qū)域1030可以如箭頭1080所指示的被擴(kuò)展。應(yīng)該理解，可以對(duì)輸入和控制波形進(jìn)行任何適合的調(diào)整，并且仍然落在在此公開的發(fā)明構(gòu)思之內(nèi)。
[0092]作為進(jìn)一步說(shuō)明，第一輸出部分包括耦接到第一差分輸出端(Out+)的一個(gè)或多個(gè)第一驅(qū)動(dòng)晶體管(例如，Pl和NI)，一個(gè)或多個(gè)第一驅(qū)動(dòng)晶體管被配置為驅(qū)動(dòng)第一電流Itxit+通過(guò)第一輸出部分而不通過(guò)交叉耦合的鎖存器(P5和P6)。類似地，第二輸出部分包括耦接到第二差分輸出端(Out-)的一個(gè)或多個(gè)第二驅(qū)動(dòng)晶體管(例如，P2和N2)，一個(gè)或多個(gè)第二驅(qū)動(dòng)晶體管被配置為驅(qū)動(dòng)第二電流Itxit-通過(guò)第二輸出部分而不通過(guò)交叉耦合的鎖存器(P5和P6)。從而，將寫驅(qū)動(dòng)器寫入器A劃分成兩級(jí)，或者換言之，將驅(qū)動(dòng)電流與鎖存電路隔離。
[0093]特別地，在寫驅(qū)動(dòng)器寫入器A中沒(méi)有兩個(gè)PMOS類型晶體管串聯(lián)連接，這顯著地減少了管芯面積的消耗，如下面更詳細(xì)地說(shuō)明。
[0094]關(guān)于寫驅(qū)動(dòng)器電路的結(jié)構(gòu)細(xì)節(jié)，第一輸出部分包括PMOS類型驅(qū)動(dòng)晶體管PUNMOS類型驅(qū)動(dòng)晶體管NI和N3以及PMOS類型信號(hào)晶體管P3。第一輸出部分的晶體管Pl可以耦接至第一電壓電勢(shì)VDD和第一差分輸出端Out+。此外,第一輸出部分的晶體管NI可以I禹接至第一差分輸出端Out+和第二電壓電勢(shì)VSS。此外，晶體管P3耦接至NI和Pl的柵極，以及第一電壓電勢(shì)VDD。晶體管P3的柵極可以接收控制信號(hào)WR。第一輸出部分的晶體管N3可以耦接至晶體管NI和第二電壓電勢(shì)VSS。驅(qū)動(dòng)晶體管N3的柵極可以接收控制信號(hào)WR。
[0095]第二輸出部分包括PMOS類型驅(qū)動(dòng)晶體管P2、NM0S類型驅(qū)動(dòng)晶體管N2和N4，以及PMOS類型信號(hào)晶體管P4。第二輸出部分的晶體管P2可以耦接至第一電壓電勢(shì)VDD和第二差分輸出端Out-。此外，第二輸出部分的晶體管N2可以耦接至第二差分輸出端Out-和第二電壓電勢(shì)VSS。此外，晶體管P4耦接至N2和P2的柵極，以及第一電壓電勢(shì)VDD。晶體管P4的柵極可以接收控制信號(hào)WR。第二輸出部分的晶體管N4可以耦接至晶體管N2和第二電壓電勢(shì)VSS。驅(qū)動(dòng)晶體管N4的柵極可以接收控制信號(hào)WR。
[0096]交叉耦合的鎖存器包括第一 PMOS類型信號(hào)晶體管P5，其具有耦接至第一電壓電勢(shì)VDD的源極，耦接至第一節(jié)點(diǎn)“On”的漏極(第一節(jié)點(diǎn)“On”耦接至第一輸出部分的驅(qū)動(dòng)晶體管Pl和NI的柵極)，以及耦接至第二節(jié)點(diǎn)“Op”的柵極(第二節(jié)點(diǎn)“Op”耦接至第二輸出部分的驅(qū)動(dòng)晶體管P2和N2的柵極)。此外，交叉耦合的鎖存器包括第二 PMOS類型信號(hào)晶體管P6，其具有耦接至第一電壓電勢(shì)VDD的源極、耦接至第二節(jié)點(diǎn)“Op”的漏極以及耦接至第一節(jié)點(diǎn)“On”的柵極。
[0097]圖8的電平移位寫入器A405進(jìn)一步包括輸入部分，其包括耦接至第一差分輸入端In+的第一 NMOS類型信號(hào)晶體管N5、耦接至第二差分輸入端In-的第二 NMOS類型信號(hào)晶體管N6以及耦接至輸入部分的晶體管N5和N6的第三NMOS類型信號(hào)晶體管NO。晶體管NO被配置為接收控制信號(hào)WR。在初始狀態(tài)期間節(jié)點(diǎn)“Op”和“On”都被配置為具有第一電壓電勢(shì)VDD。第一或第二差分輸入端(In+和/或In-)的輸入電壓基本上在第二電壓電勢(shì)VSS和地電勢(shì)GND之間，地電勢(shì)是第一電壓電勢(shì)VDD和第二電壓電勢(shì)VSS的差的二分之一。
[0098]輸入部分的晶體管NO以及晶體管N5或N6之一被配置為響應(yīng)于控制信號(hào)WR將相應(yīng)節(jié)點(diǎn)“On”或“Op”之一從第一電壓電勢(shì)VDD拉至第二電壓電勢(shì)VSS。交叉耦合鎖存器被配置為在節(jié)點(diǎn)“On”或“Op”鎖存各自的電壓電勢(shì)(例如，VDD或VSS)。第一輸出部分被配置為響應(yīng)于在節(jié)點(diǎn)“On”的電壓電勢(shì)驅(qū)動(dòng)第一差分輸出端Out+至第一電壓電勢(shì)VDD或第二電壓電勢(shì)VSS之一。第二輸出部分被配置為響應(yīng)于在節(jié)點(diǎn)“Op”的電壓電勢(shì)，驅(qū)動(dòng)第二差分輸出端Out-至第一電壓電勢(shì)VDD或第二電壓電勢(shì)VSS的另一個(gè)。
[0099]圖9A是根據(jù)本發(fā)明構(gòu)思的又一實(shí)施例的、圖4的電平移位寫驅(qū)動(dòng)器405的示例電路圖。圖9B是根據(jù)本發(fā)明構(gòu)思的另一實(shí)施例的、圖4的電平移位寫驅(qū)動(dòng)器405的示例電路圖，其為圖9A中所示的邏輯等效電路。圖9A和9B的寫驅(qū)動(dòng)器405被稱為寫入器B。寫驅(qū)動(dòng)器405可以包括寫入器A和/或?qū)懭肫鰾。圖10B是示出根據(jù)本發(fā)明構(gòu)思的一些實(shí)施例的、與圖9A和9B的電平移位寫驅(qū)動(dòng)器寫入器B關(guān)聯(lián)的波形的示例波形圖1010。現(xiàn)在參照?qǐng)D 9A、9B 和 10B。
[0100]參照?qǐng)D9A，用NMOS鎖存晶體管N5和N6來(lái)配置鎖存電路。差分輸入端(B卩，In+和In-)分別耦接到PMOS類型晶體管P5和P6的柵極。晶體管P5、P6、N5和N6是信號(hào)晶體管，其在尺寸上小于驅(qū)動(dòng)晶體管。輸入電壓可以在電壓電勢(shì)VDD和地電勢(shì)GND范圍之間，其中GND是VDD和VSS之間的差的一半。輸出電壓在VSS和VDD之間完全地?cái)[動(dòng)。對(duì)于具有公共源極線結(jié)構(gòu)的、其中在差分輸入端接收二分之一電壓擺幅而不是在輸入接收完全電壓擺幅的存儲(chǔ)器，在圖9A和9B中所示的鎖存器實(shí)施例尤其有用。如上所述，公共源極線結(jié)構(gòu)是其中源極線被合并或者說(shuō)組合成單條公共源極線，在任何給定的時(shí)間具有共同的電壓電勢(shì)的結(jié)構(gòu)。
[0101]由圖9A的寫入器B接收單個(gè)控制信號(hào)WR。在初始狀態(tài)中，控制信號(hào)WR無(wú)效或者說(shuō)是“低”。在初始狀態(tài)中，輸出電壓電平是未定義的，因?yàn)殚_關(guān)晶體管N0、N3和N4是關(guān)斷的，此外，驅(qū)動(dòng)晶體管Pl和P2是關(guān)斷的，因?yàn)榉謩e通過(guò)初始導(dǎo)通的信號(hào)晶體管P3和P4對(duì)節(jié)點(diǎn)“On”和節(jié)點(diǎn)“Op”預(yù)充電至供電電壓電勢(shì)VDD。響應(yīng)于控制信號(hào)WR有效或者說(shuō)被設(shè)置為“高”，信號(hào)類型開關(guān)晶體管P3和P4被關(guān)斷，信號(hào)類型開關(guān)晶體管NO導(dǎo)通，并且驅(qū)動(dòng)晶體管N3和N4導(dǎo)通。
[0102]結(jié)果，響應(yīng)于控制信號(hào)WR有效,并且基于在差分輸入端In-和In+的輸入電壓電平的差，輸出電壓電平在1070開始擺動(dòng)。換言之，如果在In+的輸入電壓電平是“低”(即，GND是輸入電壓電平)并且在In-的輸入電壓電平是“高”(B卩，VDD)，那么晶體管N7被關(guān)斷，晶體管NS導(dǎo)通，在Out+的電壓電平將開始朝著“低”(B卩，VSS)擺動(dòng)，并且在Out-的電壓電平將開始朝著“高”(即，VDD)擺動(dòng)。鎖存電路的晶體管N6傳遞電流但是晶體管N5不傳遞，因?yàn)镹7被關(guān)斷。響應(yīng)于控制信號(hào)WR為“高”，晶體管N3、NO和N4導(dǎo)通。鎖存電路在1075鎖存在節(jié)點(diǎn)“On”的電壓電勢(shì)VDD，以及在節(jié)點(diǎn)“Op”的電壓電勢(shì)VSS。結(jié)果，邏輯值“I”或“高”(B卩，VDD)被傳送到差分輸出端Out-，并且邏輯值“O”或“低”(B卩，VSS)被傳送到差分輸出端Out+。
[0103]換言之，取決于在差分輸入端In-和In+的電壓電平，鎖存電路將鎖存在節(jié)點(diǎn)“On”和“ Op ”的正供電電壓電平VDD或負(fù)供電電壓電平VSS。響應(yīng)于在節(jié)點(diǎn)“ On ”和“ Op ”的各自的電壓電勢(shì)，驅(qū)動(dòng)晶體管P1、N1、P2和N2將導(dǎo)通或關(guān)斷，從而將差分輸出端上拉至VDD或下拉至VSS。例如，如果在節(jié)點(diǎn)“Op”的電壓電勢(shì)是VSS，那么驅(qū)動(dòng)晶體管P2將導(dǎo)通而驅(qū)動(dòng)晶體管N2將被關(guān)斷，從而將差分輸出端Out-拉至正供電電壓電勢(shì)VDD。類似地，如果在節(jié)點(diǎn)“On”的電壓電勢(shì)是VDD，那么驅(qū)動(dòng)晶體管NI將導(dǎo)通而驅(qū)動(dòng)晶體管Pl將被關(guān)斷，從而將差分輸出端Out+拉至負(fù)供電電壓電勢(shì)VSS。
[0104]各種電壓電平在圖例1085中示出。應(yīng)該理解，輸入波形可以如箭頭1055所示在任一方向延伸。此外，寫入?yún)^(qū)域1035可以如箭頭1085所指示的擴(kuò)展。應(yīng)該理解，可以對(duì)輸入和控制波形進(jìn)行任何適合的調(diào)整，并且仍然落在在此公開的發(fā)明構(gòu)思之內(nèi)。
[0105]作為進(jìn)一步說(shuō)明，第一輸出部分包括耦接到第一差分輸出端(Out+)的一個(gè)或多個(gè)第一驅(qū)動(dòng)晶體管(例如，Pl和NI)，一個(gè)或多個(gè)第一驅(qū)動(dòng)晶體管被配置為驅(qū)動(dòng)第一電流Itxit+通過(guò)第一輸出部分而不通過(guò)交叉耦合的鎖存器(N5和N6)。類似地，第二輸出部分包括耦接到第二差分輸出端(Out-)的一個(gè)或多個(gè)第二驅(qū)動(dòng)晶體管(例如，P2和N2)，一個(gè)或多個(gè)第二驅(qū)動(dòng)晶體管被配置為驅(qū)動(dòng)第二電流Itxit-通過(guò)第二輸出部分而不通過(guò)交叉耦合的鎖存器(N5和N6)。從而，將寫驅(qū)動(dòng)器寫入器B劃分成兩級(jí)，或者換言之，將驅(qū)動(dòng)電流與鎖存電路隔離。
[0106]特別地，在寫驅(qū)動(dòng)器寫入器B中沒(méi)有兩個(gè)PMOS類型晶體管串聯(lián)連接，顯著地減少了管芯面積的消耗，如下面更詳細(xì)地說(shuō)明。
[0107]圖9A的寫入器B的寫驅(qū)動(dòng)器電路的第一和第二輸出部分的結(jié)構(gòu)細(xì)節(jié)類似于參照?qǐng)D8的寫入器A的寫驅(qū)動(dòng)器電路的第一和第二輸出部分，因而不再重復(fù)這些組件的詳細(xì)描述。
[0108]然而，應(yīng)該注意到，存在其他差異應(yīng)該強(qiáng)調(diào)。交叉耦合的鎖存器包括第一 NMOS類型信號(hào)晶體管N5，其具有耦接至第二電壓電勢(shì)VSS的源極，耦接至第一節(jié)點(diǎn)“On”的漏極(第一節(jié)點(diǎn)“On”稱接至第一輸出部分的驅(qū)動(dòng)晶體管Pl和NI的柵極)，以及耦接至第二節(jié)點(diǎn)“Op”的柵極(第二節(jié)點(diǎn)“Op”耦接至第二輸出部分的驅(qū)動(dòng)晶體管P2和N2的柵極)。此外，交叉耦合的鎖存器包括第二 NMOS類型信號(hào)晶體管N6，其具有耦接至第二電壓電勢(shì)VSS的源極、耦接至第二節(jié)點(diǎn)“Op”的漏極以及耦接至第一節(jié)點(diǎn)“On”的柵極。
[0109]圖9A的電平移位寫入器B405進(jìn)一步包括輸入部分，輸入部分包括耦接至第一差分輸入端In+的第一 NMOS類型信號(hào)晶體管N7、耦接至第二差分輸入端In-的第二 NMOS類型信號(hào)晶體管NS、耦接至第一差分輸入端In+的第一 PMOS類型信號(hào)晶體管P5、耦接至第二差分輸入端In-的第二 PMOS類型信號(hào)晶體管P6以及第三NMOS類型信號(hào)晶體管NO。如圖9A中所示，晶體管NO耦接至輸入部分的晶體管N7和NS。如作為與圖9A中所示的邏輯等效的電路的圖9B中所示，晶體管NO耦接至晶體管N5和N6。晶體管NO被配置為接收控制信號(hào)WR。在初始狀態(tài)期間節(jié)點(diǎn)“Op”和“On”都被配置為具有第一電壓電勢(shì)VDD。第一或第二差分輸入端(In+和/或In-)的輸入電壓基本上在第一電壓電勢(shì)VDD和地電勢(shì)GND之間，地電勢(shì)是第一電壓電勢(shì)VDD和第二電壓電勢(shì)VSS的差的二分之一。
[0110]輸入部分的晶體管NO以及晶體管N7、N8、P5或P6的至少一個(gè)被配置為響應(yīng)于控制信號(hào)WR將相應(yīng)節(jié)點(diǎn)“On”或“Op”之一從第一電壓電勢(shì)VDD拉至第二電壓電勢(shì)VSS。交叉耦合鎖存器被配置為鎖存在節(jié)點(diǎn)“On”或“Op”的各自的電壓電勢(shì)(例如，VDD或VSS)。第一輸出部分被配置為響應(yīng)于在節(jié)點(diǎn)“On”的電壓電勢(shì)，驅(qū)動(dòng)第一差分輸出端Out+至第一電壓電勢(shì)VDD或第二電壓電勢(shì)VSS之一。第二輸出部分被配置為響應(yīng)于在節(jié)點(diǎn)“ Op ”的電壓電勢(shì)，驅(qū)動(dòng)第二差分輸出端Out-至第一電壓電勢(shì)VDD或第二電壓電勢(shì)VSS的另一個(gè)。
[0111]圖11是在典型的寫驅(qū)動(dòng)器與根據(jù)本發(fā)明構(gòu)構(gòu)思的實(shí)施例的寫驅(qū)動(dòng)器之間的示例尺寸比率對(duì)比矩陣1010。值I指示在給定的晶體管技術(shù)的狀態(tài)下對(duì)于晶體管的最小的合適或者說(shuō)可行的尺寸單位。大于I的值指示相對(duì)于基本的尺寸單位I的更大的晶體管尺寸。例如，值2指示值I的尺寸的兩倍。類似地，值4指示值I的尺寸的四倍。從而，提供相對(duì)尺寸比率來(lái)說(shuō)明各種配置之間的差異，這影響到每種配置使用的管芯面積的數(shù)量。
[0112]星號(hào)指示符指示增加的尺寸的原因，具體地，晶體管大四倍是由于具有為柵極驅(qū)動(dòng)電壓的一半的輸入電壓電平。胡蘿卜形狀指示符指示減小的尺寸的原因，具體地，是存在非堆疊PMOS配置，或者換言之，在特定的配置中沒(méi)有兩個(gè)PMOS晶體管串聯(lián)連接。
[0113]如在矩陣1010中所示，上面在圖1A和IB中所示的典型的配置在寫入器A和寫入器B的晶體管消耗的管芯空間量或相對(duì)尺寸方面具有較差的特征。具體地，圖1A的寫入器A消耗30的相對(duì)尺寸或量，并且圖1B的寫入器B消耗42的相對(duì)尺寸或量。在圖6A和6B中所示的鎖存器配置在寫入器A和寫入器B的晶體管消耗的相對(duì)尺寸方面具有好的特征。具體地，圖6A的寫入器A消耗23的相對(duì)尺寸或量，并且圖6B的寫入器B消耗23的相對(duì)尺寸或量。在圖8、9A和9B中所示的兩級(jí)配置在寫入器A和寫入器B的晶體管消耗的相對(duì)尺寸方面具有較好的特征。具體地，圖8的寫入器A消耗19的相對(duì)尺寸或量，并且圖9A和9B的寫入器B消耗21的相對(duì)尺寸或量。
[0114]此外，雖然典型的和鎖存器配置使用兩個(gè)控制邏輯信號(hào)并且具有關(guān)聯(lián)的延遲邏輯，但是圖8、9A和9B的兩級(jí)實(shí)現(xiàn)使用單個(gè)控制邏輯信號(hào)并且不需要具有附加的延遲邏輯。
[0115]圖12是示出根據(jù)發(fā)明構(gòu)思的實(shí)施例的、用于感測(cè)放大器電路的寫驅(qū)動(dòng)器中的電平移位電壓的技術(shù)的流程圖1200。該技術(shù)在1205開始，其中在初始狀態(tài)中，將第一和第二節(jié)點(diǎn)充電至第一電壓電勢(shì)。在1207，寫驅(qū)動(dòng)器接收控制信號(hào)。在1210，響應(yīng)于控制信號(hào)和輸入電壓將第一或第二節(jié)點(diǎn)之一拉至第二電壓電勢(shì)。在1215，在第一和第二節(jié)點(diǎn)鎖存各自的電壓電勢(shì)。
[0116]該技術(shù)前進(jìn)到1220,其中通過(guò)第一輸出部分驅(qū)動(dòng)第一電流，導(dǎo)致在1225響應(yīng)于在第一節(jié)點(diǎn)的電壓電勢(shì)并響應(yīng)于驅(qū)動(dòng)的第一電流，第一差分輸出端的電壓電平成為第一電壓電勢(shì)或第二電壓電勢(shì)之一。同時(shí)，在1230，驅(qū)動(dòng)第二電流通過(guò)第二輸出部分，導(dǎo)致在1235響應(yīng)于在第二節(jié)點(diǎn)的電壓電勢(shì)并響應(yīng)于驅(qū)動(dòng)的第二電流，第二差分輸出端的電壓電平成為第一電壓電勢(shì)或第二電壓電勢(shì)之一。
[0117]圖13是示出根據(jù)發(fā)明構(gòu)思的實(shí)施例的、用于在感測(cè)放大器電路的寫驅(qū)動(dòng)器中隔離電流流過(guò)的技術(shù)的流程圖1300。該技術(shù)在1305開始，其中在初始狀態(tài)中，將第一和第二節(jié)點(diǎn)充電至第一電壓電勢(shì)。在1307，寫驅(qū)動(dòng)器接收控制信號(hào)。在1310，響應(yīng)于控制信號(hào)和輸入電壓將第一或第二節(jié)點(diǎn)之一拉至第二電壓電勢(shì)。在1315,在第一和第二節(jié)點(diǎn)由鎖存電路鎖存各自的電壓電勢(shì)。在1320，驅(qū)動(dòng)第一電流通過(guò)第一輸出部分，并且驅(qū)動(dòng)第二電流通過(guò)第二輸出部分，而不驅(qū)動(dòng)第一和第二電流通過(guò)鎖存電路。
[0118]圖14是示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、用于在感測(cè)放大器中提供寫驅(qū)動(dòng)器的技術(shù)的流程圖1400，其中在寫驅(qū)動(dòng)器中沒(méi)有兩個(gè)PMOS類型晶體管串聯(lián)連接。該技術(shù)在1405開始，其中在用于電阻型存儲(chǔ)器電路的感測(cè)放大器中提供其中沒(méi)有兩個(gè)PMOS類型晶體管串聯(lián)連接的寫驅(qū)動(dòng)器，從而減少管芯面積的消耗。在1410，提供鎖存器用于在第一和第二節(jié)點(diǎn)鎖存電壓電勢(shì)。在1415，向第一和第二輸出部分提供相對(duì)于鎖存器和相對(duì)于第一和第二節(jié)點(diǎn)隔離的電流。
[0119]參照上述圖4、6A、6B、8、9A和9B，在一些實(shí)施例中，將源極線SL固定于地GND電勢(shì)，并且這是針對(duì)在這些圖中所示的電路圖假設(shè)的配置。但是，應(yīng)該理解，在(針對(duì)參照?qǐng)D4、6A、6B、8、9A和9B描述的任何電路圖的)一些實(shí)施例中，可以將源極線SL固定為供電電勢(shì)VDD，并且可以將常規(guī)VDD電勢(shì)固定于地GND電勢(shì)。在此情況下，使用NMOS類型晶體管來(lái)代替每個(gè)PMOS類型晶體管，并且使用PMOS類型晶體管來(lái)代替每個(gè)NMOS類型晶體管。換言之，將源極線SL固定于VDD電勢(shì)的話，感測(cè)放大器在上側(cè)和下側(cè)之間交換，這意味著用PMOS類型晶體管替代NMOS類型晶體管，并且用NMOS類型晶體管代替PMOS類型晶體管。換言之，當(dāng)將源極線耦接到地電壓時(shí)，感測(cè)放大器電路包括第一晶體管配置，并且當(dāng)將源極線耦接到供電電壓時(shí)，感測(cè)放大器包括相對(duì)于第一晶體管配置交換的第二晶體管配置。還應(yīng)該理解，在一些實(shí)施例中，源極線SL可以保持固定到地GND電勢(shì)，可以使用正供電電壓節(jié)點(diǎn)VDD來(lái)代替負(fù)供電電壓節(jié)點(diǎn)VSS，可以將常規(guī)的VDD電勢(shì)固定于地GND電勢(shì)，并且可以如上所述交換NMOS和PMOS類型晶體管。
[0120]圖15是示意地示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、電阻存儲(chǔ)器件的各種應(yīng)用的框圖。參照?qǐng)D15，存儲(chǔ)系統(tǒng)1500可以包括存儲(chǔ)器件1525和主機(jī)1520。存儲(chǔ)器件1525可以包括電阻存儲(chǔ)器1510和存儲(chǔ)控制器1505。
[0121]存儲(chǔ)器件1525可以包括諸如存儲(chǔ)卡(例如，SD、MMC等)或者可連接的手持存儲(chǔ)器件(例如，USB存儲(chǔ)器等)的存儲(chǔ)介質(zhì)。存儲(chǔ)器件1525可以連接至主機(jī)1520。存儲(chǔ)器件1525可以經(jīng)由主機(jī)接口向主機(jī)1520發(fā)送數(shù)據(jù)并從主機(jī)1520接收數(shù)據(jù)。存儲(chǔ)器件1525可以由主機(jī)1520供電以執(zhí)行內(nèi)部操作。電阻存儲(chǔ)器1510可以包括根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、具有一個(gè)或多個(gè)電平移位寫驅(qū)動(dòng)器405的感測(cè)放大器電路1515。
[0122]圖16是根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、包括電阻存儲(chǔ)器件的計(jì)算系統(tǒng)1600的框圖。參照?qǐng)D16，計(jì)算系統(tǒng)1600包括存儲(chǔ)系統(tǒng)1610、電源1635、中央處理單元(CPU) 1625和用戶接口 1630。存儲(chǔ)系統(tǒng)1610包括電阻存儲(chǔ)器件1620和存儲(chǔ)控制器1615。CPU1625電連接至系統(tǒng)總線1605。[0123]電阻存儲(chǔ)器件1620可以包括根據(jù)本發(fā)明構(gòu)思的實(shí)施例的感測(cè)放大電路。電阻存儲(chǔ)器件1620通過(guò)存儲(chǔ)控制器1615存儲(chǔ)數(shù)據(jù)。數(shù)據(jù)從用戶接口 1630接收或者通過(guò)CPU1625處理。存儲(chǔ)系統(tǒng)1600可以用作半導(dǎo)體盤設(shè)備(SSD)。
[0124]圖17是示意地示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、包括電阻存儲(chǔ)器件的計(jì)算系統(tǒng)1700的框圖。參照?qǐng)D17，計(jì)算系統(tǒng)1700可以包括電阻存儲(chǔ)器件1720、CPU1725、RAM1710、用戶接口 1730和諸如基帶芯片組的調(diào)制解調(diào)器1735，它們電連接至系統(tǒng)總線1705。如上所述的電阻存儲(chǔ)器件1720可以包括根據(jù)本發(fā)明構(gòu)思的實(shí)施例的感測(cè)放大器電路。
[0125]如果計(jì)算系統(tǒng)1700是移動(dòng)設(shè)備，則它可以進(jìn)一步包括對(duì)計(jì)算系統(tǒng)1700供電的電池(未示出)。雖然未在圖17中示出，但是計(jì)算系統(tǒng)1700可以進(jìn)一步包括應(yīng)用芯片組、相機(jī)圖像處理器(CIS)、移動(dòng)DRAM等等。
[0126]根據(jù)本發(fā)明構(gòu)思的實(shí)施例的電阻存儲(chǔ)器件可以用作存儲(chǔ)類存儲(chǔ)器(storageclass memory, SCM)0 “存儲(chǔ)類存儲(chǔ)器”可以是用于提供非易失性特征和隨機(jī)存取特征兩者的存儲(chǔ)器的通用術(shù)語(yǔ)。
[0127]上述PRAM、FeRAM、MRAM等以及電阻存儲(chǔ)器(ReRAM)可以用作存儲(chǔ)類存儲(chǔ)器。代替閃存，存儲(chǔ)類存儲(chǔ)器可以用作數(shù)據(jù)存儲(chǔ)存儲(chǔ)器。進(jìn)一步，代替同步DRAM，存儲(chǔ)類存儲(chǔ)器可以用作主存儲(chǔ)器。進(jìn)一步，一個(gè)存儲(chǔ)類存儲(chǔ)器可以代替閃存和同步DRAM來(lái)使用。
[0128]圖18是示意地示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、其中用使用電阻存儲(chǔ)器的存儲(chǔ)類存儲(chǔ)器來(lái)替代閃存的存儲(chǔ)系統(tǒng)的框圖。參照?qǐng)D18，存儲(chǔ)系統(tǒng)1800可以包括CPU1810、同步DRAM (SDRAM) 1820和存儲(chǔ)類存儲(chǔ)器(SCM) 1830。SCM1830可以是用作數(shù)據(jù)存儲(chǔ)存儲(chǔ)器而不是閃存的電阻存儲(chǔ)器。
[0129]SCM1830可以以相比于閃存更高的速度來(lái)存取數(shù)據(jù)。例如，在其中CPU1810以4GHz的頻率操作的PC中，作為SCM類型的電阻存儲(chǔ)器1830可以提供高于閃存的存取速度。從而，包括SCM1830的存儲(chǔ)系統(tǒng)1800可以提供比包括閃存的存儲(chǔ)系統(tǒng)相對(duì)更高的存取速度。
[0130]圖19是示意地示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、其中用使用電阻存儲(chǔ)器的存儲(chǔ)類存儲(chǔ)器來(lái)替代同步DRAM的存儲(chǔ)系統(tǒng)的框圖。參照?qǐng)D19，存儲(chǔ)系統(tǒng)1900可以包括CPU1910、存儲(chǔ)類存儲(chǔ)器(SCM) 1920和閃存1930。SCM1920可以代替同步DRAM (SDRAM)而用作主存儲(chǔ)器。
[0131]SCM1920消耗的功率可以少于SDRAM消耗的功率。主存儲(chǔ)器可能占據(jù)計(jì)算系統(tǒng)消耗的功率的約40%。為此原因，已開發(fā)出減少主存儲(chǔ)器的功耗的技術(shù)。與DRAM相比，SCM1920可以平均減少53%的動(dòng)態(tài)能耗，以及約73%的由于漏電導(dǎo)致的能耗。因而，包括SCM1920的存儲(chǔ)系統(tǒng)1900與包括SDRAM的存儲(chǔ)系統(tǒng)相比可以減少功耗。
[0132]圖20是示意地示出根據(jù)本發(fā)明構(gòu)思的實(shí)施例的、其中用使用電阻存儲(chǔ)器的存儲(chǔ)類存儲(chǔ)器來(lái)替代同步DRAM和閃存的存儲(chǔ)系統(tǒng)的框圖。參照?qǐng)D20，存儲(chǔ)系統(tǒng)2000可以包括CPU2010和存儲(chǔ)類存儲(chǔ)器(SCM) 2020。SCM2020可以代替同步DRAM (SDRAM)而用作主存儲(chǔ)器，以及代替閃存用作數(shù)據(jù)存儲(chǔ)存儲(chǔ)器。存儲(chǔ)系統(tǒng)2000在數(shù)據(jù)存取速度、低功率、成本和空間使用方面可能是有優(yōu)勢(shì)的。
[0133]根據(jù)本發(fā)明構(gòu)思的電阻存儲(chǔ)器件可以通過(guò)從各種類型的封裝中選擇的至少一個(gè)來(lái)封裝，各種類型的封裝諸如PoP(Package on Package,層疊封裝)、球柵陣列(Ball gridarrays, BGA)、芯片尺寸封裝(Chip scale package, CSP)、塑料帶引線芯片載體(PlasticLeaded Chip Carrier, PLCC)、塑料雙列直插封裝(Plastic Dual In-Line Package,FOIP)、疊片內(nèi)裸片封裝(Die in Waffle Pack)、晶片內(nèi)管芯形式(Die in Wafer Form)、板上芯片(Chip On Board, COB)、陶瓷雙列直插封裝(Ceramic Dual In-Line Package,CERDIP)、塑料標(biāo)準(zhǔn)四邊扁平封裝(Metric Quad Flat Pack，MQFP)、薄型四邊扁平封裝(Thin Quad Flatpack, TQFP)、小外型(Small Outline, SOIC)、縮小型小外型封裝(ShrinkSmall Outline Package, SSOP)、薄型小外型封裝(Thin Small Outline, TSOP)、系統(tǒng)級(jí)封裝(System In Package, SIP)、多芯片封裝(Multi Chip Package, MCP)、晶片級(jí)結(jié)構(gòu)封裝(Wafer-level Fabricated Package, WFP)、晶片級(jí)處理堆疊封裝(Wafer-Level ProcessedStack Package, WSP)等等。
[0134]根據(jù)本發(fā)明構(gòu)思的實(shí)施例的電阻存儲(chǔ)器件可以適用于各種產(chǎn)品。根據(jù)本發(fā)明構(gòu)思的實(shí)施例的阻抗存儲(chǔ)器件可以適用于諸如存儲(chǔ)卡、USB存儲(chǔ)器、固態(tài)驅(qū)動(dòng)器(SSD)等的存儲(chǔ)器件，以及適用于諸如個(gè)人電腦、數(shù)字相機(jī)、可攜式攝像機(jī)、蜂窩電話、MP3播放器、PMP、PSP、PDA等的電子設(shè)備。
[0135]在此公開的示例實(shí)施例提供了能夠使用更低的供電電壓的感測(cè)放大器電路。此夕卜，在此公開的感測(cè)放大器電路實(shí)施例提供了更快的讀響應(yīng)時(shí)間、對(duì)位線和參考線之間的寄生差的更低的敏感性、通過(guò)保持信號(hào)平均的較強(qiáng)的抗噪性以及使用自鎖存邏輯的附加配置。應(yīng)該理解，可以在相同的感測(cè)放大器電路中合并來(lái)自不同的實(shí)施例的不同特征。
[0136]本發(fā)明構(gòu)思的以上實(shí)施例是說(shuō)明性的而不是限制性的。各處替換和等效是可能的。本發(fā)明構(gòu)思的實(shí)施例不受限于包括在存儲(chǔ)陣列中的磁性隨機(jī)存取存儲(chǔ)單元的類型和數(shù)目。本發(fā)明構(gòu)思的實(shí)施例不被操作感測(cè)放大器電路、選擇磁性隧道結(jié)設(shè)備等所包括的晶體管(PM0S、NM0S或其他)的類型所限制。本發(fā)明構(gòu)思的實(shí)施例不被實(shí)現(xiàn)邏輯列選擇或產(chǎn)生用于感測(cè)放大器電路的控制邏輯所包括的邏輯門(N0R或NAND)的類型所限制。本發(fā)明構(gòu)思的實(shí)施例不被在其中布置本發(fā)明構(gòu)思的集成電路的類型所限制。本發(fā)明構(gòu)思的實(shí)施例也不限于制造存儲(chǔ)器可以包括的處理技術(shù)的特定類型，例如CMOS、雙極或BICMOS。在此描述的實(shí)施例針對(duì)的是感測(cè)放大器電路但是不限于此?？梢栽诳赡苷J(rèn)為改善響應(yīng)時(shí)間、抗噪特性、低電壓操作能力、更大的電壓余量特征或更少的感測(cè)錯(cuò)誤等有用的任何地方包括在此描述的實(shí)施例。
[0137]在不偏離本發(fā)明構(gòu)思的意圖范圍的情況下，可以進(jìn)行其他類似或非類似的修改。因此，本發(fā)明構(gòu)思在除所附權(quán)利要求之外不受限制。
【權(quán)利要求】
1.一種用于電阻型存儲(chǔ)器的感測(cè)放大器中的寫驅(qū)動(dòng)器，包括: 包括至少兩個(gè)鎖存晶體管的交叉耦合鎖存器； 第一輸出部分，包括耦接到第一差分輸出端的一個(gè)或多個(gè)第一驅(qū)動(dòng)晶體管，該一個(gè)或多個(gè)第一驅(qū)動(dòng)晶體管被配置為驅(qū)動(dòng)第一電流通過(guò)第一輸出部分而不通過(guò)交叉耦合鎖存器；以及 第二輸出部分，包括耦接到第二差分輸出端的一個(gè)或多個(gè)第二驅(qū)動(dòng)晶體管，該一個(gè)或多個(gè)第二驅(qū)動(dòng)晶體管被配置為驅(qū)動(dòng)第二電流通過(guò)第二輸出部分而不通過(guò)交叉耦合鎖存器。
2.如權(quán)利要求1所述的寫驅(qū)動(dòng)器，其中沒(méi)有兩個(gè)PMOS類型晶體管串聯(lián)連接。
3.如權(quán)利要求1所述的寫驅(qū)動(dòng)器，其中第一輸出部分包括: 來(lái)自一個(gè)或多個(gè)驅(qū)動(dòng)晶體管當(dāng)中的PMOS類型驅(qū)動(dòng)晶體管,該P(yáng)MOS類型驅(qū)動(dòng)晶體管率禹接到第一電壓電勢(shì)和第一差分輸出端；以及 來(lái)自一個(gè)或多個(gè)驅(qū)動(dòng)晶體管當(dāng)中的NMOS類型驅(qū)動(dòng)晶體管,該NMOS類型驅(qū)動(dòng)晶體管率禹接到第一差分輸出端和第二電壓電勢(shì)。
4.如權(quán)利要求3所述的寫驅(qū)動(dòng)器，其中所述NMOS類型驅(qū)動(dòng)晶體管被稱為第一NMOS類型驅(qū)動(dòng)晶體管，并且其中第一輸出部分進(jìn)一步包括: 信號(hào)晶體管，耦接至PMOS類型驅(qū)動(dòng)晶體管的柵極、第一 NMOS類型驅(qū)動(dòng)晶體管的柵極以及第一電壓電勢(shì)；以及 來(lái)自所述一個(gè)或多個(gè)第一驅(qū)動(dòng)晶體管當(dāng)中的第二 NMOS類型驅(qū)動(dòng)晶體管，該第二 NMOS類型驅(qū)動(dòng)晶體管耦接到第一 NMOS類型驅(qū)動(dòng)晶體管和第二電壓電勢(shì)， 其中信號(hào)晶體管的柵極耦接至控制信號(hào)并且第二 NMOS類型驅(qū)動(dòng)晶體管的柵極耦接至控制信號(hào)。
5.如權(quán)利要求3所述的寫驅(qū)動(dòng)器，其中第二輸出部分包括: 來(lái)自所述一個(gè)或多個(gè)第二驅(qū)動(dòng)晶體管當(dāng)中的PMOS類型驅(qū)動(dòng)晶體管，該P(yáng)MOS類型驅(qū)動(dòng)晶體管耦接至第一電壓電勢(shì)和第二差分輸出端；以及 來(lái)自所述一個(gè)或多個(gè)第二驅(qū)動(dòng)晶體管當(dāng)中的NMOS類型驅(qū)動(dòng)晶體管，該NMOS類型驅(qū)動(dòng)晶體管耦接至第二差分輸出端和第二電壓電勢(shì)。
6.如權(quán)利要求5所述的寫驅(qū)動(dòng)器，其中所述NMOS類型驅(qū)動(dòng)晶體管被稱為第一NMOS類型驅(qū)動(dòng)晶體管，并且其中第二輸出部分進(jìn)一步包括: 信號(hào)晶體管，耦接至PMOS類型驅(qū)動(dòng)晶體管的柵極、第一 NMOS類型驅(qū)動(dòng)晶體管的柵極以及第一電壓電勢(shì)；以及 來(lái)自所述一個(gè)或多個(gè)第二驅(qū)動(dòng)晶體管當(dāng)中的第二 NMOS類型驅(qū)動(dòng)晶體管，該第二 NMOS類型驅(qū)動(dòng)晶體管耦接至第一 NMOS類型驅(qū)動(dòng)晶體管和第二電壓電勢(shì)， 其中信號(hào)晶體管的柵極耦接至控制信號(hào)并且第二 NMOS類型驅(qū)動(dòng)晶體管的柵極耦接至控制信號(hào)。
7.如權(quán)利要求5所述的寫驅(qū)動(dòng)器，其中交叉耦合鎖存器進(jìn)一步包括: 來(lái)自所述至少兩個(gè)鎖存晶體管當(dāng)中的第一 PMOS類型信號(hào)晶體管，該第一 PMOS類型信號(hào)晶體管具有耦接至第一電壓電勢(shì)的源極、耦接至第一節(jié)點(diǎn)的漏極以及耦接至第二節(jié)點(diǎn)的柵極，其中第一節(jié)點(diǎn)耦接至第一輸出部分的驅(qū)動(dòng)晶體管的柵極，第二節(jié)點(diǎn)耦接至第二輸出部分的驅(qū)動(dòng)晶體管的柵極；以及來(lái)自所述至少兩個(gè)鎖存晶體管當(dāng)中的第二 PMOS類型信號(hào)晶體管，該第二 PMOS類型信號(hào)晶體管具有耦接至第一電壓電勢(shì)的源極、耦接至第二節(jié)點(diǎn)的漏極以及耦接至第一節(jié)點(diǎn)的柵極。
8.如權(quán)利要求7所述的寫驅(qū)動(dòng)器，進(jìn)一步包括: 輸入部分，包括耦接至第一差分輸入端的第一 NMOS類型信號(hào)晶體管、耦接至第二差分輸入端的第二 NMOS類型信號(hào)晶體管以及耦接至輸入部分的第一和第二 NMOS類型信號(hào)晶體管的第三NMOS類型信號(hào)晶體管。
9.如權(quán)利要求8所述的寫驅(qū)動(dòng)器，其中第一或第二差分輸入端的輸入電壓基本上在以下二者之間:第二電壓電勢(shì)，以及第一電壓電勢(shì)和第二電壓電勢(shì)的差的一半。
10.如權(quán)利要求8所述的寫驅(qū)動(dòng)器，其中第一或第二差分輸入端的輸入電壓基本上在第二電壓電勢(shì)與第一電壓電勢(shì)之間。
11.如權(quán)利要求8所述的寫驅(qū)動(dòng)器，其中第三NMOS類型信號(hào)晶體管被配置為接收控制信號(hào)。
12.如權(quán)利要求11所述的寫驅(qū)動(dòng)器，其中第一和第二節(jié)點(diǎn)被配置為在初始狀態(tài)期間具有第一電壓電勢(shì)。
13.如權(quán)利要求12所述的寫驅(qū)動(dòng)器，其中: 輸入部分的第一或第二 NMOS類型信號(hào)晶體管之一以及第三NMOS類型信號(hào)晶體管被配置為響應(yīng)于控制信號(hào)將對(duì)應(yīng)的第一或第二節(jié)點(diǎn)之一從第一電壓電勢(shì)拉至第二電壓電勢(shì)； 交叉耦合鎖存器被配置為在第一和第二節(jié)點(diǎn)鎖存各自的電壓電勢(shì)； 第一輸出部分被配置為響應(yīng)于在第一節(jié)點(diǎn)的電壓電勢(shì)，驅(qū)動(dòng)第一差分輸出端至第一電壓電勢(shì)或第二電壓電勢(shì)之一；以及 第二輸出部分被配置為響應(yīng)于在第二節(jié)點(diǎn)的電壓電勢(shì)，驅(qū)動(dòng)第二差分輸出端至第一電壓電勢(shì)或第二電壓電勢(shì)中的另一個(gè)。
14.如權(quán)利要求5所述的寫驅(qū)動(dòng)器，其中交叉耦合鎖存器進(jìn)一步包括: 來(lái)自所述至少兩個(gè)鎖存晶體管當(dāng)中的第一 NMOS類型信號(hào)晶體管，該第一 NMOS類型信號(hào)晶體管具有耦接至第二電壓電勢(shì)的源極、耦接至第一節(jié)點(diǎn)的漏極以及耦接至第二節(jié)點(diǎn)的柵極，其中第一節(jié)點(diǎn)耦接至第一輸出部分的驅(qū)動(dòng)晶體管的柵極，第二節(jié)點(diǎn)耦接至第二輸出部分的驅(qū)動(dòng)晶體管的柵極；以及 來(lái)自至少兩個(gè)鎖存晶體管當(dāng)中的第二 NMOS類型信號(hào)晶體管，該第二 NMOS類型信號(hào)晶體管具有耦接至第二電壓電勢(shì)的源極、耦接至第二節(jié)點(diǎn)的漏極以及耦接至第一節(jié)點(diǎn)的柵極。
15. 如權(quán)利要求14所述的寫驅(qū)動(dòng)器，進(jìn)一步包括: 輸入部分，包括耦接至第一差分輸入端的第一 NMOS類型信號(hào)晶體管，耦接至第二差分輸入端的第二 NMOS類型信號(hào)晶體管，耦接至第一差分輸入端的第一 PMOS類型信號(hào)晶體管，耦接至第二差分輸入端的第二 PMOS類型信號(hào)晶體管，以及第三NMOS類型信號(hào)晶體管。
16.如權(quán)利要求15所述的寫驅(qū)動(dòng)器，其中第三NMOS類型信號(hào)晶體管耦接至輸入部分的第一和第二 NMOS類型信號(hào)晶體管。
17.如權(quán)利要求15所述的寫驅(qū)動(dòng)器，其中第三NMOS類型信號(hào)晶體管耦接至交叉耦合鎖存器的第一和第二 NMOS類型信號(hào)晶體管。
18.如權(quán)利要求15所述的寫驅(qū)動(dòng)器，其中第一或第二差分輸入端的輸入電壓基本上在以下二者之間:第一電壓電勢(shì)，以及第一電壓電勢(shì)和第二電壓電勢(shì)的差的一半。
19.一種用于感測(cè)和驅(qū)動(dòng)與用于電阻型存儲(chǔ)器的感測(cè)放大器中的寫驅(qū)動(dòng)器關(guān)聯(lián)的信號(hào)的方法，該方法包括: 在初始狀態(tài)中，將寫驅(qū)動(dòng)器的第一和第二節(jié)點(diǎn)充電至第一電壓電勢(shì)； 接收控制信號(hào)； 分別響應(yīng)于控制信號(hào)并響應(yīng)于第一或第二差分輸入端的電壓電平，將第一或第二節(jié)點(diǎn)之一從第一電壓電勢(shì)拉至第二電壓電勢(shì)； 通過(guò)鎖存電路在第一和第二節(jié)點(diǎn)鎖存各自的電壓電勢(shì)； 由一個(gè)或多個(gè)第一驅(qū)動(dòng)晶體管驅(qū)動(dòng)第一電流通過(guò)第一輸出部分； 響應(yīng)于在第一節(jié)點(diǎn)的電壓電勢(shì)并響應(yīng)于驅(qū)動(dòng)的第一電流，使得第一差分輸出端的電壓電平成為第一電壓電勢(shì)或第二電壓電勢(shì)中的一個(gè)； 由一個(gè)或多個(gè)第二驅(qū)動(dòng)晶體管驅(qū)動(dòng)第二電流通過(guò)第二輸出部分；以及響應(yīng)于在第二節(jié)點(diǎn)的電壓電勢(shì)并響應(yīng)于驅(qū)動(dòng)的第二電流，使得第二差分輸出端的電壓電平成為第一電壓電勢(shì)或第二電壓電勢(shì)中的另一個(gè)。
20.如權(quán)利要求19所述的方法，進(jìn)一步包括提供其中沒(méi)有兩個(gè)PMOS類型晶體管串聯(lián)連接的寫驅(qū)動(dòng)器，其中: 驅(qū)動(dòng)第一電流包括不驅(qū)動(dòng)第一電流通過(guò)鎖存電路；以及 驅(qū)動(dòng)第二電流包括不驅(qū)動(dòng)`第二電流通過(guò)鎖存電路。
【文檔編號(hào)】G11C11/56GK103778960SQ201310503050
【公開日】2014年5月7日 申請(qǐng)日期:2013年10月23日 優(yōu)先權(quán)日:2012年10月24日
【發(fā)明者】Y.尹, S.車, D.姜, C.金 申請(qǐng)人:三星電子株式會(huì)社