本發(fā)明設(shè)計一種存儲器設(shè)計中通用的讀出放大器設(shè)計。從解決電路噪聲、功耗等固有缺陷方面出發(fā)提出了一種高性能、低功耗、寬擺幅的存儲器讀出放大器的設(shè)計方案。

背景技術(shù)：

這里以RAM(Random Access Memory)存儲器來說。行線和列線的交叉點就是一個存儲單元，存儲整列的外圍就是行列邏輯電路，根據(jù)對行線、列線的地址進行鎖存，解碼，然后用讀出放大器放大并讀出數(shù)據(jù)。

由于陣列比較龐大，存儲整列的行線和列線周期性的帶有容性單元負(fù)載，對某一特定節(jié)點數(shù)據(jù)的讀出與讀入產(chǎn)生影響，因此設(shè)計高性能的讀出放大器就顯得尤為重要。

存儲器讀出放大器的原理就是利用差分放大器來識別，兩個輸入端口的微小電壓差，來判別存儲器的邏輯電位。一般的存儲器讀出放大器存在以下幾個問題：

一、回掃噪聲和時鐘饋通效應(yīng)

在說明書附圖的圖2中，時鐘信號與感測電路或比較電路的輸入端之間存在直接的電容通路，就會出現(xiàn)回掃噪聲和時鐘饋通效應(yīng)

二、較高的功耗

存儲器芯片上可能存在上千個放大器同時工作，所以降低這些讀出放大器的功耗尤為重要，在說明書附圖的圖1中所示的一般的讀出放大器，由于輸入信號動態(tài)的驅(qū)動著P1、P2的柵，有可能P1、P2會往輸入端注入明顯的電流。

三、放大器存在記憶功能

在說明書附圖的圖1中所示的一般的讀出放大器，OUT+、OUT-在時鐘到來之前不是出于已知的狀態(tài)，而是由它上次所存儲的結(jié)果來決定(具有記憶功能)，這會對存儲單元電位邏輯的判斷造成影響，所以應(yīng)該消除這種記憶。

四、增大輸入擺幅及靈敏度

為降低功耗，需要在較小的輸入范圍內(nèi)產(chǎn)生非平衡信號。同時為了增加靈敏度，需要增加輸入管的放大倍數(shù)，但這又不利于低功耗。所以低功耗和高靈敏度之間也存在問題。

技術(shù)實現(xiàn)要素：

為了克服上述現(xiàn)有技術(shù)的不足，本發(fā)明提出了一種適用于存儲器的高性能讀出放大器技術(shù)。

本發(fā)明所采取的技術(shù)方案包括：一、減小了鐘控電路的時鐘饋通噪聲；二、去除一般的設(shè)計中讀出放大器具有記憶功能的缺陷；三、有效的減小了讀出放大器的功耗；四、增大了讀出放大器的輸入擺幅，使用的范圍得以擴大。

附圖說明

圖1為本發(fā)明的一種鐘控讀出放大器原理圖。

圖2為本發(fā)明的一種鐘控饋通效應(yīng)讀出放大器原理圖。

圖3為本發(fā)明的一種抑制記憶功能的讀出放大器原理圖。

圖4為本發(fā)明的一種寬輸入范圍低功耗的讀出放大器原理圖。

圖5為本發(fā)明的一種高性能鐘控讀出放大器原理圖。

具體實施方式

下面結(jié)合附圖和實例對本發(fā)明進行詳細(xì)描述。

圖1所示為本發(fā)明一種實施方式的鐘控讀出放大器原理圖。當(dāng)時鐘信號為低電平，PS1、PS2導(dǎo)通、NS3截止，在不關(guān)斷PS1、PS2的情況下輸入信號不能低于VTH(體效應(yīng)的影響)。假設(shè)輸入信號保持大于VTH，則P1、N1/P2、N2的漏端被充至IN+/IN-，造成兩端電壓不平衡。當(dāng)時鐘信號為高電平時，根據(jù)輸入狀態(tài)的不同，兩個電壓之間的不平衡使得電路鎖存住高電平或低電平信號。當(dāng)時鐘信號為低電平時，電路的輸出是一個無效的邏輯電平，但是從理論上來講，輸出信號應(yīng)該跟輸入信號保持一致。對于該電路的若干問題包括：回掃噪聲、記憶功能、明顯的競爭電流。

圖2所示為本發(fā)明一種實施方式的饋通效應(yīng)原理圖。如圖所示，在對放大器工作進行仿真時，很重要的一點是使用非理想電源(電源內(nèi)阻有限)來確定饋通噪聲和回掃噪聲的大小。這個噪聲是讀出放大器很重要的指標(biāo)之一。如果回掃噪聲太大，它就會影響感測操作的進行，例如，當(dāng)直接相鄰的256個讀出放大器，在同一時刻受時鐘信號的作用，此時就會出現(xiàn)問題。本發(fā)明通過在輸出端口OUT+、OUT-介入上拉的PMOS解決了回掃噪聲的問題。

圖3所示為本發(fā)明的一種抑制記憶功能的讀出放大器原理圖。圖3顯示了如何去除放大器的記憶功能。圖中P1、P2、N1、N2形成一個鎖存器，為了去除記憶功能，必須將讀出放大器的所有節(jié)點都動態(tài)的驅(qū)動到一個確定的電壓值(而不是懸空的或者動態(tài)充電的狀態(tài))。當(dāng)時鐘信號為低電平時，通過PS1、PS2將讀出放大器的輸出拉至VDD，此時NS3、NS4截止，斷開了VDD和GND之間的通路(所以鎖存器中沒有電流)。N1、N2的柵極電壓為VDD，于是它們的漏端被拉至GND。這樣就保證了，在時鐘信號為低電平時，電路中的所有電位，要不為VDD要不為GND的確定電位。從而消除了放大器的記憶功能。

圖4所示為本發(fā)明的一種寬輸入范圍低功耗的讀出放大器原理圖。首先增大輸入范圍：在基本的讀出放大器原理圖之上，我們添加了M1-M8這些MOS管。這樣輸入信號在GND到VDD范圍內(nèi)都可以工作。有圖可見電流只能通過N1、N2的源端流出，所以產(chǎn)生非平衡信號時附加的那部分電路必須能夠從N1、N2的源端吸收電流，正因為如此我們加入了M3、M4。接下來我們還知道輸入信號高于VTHN時M1、M2能夠很好地工作，產(chǎn)生非平衡信號。但是，當(dāng)輸入低于VTHN時，M1、M2截止，為了將輸入信號電平轉(zhuǎn)移，我們采用了M5-M8這四個MOS管。當(dāng)輸入信號小于VTHN時M6、M8導(dǎo)通，輸入電壓的不同會導(dǎo)致流過M5、M7的電流不同，電流不同又會導(dǎo)致M5、M7上的壓降不同，然后利用這個壓降產(chǎn)生M3、M4的非平衡信號。再次，我們加的那些MOS管似乎與降低功耗產(chǎn)生矛盾。即：為了降低功耗，除了電平轉(zhuǎn)換時刻之外從VDD到GND之間沒有直流通路。而通過M5、M6/M7、M8存在一條由VDD到GND的直流通路。為了降低功耗可以增加M5、M7的溝道長度，這樣直流通路中的電流會減少。

圖5所示為本發(fā)明的一種高性能鐘控讀出放大器原理圖。我們知道每次時鐘 信號變低時，讀出放大器的輸出端就變?yōu)楦唠娖?，為了使得輸出信號只在時鐘上升沿發(fā)生變化，可在輸出端采用SR鎖存器。由于加入了與非門，當(dāng)讀出放大器的輸出為高電平時，在前一次感測操作(發(fā)生在時鐘信號的上升沿)之后鎖存器的輸出不會發(fā)生改變。