控制柵電壓導(dǎo)致字線晶體管勢(shì)壘降低的模型的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，尤其涉及一種控制柵電壓導(dǎo)致字線晶體管勢(shì)皇降低的模型。
【背景技術(shù)】
[0002]電可擦可編程只讀存儲(chǔ)器(EEPROM，ElectricallyErasable ProgrammableRead-Only Memory)是一種以字節(jié)(Byte)為最小修改單位、可以通過(guò)電子方式多次復(fù)寫(xiě)的半導(dǎo)體存儲(chǔ)設(shè)備。相比可擦可編程只讀存儲(chǔ)器(EPROM，Erasable Programmable Read-OnlyMemory)，EEPR0M不需要用紫外線照射，也不需取下，就可以用特定的電壓，來(lái)抹除芯片上的信息，以便寫(xiě)入新的數(shù)據(jù)。由于EEPROM的優(yōu)秀性能以及在線上操作的便利，它被廣泛用于需要經(jīng)常擦除的B1S芯片以及閃存芯片，并逐步替代部分有斷電保留需要的隨機(jī)存取存儲(chǔ)器(RAM，RandomAccess Memory)芯片，甚至取代部分的硬盤(pán)功能，與高速RAM成為二^世紀(jì)最常用且發(fā)展最快的兩種存儲(chǔ)技術(shù)。
[0003]請(qǐng)參考圖1，圖1為現(xiàn)有技術(shù)中EEPROM的結(jié)構(gòu)示意圖，包括襯底10、源漏極11、柵氧化層20、位線結(jié)構(gòu)、字線50、介質(zhì)層60及側(cè)墻結(jié)構(gòu)40，其中，所述源漏極11形成在所述襯底10內(nèi)，所述柵氧化層20形成在所述襯底10上，所述位線結(jié)構(gòu)、字線50、介質(zhì)層60及側(cè)墻結(jié)構(gòu)40均形成在所述柵氧化層20上，所述位線結(jié)構(gòu)位于所述字線50的兩側(cè)(稱(chēng)為鏡像位線結(jié)構(gòu)，mirror bits)，并由上述介質(zhì)層60隔離開(kāi)，所述側(cè)墻結(jié)構(gòu)40位于所述位線結(jié)構(gòu)遠(yuǎn)離所述字線50的一側(cè)，其中，所述位線結(jié)構(gòu)包括浮柵31、位線介質(zhì)層32及控制柵33。
[0004]然而，現(xiàn)有技術(shù)中并沒(méi)有模型用于模擬控制柵33對(duì)浮柵31處的勢(shì)皇的影響。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于提供一種控制柵電壓導(dǎo)致字線晶體管勢(shì)皇降低的模型，能夠精確模擬出控制柵電壓對(duì)勢(shì)皇的影響。
[0006]為了實(shí)現(xiàn)上述目的，本發(fā)明提出了一種控制柵電壓導(dǎo)致字線晶體管勢(shì)皇降低的模型，包括:
[0007]Vwl ’ = VwJR1 *V+R2*VC(；2
[0008]其中，Vi’為字線模擬仿真所需的電壓，Vi為施加的字線電壓，RR 2*Ve(；2為字線兩側(cè)控制柵的耦合電壓，V和Vaa分別為字線兩側(cè)施加的控制柵電壓,RJPR2分別為控制柵電壓對(duì)字線電壓的耦合因數(shù)。
[0009]進(jìn)一步的，在所述的控制柵電壓導(dǎo)致字線晶體管勢(shì)皇降低的模型中，還包括:
[0010]Vfgi 一 R cg*Vcgi+Rwl*Vwl+Rbl*Vbli;
[0011]Vfg2 一 R cc*Vo；2+RwL*VwL+RbL*VbL2;
[0012]其中，Vrci和別為兩個(gè)浮柵的實(shí)際電壓，Rm為控制柵電壓對(duì)浮柵電壓的耦合因數(shù)，Ri為字線電壓對(duì)浮柵電壓的耦合因數(shù)，Ri為位線電壓對(duì)浮柵電壓的耦合因數(shù)。
[0013]進(jìn)一步的，在所述的控制柵電壓導(dǎo)致字線晶體管勢(shì)皇降低的模型中，所述施加的字線電壓Vi大于字線的閾值電壓。
[0014]進(jìn)一步的，在所述的控制柵電壓導(dǎo)致字線晶體管勢(shì)皇降低的模型中，所述施加的字線電壓Vi為4.5V。
[0015]進(jìn)一步的，在所述的控制柵電壓導(dǎo)致字線晶體管勢(shì)皇降低的模型中，字線一側(cè)的控制柵及浮柵晶體管處于全部導(dǎo)通狀態(tài)，字線另一側(cè)的控制柵及浮柵處于半導(dǎo)通和全部導(dǎo)通狀態(tài)之間。
[0016]進(jìn)一步的，在所述的控制柵電壓導(dǎo)致字線晶體管勢(shì)皇降低的模型中，處于全部導(dǎo)通狀態(tài)的控制柵電壓Vai2為4.5V。
[0017]進(jìn)一步的，在所述的控制柵電壓導(dǎo)致字線晶體管勢(shì)皇降低的模型中，處于半導(dǎo)通和全部導(dǎo)通狀態(tài)之間的控制柵電壓Vra范圍是-0.5V?3.5V。
[0018]與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果主要體現(xiàn)在:重新定義字線的電壓，將字線兩側(cè)控制柵的電壓對(duì)字線電壓的影響定義在模型中，從而能夠獲取準(zhǔn)確的控制柵電壓對(duì)字線電壓的影響，進(jìn)而能夠精確的模擬出控制柵電壓對(duì)勢(shì)皇的影響。
【附圖說(shuō)明】
[0019]圖1為現(xiàn)有技術(shù)中EEPROM的結(jié)構(gòu)示意圖；
[0020]圖2為測(cè)試控制柵電壓對(duì)勢(shì)皇影響時(shí)電壓施加的結(jié)構(gòu)示意圖；
[0021]圖3為字線電壓和位線電流的曲線圖；
[0022]圖4為控制柵電壓與字線晶體管閾值電壓的模擬曲線圖；
[0023]圖5為不考慮控制柵電壓對(duì)字線電壓影響的模型電路示意圖；
[0024]圖6為本發(fā)明一實(shí)施例中考慮控制柵電壓對(duì)字線電壓影響的模型電路示意圖；
[0025]圖7為本發(fā)明一實(shí)施例中字線電壓和位線電流的曲線圖；
[0026]圖8為沿圖7方框中局部放大的曲線圖；
[0027]圖9為本發(fā)明一實(shí)施例中控制柵電壓與字線晶體管閾值電壓的模擬曲線圖。
【具體實(shí)施方式】
[0028]下面將結(jié)合示意圖對(duì)本發(fā)明的控制柵電壓導(dǎo)致字線晶體管勢(shì)皇降低的模型進(jìn)行更詳細(xì)的描述，其中表示了本發(fā)明的優(yōu)選實(shí)施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明，而仍然實(shí)現(xiàn)本發(fā)明的有利效果。因此，下列描述應(yīng)當(dāng)被理解為對(duì)于本領(lǐng)域技術(shù)人員的廣泛知道，而并不作為對(duì)本發(fā)明的限制。
[0029]為了清楚，不描述實(shí)際實(shí)施例的全部特征。在下列描述中，不詳細(xì)描述公知的功能和結(jié)構(gòu)，因?yàn)樗鼈儠?huì)使本發(fā)明由于不必要的細(xì)節(jié)而混亂。應(yīng)當(dāng)認(rèn)為在任何實(shí)際實(shí)施例的開(kāi)發(fā)中，必須做出大量實(shí)施細(xì)節(jié)以實(shí)現(xiàn)開(kāi)發(fā)者的特定目標(biāo)，例如按照有關(guān)系統(tǒng)或有關(guān)商業(yè)的限制，由一個(gè)實(shí)施例改變?yōu)榱硪粋€(gè)實(shí)施例。另外，應(yīng)當(dāng)認(rèn)為這種開(kāi)發(fā)工作可能是復(fù)雜和耗費(fèi)時(shí)間的，但是對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)僅僅是常規(guī)工作。
[0030]在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說(shuō)明和權(quán)利要求書(shū)，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說(shuō)明的是，附圖均采用非常簡(jiǎn)化的形式且均使用非精準(zhǔn)的比例，僅用以方便、明晰地輔助說(shuō)明本發(fā)明實(shí)施例的目的。
[0031]由于現(xiàn)有技術(shù)中并沒(méi)有考慮到控制柵對(duì)字線晶體管勢(shì)皇的影響，發(fā)明人首先通過(guò)檢測(cè)獲得控制柵電壓對(duì)浮柵的閾值電壓之間的關(guān)系，發(fā)現(xiàn)控制柵電壓與浮柵的閾值電壓呈類(lèi)似反比關(guān)系。
[0032]具體的，請(qǐng)參考圖2，在進(jìn)行EEPROM結(jié)構(gòu)電流的檢測(cè)時(shí)，對(duì)字線施加大于字線的閾值電壓，例如Vi是4.5V，由于E