用于不匹配信號接收器的時序控制的制作方法
【專利說明】用于不匹配信號接收器的時序控制
[0001]相關(guān)申請
[0002]本申請是基于2013年7月1日提交的美國臨時專利申請N0.61/841，857的非臨時申請，并要求該臨時申請的優(yōu)先權(quán)權(quán)益。臨時申請N0.61/841，857號通過引用結(jié)合于此。
技術(shù)領(lǐng)域
[0003]本發(fā)明的實施例一般地涉及存儲器設(shè)備寫，并更具體地涉及用于不匹配架構(gòu)中的存儲器設(shè)備寫的時序控制。
[0004]版權(quán)通告/許可
[0005]本專利文檔公開內(nèi)容的一部分可能包含受版權(quán)保護的材料。版權(quán)所有者不反對任何人如其出現(xiàn)在(美國)專利商標局專利文件或記錄中那樣對該專利文獻或?qū)＠_的復(fù)制，否則保留所有版權(quán)。版權(quán)通告應(yīng)用于如下所述的和如所附圖中的所有數(shù)據(jù)，以及應(yīng)用于以下所述的任何軟件:英特爾公司2013版權(quán)，保留所有權(quán)利。
【背景技術(shù)】
[0006]主平臺上的組件之間的通信對于電子設(shè)備的操作是必要的。然而，各種情況(諸如溫度改變和電壓變化)會影響組件之間的高速通信的時序。一般而言，不同組件間的通信可以稱為輸入/輸出(1/0)，并通常由標準(例如，存儲器子系統(tǒng)的組件之間的標準)管控。I/O標準可以涉及用于I/O功率、I/O等待時間、和I/O頻率的性能特性。I/O性能設(shè)置的標準或名義值被設(shè)為用于兼容性和互操作性的可以跨不同系統(tǒng)達到的值。通常在功率和等待時間之間存在折衷。因此，使用嚴格的時序參數(shù)可以降低功率，但導(dǎo)致I/o等待時間更多地被溫度、電壓和工藝變化負面地影響。
[0007]在存儲器子系統(tǒng)中，使用匹配的架構(gòu)是普遍的，其中數(shù)據(jù)路徑(DQ)和數(shù)據(jù)選通路徑(DQS) 二者都是由匹配的連續(xù)時間放大器放大的。圖1A是已知匹配的接收器電路的框圖。在匹配的架構(gòu)102中，選通路徑的放大器124匹配數(shù)據(jù)路徑的放大器122。數(shù)據(jù)路徑包括隨內(nèi)部Vref信號110輸入到放大器122中的數(shù)據(jù)輸入DQ[7:0]。數(shù)據(jù)選通路徑包括用于差分接收器的輸入，其中DQS_P表不正差分信號，且DQS_N表不負差分信號。放大器124反饋到時鐘分配網(wǎng)絡(luò)130中，該時鐘分配網(wǎng)絡(luò)130提供網(wǎng)絡(luò)以將時鐘信號同時分配給多個接收設(shè)備。具體示出的是去向取樣電路140的元件142和144的信號。
[0008]使用不匹配的架構(gòu)可以對比使用匹配的架構(gòu)提高接收器的功率和性能。圖1B是已知不匹配的接收器電路的框圖。在不匹配的架構(gòu)104中，數(shù)據(jù)(DQ)電壓直接在連接片(pad)上取樣。在被取樣之后，系統(tǒng)可以放大信號而沒有匹配的架構(gòu)102所需要的嚴格的時序限制。即，放大可以在整個單元間隔(UI)或可能更多期間發(fā)生。因此，不匹配接收器的增益/帶寬要求比匹配的接收器的增益/帶寬要求低。如所解說的，DQ[7:0]和內(nèi)部Vref110被直接反饋給取樣電路160的元件162和164。DQS路徑仍要求連續(xù)時間放大器(放大器126)，但DQS上的搖擺通常比DQ上的搖擺大，這意味著可以使用較低的增益放大器126，因為它不需要匹配到數(shù)據(jù)路徑中的高增益放大器。
[0009]不匹配的架構(gòu)104相關(guān)于匹配的架構(gòu)102提高一定的接收器帶寬和電壓敏感性，但使時序控制降級。DQS和DQ路徑上的延遲在不匹配的架構(gòu)104中不是自我補償?shù)?。因此，TDQS中的任何變化或?qū)⑦x通信號傳播通過放大器124或時鐘分配網(wǎng)絡(luò)130的時間會直接使接收器時序預(yù)算降級。已有的訓(xùn)練可以校正時序一次，但任何從經(jīng)訓(xùn)練位置的漂移會直接影響時序裕量。漂移可以跨電壓、溫度和/或老化而發(fā)生，這使時序裕量降級并可能產(chǎn)生鏈路故障。
[0010]周期性訓(xùn)練是已知的，其中訓(xùn)練數(shù)據(jù)被跨鏈路(例如，從存儲器控制器到動態(tài)隨機訪問存儲器(DRAM))寫并查看錯誤。然而，周期性訓(xùn)練受總線帶寬上的復(fù)雜度和負載的影響。
[0011]此外，如果對大量樣本進行了平均，訓(xùn)練會是最有效的，但對更多樣本平均直接與用于真實數(shù)據(jù)操作的高帶寬數(shù)據(jù)鏈路的需求沖突。而且，因為反饋回路(搜索多個設(shè)置以找到最優(yōu)值)的迭代本質(zhì)，這樣的周期性訓(xùn)練固有地較慢。
【附圖說明】
[0012]以下描述包括對具有作為示例的方式而給出的本發(fā)明的實施例的實現(xiàn)的圖示的圖的討論。附圖應(yīng)被理解為示例的方式，而不是限制的方式。如本文使用的，引用一個或多個“實施例”應(yīng)被理解為描述包括在本發(fā)明的至少一個實現(xiàn)中的特定特征、結(jié)構(gòu)和/或特性。因此，此處出現(xiàn)的諸如“在一個實施例中”或“在替換性實施例中”的短語描述本發(fā)明的各種實施例和實現(xiàn)，并且不必全都指同一實施例。然而，它們也不必是互斥的。
[0013]圖1A是已知匹配的接收器電路的框圖。
[0014]圖1B是已知不匹配的接收器電路的框圖。
[0015]圖2是具有不匹配的接收器電路和復(fù)制時鐘分配路徑的系統(tǒng)的實施例的框圖。
[0016]圖3是具有用于不匹配的接收器電路的復(fù)制時鐘分配路徑的復(fù)制網(wǎng)絡(luò)的系統(tǒng)的實施例的框圖。
[0017]圖4A是不匹配的接收器電路的實施例的框圖。
[0018]圖4B是有用于圖4A的不匹配的接收器電路的復(fù)制時鐘分配路徑的振蕩器電路的實施例的框圖。
[0019]圖5是用于有復(fù)制時鐘分配路徑的振蕩器電路的操作時序的實施例的時序圖。
[0020]圖6是用于基于復(fù)制時鐘分配網(wǎng)絡(luò)中檢測到的延遲變化調(diào)整時鐘分配網(wǎng)絡(luò)中的延遲的過程的實施例的流程圖。
[0021]圖7是其中可以實現(xiàn)復(fù)制時鐘分配路徑的計算系統(tǒng)的實施例的框圖。
[0022]圖8是其中可以實現(xiàn)復(fù)制時鐘分配路徑的移動設(shè)備的實施例的框圖。
[0023]隨后是某些細節(jié)和實現(xiàn)的描述，包括可以描繪下面所描述的實施例的一些或全部的圖的描述，以及討論本文所呈現(xiàn)的發(fā)明性概念的其它潛在實施例或?qū)崿F(xiàn)。
【具體實施方式】
[0024]如本文所述，組件到組件的I/O接口使用不匹配的接收器電路。不匹配的接收器包括匹配到控制取樣電路的時鐘分配路徑的復(fù)制時鐘分配路徑。在描述中，“時鐘分配路徑”指該路徑的任何或所有部分，包括時鐘分配路徑自身、放大器、或路徑的其它部分。設(shè)備可以監(jiān)視復(fù)制路徑中的延遲變化，并響應(yīng)于復(fù)制路徑中檢測到的延遲變化調(diào)整真實時鐘分配路徑中的延遲。接收器電路包括處于不匹配配置的數(shù)據(jù)路徑和時鐘分配網(wǎng)絡(luò)。環(huán)振蕩器電路包括匹配到真實時鐘分配網(wǎng)絡(luò)的復(fù)制時鐘分配網(wǎng)絡(luò)。因此，所檢測到的復(fù)制時鐘分配網(wǎng)絡(luò)的延遲變化指示真實時鐘分配網(wǎng)絡(luò)中延遲的變化，這個變化可以被相應(yīng)地補償。
[0025]在一個實施例中，所述的測試系統(tǒng)或測試引擎可以用來測試存儲器子系統(tǒng)，及更具體的，測試平臺組件(例如，處理器、存儲器控制器)與存儲器設(shè)備之間的輸入/輸出(1/0)或通信。任何使用帶調(diào)度器或等效邏輯的存儲器控制器的存儲器子系統(tǒng)都可以實現(xiàn)至少一個測試引擎的實施例。本文對存儲器設(shè)備所做的引用可以包括不同的存儲器類型。例如，存儲器子系統(tǒng)通常使用DRAM，該DRAM是如本文訴述的存儲器設(shè)備的一個示例。因此，本文所述的測試引擎可與多個存儲器技術(shù)中的任何一個兼容，多個存儲器技術(shù)諸如DDR3(雙倍數(shù)據(jù)速率版本3，由JEDEC (聯(lián)合電子設(shè)備工程委員會)于2007年6月27日原始發(fā)布，目前處于第21個發(fā)布)、DDR4 (DDR版本4，由JEDEC在2012年9月出版的初始規(guī)范)、LPDDR4 (低功率雙倍數(shù)據(jù)速率版本4，截至本申請?zhí)峤粫r由JEDEC在開發(fā)的規(guī)范)、WIDE10(截至本申請?zhí)峤粫r由JEDEC在開發(fā)的規(guī)范)、和/或其它、以及基于此類規(guī)范的變體或擴展的技術(shù)。
[0026]在一個實施例中，I/O接口電路的操作可以經(jīng)由使用實征測試來進一步控制?；谟蓮?fù)制時鐘分配路徑檢測到的延遲變化，系統(tǒng)可以經(jīng)驗性地測試設(shè)備輸入/輸出(I/O)的性能參數(shù)以確定要修改什么參數(shù)來針對檢測到的延遲進行調(diào)整?；诮?jīng)由測試系統(tǒng)的經(jīng)驗測試，系統(tǒng)可以針對設(shè)備間通信發(fā)生于其中的系統(tǒng)或設(shè)備設(shè)置性能參數(shù)。對于多個不同1/0電路參數(shù)的多個不同設(shè)置中的每一個，測試系統(tǒng)可以設(shè)置每一個I/O電路參數(shù)的值、生成測試流量來用所述參數(shù)值對通信進行壓力測試、并測量I/o性能特性的操作裕量。測試系統(tǒng)還可以執(zhí)行搜索功能以確定使得延遲被補償?shù)拿恳粋€I/o電路參數(shù)的值。在一個實施例中，系統(tǒng)基于搜索功能設(shè)置I/o電路參數(shù)的運行時值。設(shè)置可以基于測試動態(tài)地為具體系統(tǒng)的具體組件而改變。
[0027]如上所述，不匹配的架構(gòu)可以相關(guān)于匹配的架構(gòu)提供帶寬和頻率上的顯著改進。然而，傳統(tǒng)的不匹配的架構(gòu)受被降級的時序控制的影響。如下面更詳細描述的，不匹配的接收器架構(gòu)可以通過使用用來預(yù)測真實時鐘分配路徑的時序變化的匹配的復(fù)制時鐘分配路徑而具有經(jīng)改善的時序控制。在一個實施例中，系統(tǒng)可以基于在復(fù)制路徑中檢測到的時序變化來調(diào)整真實時鐘分配路徑的時序行為。更具體地，復(fù)制路徑被檢測到的時序變化可被假定為對真實數(shù)據(jù)路徑的數(shù)據(jù)眼的邊緣具有相同的效果。因此，通過跟蹤對復(fù)制路徑中的時序的變化，數(shù)據(jù)眼的邊緣中的變化可以得到補償。
[0028]在一個實施例中，接收器電路向回提供信息到發(fā)射器以導(dǎo)致發(fā)射器基于檢測到的延遲變化而調(diào)整其操作。因此，延遲變化可以通過改變發(fā)射器設(shè)備的發(fā)射行為來補償。在一個實施例中，接收器設(shè)備可以計算所需要的延遲調(diào)整和/或調(diào)整接收器延遲以補償延遲變化。在一個實施例中，接收器設(shè)備簡單地以振蕩器計數(shù)的形式將原始數(shù)據(jù)發(fā)送到發(fā)射器，該發(fā)射器可以隨后基于檢測到的變化計算時序調(diào)整。
[0029]圖2是具有不匹配的接收器電路和復(fù)制時鐘分配路徑的系統(tǒng)的實施例的框圖。系統(tǒng)200包括設(shè)備210 (用發(fā)送硬件TX 212示出)和設(shè)備220(用接收硬件222示出)。應(yīng)理解，在一個實施例中設(shè)備220也可以向設(shè)備210發(fā)送傳輸；因此設(shè)備220可以包括未明確示出的發(fā)送硬件，且設(shè)備210可以包括未明確示出的接收硬件。在一個實施例中，發(fā)射和接收硬件是收發(fā)機硬件，收發(fā)機硬件允許通過發(fā)送和接收二者進行接口。設(shè)備經(jīng)由一個或多個傳輸線連接，一個或多個傳輸線由發(fā)送驅(qū)動器驅(qū)動。傳輸線可以是任何類型的連接設(shè)備210的I/O引腳與設(shè)備220的信號線(例如，跡線、接線)。
[0030]設(shè)備220包括接收控制器230，接收控制器表示執(zhí)行設(shè)備220的接收操作的硬件和其它邏輯。接收控制器230可以包括取樣電路232以對所接收的信號的電壓電平取樣。取樣電路232是由取樣選通234或其它控制信號控制的，取樣選通234或其它控制信號指示何時對傳入或接收的信號進行取樣。取樣選通234由接收控制器230生成為單獨信號。接收控制器230包括時序控制236以控制取樣選通234的生成。
[0031]在一個實施例中，接收控制器230包括選通復(fù)制238，選通復(fù)制是取樣選通234的復(fù)制路徑。取樣選通234的時序中的漂移(正的或者負的)可以負面地影響設(shè)備230成功接收傳入信號的能力。選通復(fù)制238是匹配到選通樣本234的路徑的路徑。因此，發(fā)生在選通樣本234中的同一漂移應(yīng)該相同地發(fā)生在選通復(fù)制238中。基于該漂移或選通信號或控制信號的延遲變化，時序控制236可以針對該變化而進行調(diào)整。在一個實施例中，時序控制236針對由信令設(shè)備210造成的延遲進行調(diào)整以改變其發(fā)送參數(shù)來更好地匹配取樣電路232的取樣時序。因此，設(shè)備210的時序控制214可以調(diào)整TX 212的操作。在一個實施例中，時序控制236調(diào)整選通樣本234的時序以調(diào)整取樣電路232的時序。因此，系統(tǒng)200相關(guān)于設(shè)備210的發(fā)送電路的時序，控制設(shè)備220的接收電路。
[0032]假定一個示例是，設(shè)備210是存儲器控制器或處理器并且設(shè)備220是存儲器設(shè)備，可以說系統(tǒng)200涉及如何測量tDQS延遲(數(shù)據(jù)選通信號的傳播延