用于三維與非門高速緩存的預(yù)讀方法及寫入方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種預(yù)讀方法及寫入方法，且特別是有關(guān)于一種用于三維與非門高速緩存(3D NAND flash memory)的預(yù)讀方法及寫入方法。
【背景技術(shù)】
[0002]當(dāng)集成電路中裝置的關(guān)鍵尺寸縮小至普通存儲單元技術(shù)的極限時，設(shè)計者需尋找疊層多平面的存儲單元的技術(shù)以達到較大的儲存容量，且達到每比特(bit)較低成本。
[0003]因此，發(fā)展出低制造成本三維結(jié)構(gòu)集成電路存儲器，包括可靠度高、且極小的存儲元件且改善與鄰近具有柵極結(jié)構(gòu)的存儲單元的疊層的處理窗。

【發(fā)明內(nèi)容】

[0004]本發(fā)明是有關(guān)于一種用于三維與非門高速緩存(3D NAND flash memory)的預(yù)讀方法與寫入方法，其利用于寫入程序前執(zhí)行預(yù)讀程序，以使三維與非門高速緩存能夠正確寫入數(shù)據(jù)。
[0005]根據(jù)本發(fā)明的一方面，提出一種用于三維與非門高速緩存的預(yù)讀方法，預(yù)讀方法包括下列步驟:施加一第一選擇電壓(select voltage)于數(shù)個位線(bit line)的其中之一，以選擇數(shù)層的其中之一；施加一第二選擇電壓于數(shù)個串行選擇線(string selectline)的其中之一，以于已選擇的該層中選擇數(shù)個串行的其中之一；已選擇的該串行包括一第一存儲單元(memory cell)、二第二存儲單元及數(shù)個第三存儲單元；此些第二存儲單元相鄰于第一存儲單元，且此些第三存儲單元不相鄰于第一存儲單元。經(jīng)由數(shù)個字線(wordlines),施加一第一導(dǎo)通電壓(pass voltage)于此些第二存儲單元、施加一第二導(dǎo)通電壓于此些第三存儲單元、及施加一讀取電壓(read voltage)于第一存儲單元，以讀取第一存儲單元的一數(shù)據(jù)。第一導(dǎo)通電壓大于第二導(dǎo)通電壓。
[0006]根據(jù)本發(fā)明的另一方面，提出一種用于三維與非門高速緩存的寫入方法，寫入方法包括下列步驟:施加一第一選擇電壓(select voltage)于數(shù)個位線(bit line)的其中之一，以選擇數(shù)層的其中之一；施加一第二選擇電壓于數(shù)個串行選擇線(string selectline)的其中之一，以于已選擇的該層中選擇數(shù)個串行的其中之一；已選擇的該串行包括一第一存儲單元(memory cell)、二第二存儲單元及數(shù)個第三存儲單元；此些第二存儲單元相鄰于第一存儲單元，且此些第三存儲單元不相鄰于第一存儲單元；經(jīng)由數(shù)個字線(wordlines),施加一第一導(dǎo)通電壓(pass voltage)于此些第二存儲單元、施加一第二導(dǎo)通電壓于此些第三存儲單元、及施加一讀取電壓(read voltage)于第一存儲單元，以讀取第一存儲單元的一數(shù)據(jù)；第一導(dǎo)通電壓大于第二導(dǎo)通電壓；寫入第一存儲單元。
[0007]為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下:
【附圖說明】
[0008]圖1繪不一三維與非門高速緩存(3D NAND flash memory) 0
[0009]圖2繪示多階(mult1-level cell, MLC)與非門高速緩存的四種狀態(tài)的示意圖。
[0010]圖3繪示三維與非門高速緩存受到干擾(interference)的情況。
[0011]圖4繪示三維與非門高速緩存的寫入方法的流程圖。
[0012]圖5繪示已選擇的串行。
[0013]圖6繪示受到干擾的第一存儲單元的兩條讀取電壓曲線。
[0014]【符號說明】
[0015]100:三維與非門高速緩存
[0016]BL:位線
[0017]C1、C2:讀取電壓曲線
[0018]CSL:共同源極線
[0019]GSL:接地選擇線
[0020]MCl:第一存儲單元
[0021]MC2:第二存儲單元
[0022]MC3:第三存儲單元
[0023]S410、S411、S412、S413、S420:流程步驟
[0024]SSL:串行選擇線
[0025]W1、W2:窗口
[0026]WL:字線
【具體實施方式】
[0027]請參考圖1，其繪示一三維與非門高速緩存(3D NAND flash memory) 100。三維與非門高速緩存100可以是一能隙工程硅-氧-氮-氧-硅(BE-SONOS)存儲器。三維與非門高速緩存100包括數(shù)個位線(bit lines)BL、數(shù)個串行選擇線(string select line) SSL>數(shù)個接地選擇線(ground select line)GSL、數(shù)個共同源極線(common source line)CSL及數(shù)個字線(word lines)WL。各個位線BL用以選擇一特定層。各個串行選擇線SSL用以選擇一特定串行。
[0028]于圖1中，可以通過施加一第一選擇電壓(select voltage)于位線BL的其中之一，來選擇二層的其中一。于一層中，可以通過施加一第二選擇電壓于串行選擇線SSL的其中之一，來選擇四個串行的其中一。在一串行中，數(shù)個存儲單元(memory cell)可以通過施加一導(dǎo)通電壓而導(dǎo)通，一存儲單元可以通過施加一讀取電壓以進行讀取、或者施加一寫入電壓(program voltage)以進行寫入。
[0029]請參照圖2,其繪示多階(mult1-level cell,MLC)與非門高速緩存的四種狀態(tài)的示意圖。在多階與非門閃存中，四種狀態(tài)可以低分頁(10w page)及高分頁(high page)來表示。舉例來說，若低分頁位為「O」且高分頁位為「1」，則為狀態(tài)「10」。若低分頁位為「I」且高分頁位為「0」，則為狀態(tài)「01」。在寫入程序中，若多階與非門閃存位于狀態(tài)「11」且欲寫入成狀態(tài)「10」，則需要將低分頁位由「I」改變?yōu)椤窸」。若多階與非門閃存位于狀態(tài)「11」且欲寫入成狀態(tài)「01」，則需將高分頁位由「I」改變?yōu)椤窸」。若多階與非門閃存位于狀態(tài)「10」且欲寫入成狀態(tài)「00」，則需將高分頁位由「I」改變?yōu)椤窸」。也就是說，在寫入多階與非門閃存至下一狀態(tài)時，必須先正確讀取多階與非門閃存的目前狀態(tài)。
[0030]請參照圖3,其繪示三維與非門高速緩存100受到干擾(interference)的情況。為了縮小三維與非門高速緩存100，第一存儲單元MCl與兩個第二存儲單元MC2之間隙變的更小。位于兩個第二存儲單元MC2之間的第一存儲單元MCl可能會受到第二存儲單元MC2的干擾。因此，第一存儲單元MCl的目前狀態(tài)可能無法正確讀取。如此一來，第一存儲單元MCl可能無法正確寫入至下一狀態(tài)。
[0031]因此，在進行三維與非門高速緩存100的寫入程序前，必須先執(zhí)行準(zhǔn)確的預(yù)讀(pre-reading)程序。請參照圖4，其繪示三維與非門高速緩存100的寫入方法的流程圖。步驟S410為一預(yù)讀方法。步驟S410及S420則為一寫入方法。步驟S410執(zhí)行于步驟S420前，以正確讀取三維與非門高速緩存100中欲寫入的各個存儲單元的目前狀態(tài)。