076]如果存儲(chǔ)器單元I處在“O”態(tài)時(shí)，第一位位元NI和第二位元Ν2的狀態(tài)分別為“0”、“1”，此時(shí)第一位位元NI為高電阻狀態(tài)、第二位元Ν2為低電阻狀態(tài)；這時(shí)第一輸入端31電位升高同時(shí)第二輸入端32電位降低。當(dāng)?shù)谝惠斎攵?1電位高于第一反相器INVl翻轉(zhuǎn)點(diǎn)時(shí)，第一反相器INVl就會(huì)翻轉(zhuǎn)；同理，當(dāng)?shù)诙斎攵?2電位低于該值時(shí)，第二反相器INV2也會(huì)翻轉(zhuǎn)。經(jīng)過(guò)鎖存后，輸出端33能夠比較穩(wěn)定的輸出低電平，存儲(chǔ)器單元I中存儲(chǔ)的“O”信息即可讀取到。
[0077]通過(guò)上述描述可知，本申請(qǐng)實(shí)施例所述的閃存式存儲(chǔ)器的讀取電路，所述存儲(chǔ)器單元包括兩個(gè)存儲(chǔ)位元，無(wú)需參考電流，通過(guò)第一位元以及第二位元的耦合狀態(tài)即可讀取存儲(chǔ)器單元的存儲(chǔ)狀態(tài)。
[0078]本申請(qǐng)實(shí)施例還提供了一種閃存式存儲(chǔ)器，所述閃存式存儲(chǔ)器包括上述的讀取電路。所述閃存式存儲(chǔ)器無(wú)需通過(guò)參考電流即可讀取存儲(chǔ)器單元的存儲(chǔ)信息。
[0079]本申請(qǐng)實(shí)施例還提供了一種上述閃存式存儲(chǔ)器的讀取方法。參考圖6，圖6為本申請(qǐng)實(shí)施例提供的一種閃存式存儲(chǔ)器的讀取方法的流程示意圖，所述讀取方法包括:
[0080]步驟Sll:選取待讀取的存儲(chǔ)器單元。
[0081]所述閃存式存儲(chǔ)器包括多個(gè)存儲(chǔ)器單元，在進(jìn)行信息讀取時(shí)，需要通過(guò)位線選擇信號(hào)以及字線信號(hào)選取待讀取的存儲(chǔ)器單元。
[0082]步驟S12:獲取所述存儲(chǔ)器單元的第一位元的電壓信息與第二位元的電壓信息，并將所述第一位元的電壓信息以及第二位元的電壓信息進(jìn)行耦合，輸出耦合后的電壓信息。
[0083]所述耦合為將所述第一位元的電壓信息以及第二位元的電壓信息進(jìn)行放大后比較，輸出比較后的電壓信息。如上述實(shí)施例所述，可以通過(guò)放大器實(shí)現(xiàn)所述耦合。
[0084]步驟S13:根據(jù)所述耦合電壓確定所述存儲(chǔ)器單元的存儲(chǔ)信息。
[0085]比較后的電壓信息有兩種狀態(tài)，高電平或是低電平?？梢愿鶕?jù)運(yùn)放的基本原理設(shè)計(jì)高電平為存儲(chǔ)器單元的邏輯I狀態(tài)，低電平為存儲(chǔ)器單元的邏輯O狀態(tài)?；?，設(shè)計(jì)高電平為存儲(chǔ)器單元的邏輯O狀態(tài)，低電平為存儲(chǔ)器單元的邏輯I狀態(tài)。
[0086]為了避免信號(hào)干擾，所述步驟12還包括:在獲取所述第一位元的電壓信息以及所述第二位元的電壓信息前，將所述第一位元輸出端的電壓以及所述第二位元輸出端的電壓均設(shè)置為預(yù)設(shè)電壓。
[0087]根據(jù)上述實(shí)施例所述，所述將所述第一位元輸出端的電壓以及所述第二位元輸出端的電壓均設(shè)置為預(yù)設(shè)電壓為:分別對(duì)所述第一位元輸出端的電壓以及所述第二位元輸出端的電壓進(jìn)行預(yù)充電，使得二者為相同的預(yù)設(shè)電壓；或，導(dǎo)通所述第一位元輸出端以及所述第二位元輸出端，使得二者為相同的預(yù)設(shè)電壓。
[0088]本實(shí)施例所述讀取方法，無(wú)需參考電流即可實(shí)現(xiàn)對(duì)存儲(chǔ)器單元的信息讀取，實(shí)現(xiàn)方法簡(jiǎn)單。
[0089]綜上述，本申請(qǐng)技術(shù)方案所述讀取電路，可以通過(guò)對(duì)所述第一位元以及第二位元進(jìn)行差分放大進(jìn)而讀取存儲(chǔ)器單元的存儲(chǔ)信息，數(shù)據(jù)更加穩(wěn)定，可靠性高。且所述讀取電路無(wú)需參考電流，減小了器件制作工藝對(duì)信息讀取的影響，擴(kuò)大了讀取區(qū)間。
[0090]對(duì)所公開(kāi)的實(shí)施例的上述說(shuō)明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對(duì)這些實(shí)施例的多種修改對(duì)本領(lǐng)域的專業(yè)技術(shù)人員來(lái)說(shuō)將是顯而易見(jiàn)的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實(shí)施例中實(shí)現(xiàn)。因此，本發(fā)明將不會(huì)被限制于本文所示的這些實(shí)施例，而是要符合與本文所公開(kāi)的原理和新穎特點(diǎn)相一致的最寬的范圍。
【主權(quán)項(xiàng)】
1.一種閃存式存儲(chǔ)器的讀取電路，其特征在于，包括:存儲(chǔ)器單元、位線選擇電路以及耦合電路； 所述耦合電路包括:第一輸入端、第二輸入端以及輸出端； 所述存儲(chǔ)器單元包括:第一位元以及第二位元；所述第一位元通過(guò)所述位線選擇電路與所述第一輸入端連接，所述第二位元通過(guò)所述位線選擇電路與所述第二輸入端連接； 其中，所述位線選擇電路用于控制所述存儲(chǔ)器單元與所述耦合電路的導(dǎo)通狀態(tài)；所述耦合電路用于將所述第一位元的電壓信息以及所述第二位元的電壓信息進(jìn)行耦合，并通過(guò)所述輸出端輸出耦合后的電壓信號(hào)。2.根據(jù)權(quán)利要求1所述的讀取電路，其特征在于，還包括:輸入平衡電路；所述輸入平衡電路包括:第一端口、第二端口以及控制端；所述第一端口與所述第一輸入端連接，所述第二端口與所述第二輸入端連接； 其中，所述控制端接入均壓控制信號(hào)，所述均壓控制信號(hào)用于將所述第一端口與所述第二端口的電壓均設(shè)置為預(yù)設(shè)電壓；所述耦合電路在所述第一端口與所述第二端口的電壓均為所述預(yù)設(shè)電壓后讀取所述第一位元的電壓信息與第二位元的電壓信息。3.根據(jù)權(quán)利要求2所述的讀取電路，其特征在于，所述位線選擇電路包括:第一開(kāi)關(guān)管以及第二開(kāi)關(guān)管； 其中，所述第一開(kāi)關(guān)管的源極與所述第一位元連接，其漏極與所述第一輸入端連接；所述第二開(kāi)關(guān)管的源極與所述第二位元連接，其漏極與所述第二輸入端連接；所述第一開(kāi)關(guān)管與所述第二開(kāi)關(guān)的柵極均接入位線選擇信號(hào)，所述位線選擇信號(hào)用于控制所述第一開(kāi)關(guān)管與所述第二開(kāi)關(guān)管同時(shí)導(dǎo)通或是同時(shí)斷開(kāi)。4.根據(jù)權(quán)利要求2所述的讀取電路，其特征在于，所述輸入平衡電路為第三開(kāi)關(guān)管，所述第三開(kāi)關(guān)管的源極與所述第一輸入端連接，其漏極與所述第二輸入端連接，其柵極接入所述均壓控制信號(hào)。5.根據(jù)權(quán)利要求2所述的讀取電路，其特征在于，所述輸入平衡電路包括:第四開(kāi)關(guān)管和第五開(kāi)關(guān)管； 其中，所述第四開(kāi)關(guān)管的源極與所述第五開(kāi)關(guān)管的源極均與第一電壓源連接，二者的柵極均接入所述均壓控制信號(hào)；所述第四開(kāi)關(guān)管的漏極與所述第一輸入端連接，所述第五開(kāi)關(guān)管的漏極與所述第二輸入端連接。6.根據(jù)權(quán)利要求2所述的讀取電路，其特征在于，所述耦合電路包括:第一放大器、第六開(kāi)關(guān)管以及第七開(kāi)關(guān)管； 所述第六開(kāi)關(guān)管的漏極連接所述第一輸入端，其源極連接第二電壓源，其柵極連接所述第一放大器的正向輸入端； 所述第七開(kāi)關(guān)管的漏極連接所述第二輸入端，其源極連接所述第二電壓源，其柵極連接所述第一放大器的負(fù)向輸入端； 所述第一放大器的輸出端為所述耦合電路的輸出端，其正向輸入端連接所述第二輸入端，其負(fù)向輸入端連接所述第一輸入端。7.根據(jù)權(quán)利要求2所述的讀取電路，其特征在于，所述耦合電路包括:第二放大器、第八開(kāi)關(guān)管以及第九開(kāi)關(guān)管； 所述第二放大器的輸出端為所述耦合電路的輸出端，其正向輸入端連接所述第一輸入端，其負(fù)向輸入端連接所述第二輸入端； 所述第八開(kāi)關(guān)管的源極連接第三電壓源，其漏極連接所述第一輸入端； 所述第九開(kāi)關(guān)管的源極連接所述第三電壓源，其漏極連接所述第二輸入端，其柵極與所述第八開(kāi)關(guān)管的柵極連接。8.根據(jù)權(quán)利要求2所述的讀取電路，其特征在于，所述耦合電路包括:第一反相器以及第二反相器； 其中，所述第一反相器的輸入端連接所述第一輸入端，其輸出端連接所述第二輸入端；所述第二反相器的輸入端連接所述第二輸入端，其輸出端連接所述第一輸入端；所述第二輸入端為所述耦合電路的輸出端。9.一種閃存式存儲(chǔ)器，其特征在于，包括:如權(quán)利要求1-8任一項(xiàng)所述的讀取電路。10.一種如權(quán)利要求9所述閃存式存儲(chǔ)器的讀取方法，其特征在于，包括: 選取待讀取的存儲(chǔ)器單元； 獲取所述存儲(chǔ)器單元的第一位元的電壓信息與第二位元的電壓信息，并將所述第一位元的電壓信息以及第二位元的電壓信息進(jìn)行耦合，輸出耦合后的電壓信息； 根據(jù)所述耦合電壓確定所述存儲(chǔ)器單元的存儲(chǔ)信息。11.根據(jù)權(quán)利要求10所述的讀取方法，其特征在于，還包括: 在獲取所述第一位元的電壓信息以及所述第二位元的電壓信息前，將所述第一位元輸出端的電壓以及所述第二位元輸出端的電壓均設(shè)置為預(yù)設(shè)電壓。12.根據(jù)權(quán)利要求11所述的讀取方法，其特征在于，所述將所述第一位元輸出端的電壓以及所述第二位元輸出端的電壓均設(shè)置為預(yù)設(shè)電壓為: 分別對(duì)所述第一位元輸出端的電壓以及所述第二位元輸出端的電壓進(jìn)行預(yù)充電，使得二者為相同的預(yù)設(shè)電壓； 或，導(dǎo)通所述第一位元輸出端以及所述第二位元輸出端，使得二者為相同的預(yù)設(shè)電壓。
【專利摘要】本申請(qǐng)公開(kāi)了一種閃存式存儲(chǔ)器及其讀取電路及其讀取方法，該讀取電路包括：存儲(chǔ)器單元、位線選擇電路、輸入平衡電路以及耦合電路；所述耦合電路包括：第一輸入端、第二輸入端以及輸出端；所述存儲(chǔ)器單元包括：第一位元以及第二位元；所述第一位元通過(guò)所述位線選擇電路與所述第一輸入端連接，所述第二位元通過(guò)所述位線選擇電路與所述第二輸入端連接；其中，所述位線選擇電路用于控制所述存儲(chǔ)器單元與所述耦合電路的導(dǎo)通狀態(tài)；所述耦合電路用于將所述第一位元的電壓信息以及所述第二位元的電壓信息進(jìn)行耦合，并通過(guò)所述輸出端輸出耦合后的電壓信號(hào)。所述讀取電路無(wú)需參考電流，可實(shí)現(xiàn)存儲(chǔ)器單元的信息讀取，保證了閃存式存儲(chǔ)器的讀取區(qū)間穩(wěn)定性。
【IPC分類】G11C16/26, G11C16/06
【公開(kāi)號(hào)】CN105632555
【申請(qǐng)?zhí)枴緾N201410638753
【發(fā)明人】陳巍巍, 陳嵐, 楊詩(shī)洋, 龍爽
【申請(qǐng)人】中國(guó)科學(xué)院微電子研究所
【公開(kāi)日】2016年6月1日
【申請(qǐng)日】2014年11月7日