專利名稱：一種晶圓階段記憶體預(yù)燒測試電路及其方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種記憶體電路預(yù)燒電路，特別是一種只需以四只接腳即可進(jìn)行晶圓階段預(yù)燒測試且可以減少預(yù)燒時間的電路。
傳統(tǒng)燒機測試方法，通常是將記憶體晶片先封裝后再進(jìn)行測試，一次同時載入相當(dāng)數(shù)量的封裝晶片于燒機測試機臺，以縮短測試時間，由于，不管記憶體的容量是大或小都得一次一個記憶單元進(jìn)行，即使每一個記憶單元測試時間極短，測試一個完整晶片耗費的時間，以64百萬位元(16×4M位元；16個I/O埠，X位址及Y位址各2K條即2K×2kbit＝4百萬位元)的晶片為例，以一個一個記憶胞進(jìn)行預(yù)燒測試就需要約24小時才能結(jié)束，換言之，每一位元需時860400秒/4M位元＝21.6ms/位元。
上述的傳統(tǒng)方法，以單一已封裝的晶片而言，測試時間很難再加以縮短，特別是如果記憶胞再更大時情況將更惡化，有鑒于上述的問題，本發(fā)明將提供一種縮短測試時間的方法，且更屬于一種稱為晶圓階段測試方法，更要的是，電路簡單，只需使用本發(fā)明的電路外加四只接腳即可。
本發(fā)明的另一目的是提供一次燒寫測試一整條位址線，以大幅度縮短測試時間的方法(傳統(tǒng)方法是一個一個記憶胞分別測試)。
本發(fā)明揭露一種只需以四只接腳的機臺(VCC、VSS、B/I、CLOCK)即可進(jìn)行晶圓階段預(yù)燒測試記憶胞晶片，且可以減少預(yù)燒時間的晶片預(yù)燒測試電路至少包含B/I模式控制電路，用以切換復(fù)數(shù)條水平方向位址線成為預(yù)燒寫模式或由水平方向位址線解碼器控制模式；狀態(tài)提供電路，用以提供一第一個二進(jìn)位位元資料，以寫入記憶胞晶片的資料輸入端，及提供一第二個二進(jìn)位位元，第二個二進(jìn)位位元做為位址計數(shù)器電路信號輸入，同時配合位址計數(shù)器電路產(chǎn)生的復(fù)數(shù)個信號輸出即可提供復(fù)數(shù)條垂直方向位址線的解碼器足夠的控制信號，垂直方向位址線的每一條因此可以唯一的，并且是順序地被開啟；晶片預(yù)燒測試電路并包含一預(yù)燒與資料輸入切換電路，用以切換正常資料與預(yù)燒寫資料其中之一輸入于晶片資料輸入端。
其中上述的B/I模式控制電路具有一B/I控制端，當(dāng)B/I控制端為高電位時，復(fù)數(shù)條水平方向位址線即被提升至高電位，以進(jìn)入預(yù)燒測試階段。此外當(dāng)B/I控制端為高電位時，預(yù)燒與資料輸入切換電路也被轉(zhuǎn)為預(yù)燒測試圖案可輸入狀態(tài)以使得上述第一個二進(jìn)位位元資料，得以寫入該記憶胞晶片的資料輸入端。
有鑒于如發(fā)明背景所述，傳統(tǒng)的預(yù)燒測試，由于需要水平方向位址線與垂直方向位址線(兩相交位址線控制一位元記憶胞)輪流并一一測試，因此，即使每一位元單位測試極短，但對于高容量的記憶體晶片而言，就相當(dāng)可觀。唯一可以使整體時間成本減少，當(dāng)視預(yù)燒測試機臺的容量大小而定，此外，由于當(dāng)機臺容量大時，由于線路復(fù)雜而使得成本快速上升。
本發(fā)明所提供的方法可以大幅改善傳統(tǒng)方法的問題，最主要所依據(jù)的原理，是因為將晶片上所有水平方向位址線(字線)由預(yù)燒控制電路控制，因此只有垂直方向位址線(位元線)需依序測試，一次可以以一條位址線為單位來測試，由此可以顯著降低時間成本，特別是晶圓記憶胞容量愈大將愈顯著。此外由于測試機臺所用的控制接腳只有四只時鐘(Clock；或稱時序)、預(yù)燒模式(B/I控制)、電源(VCC)及接地(VSS)，因此將顯著簡化測試機臺控制線路而達(dá)到降低成本的目的。
圖號說明100-待預(yù)燒測試記憶胞晶片；110-水平方向位址線解碼器電路120-垂直方向位址線解碼器電路130-預(yù)燒模式控制電路140-狀態(tài)產(chǎn)生器電路150-垂直方向位址線計數(shù)器電路160-預(yù)燒與資料輸入切換電路X1、X2、X3-水平位址線解碼器控制信號170時鐘(CLOCK)1410、1420、1430、1510、1520、1530、1540、1580、1590、1600-正反器Ci1、Ci2、Ci3、Ci4、Ci8、Ci9、Ci10-正反器信號輸入端Qo1、Qo2、Qo3、Qo4、Qo8、Qo9、Qo10-正反器信號輸出端N1-水平方向解碼器單元的輸出端132、1630-反相器D0-汲極端S0-源極端1100-水平方向解碼器用元1610、1620-傳遞閘預(yù)燒控制電路130具有一B/I端以接收預(yù)燒是否開始進(jìn)行的信號，當(dāng)B/I端收到由低電位至高電位的信號時，晶片100即開始進(jìn)入預(yù)燒模式。當(dāng)預(yù)燒控制端B/I在高電位，所有水平方向位址線的控制權(quán)由水平方向位址線解碼器110轉(zhuǎn)給預(yù)燒控制電路130，以使所有水平方向位址線都是高電位。此外，預(yù)燒與資料輸入切換電路160的資料輸入也由正常資料輸入轉(zhuǎn)由狀態(tài)產(chǎn)生器電路140供給燒寫(burn in)圖案。而狀態(tài)產(chǎn)生器電路140輸出的最低位元信號提供記憶體晶片燒寫的圖案外，同時其輸出的最高位元信號也提供垂直方向位址線計數(shù)器電路150最低位元信號以做為垂直方向位址線計數(shù)器電路150的輸入信號。垂直方向位址線計數(shù)器電路150所產(chǎn)生的信號結(jié)合上述狀態(tài)產(chǎn)生器電路140供給的最高位元信號，產(chǎn)生垂直方向住址線解碼器120控制信號，以進(jìn)行一條位址線、一條位址線的測試。
圖2顯示依據(jù)本發(fā)明設(shè)計的預(yù)燒與資料輸入切換電路，包括一般資料或預(yù)燒的測試信號寫入記憶胞的電路160說明圖，包含兩個傳遞閘(transmission gate)1610、1620，及一反相器1630。其中B/I端經(jīng)由反相器1630連接傳遞閘1610的NMOS電晶體的閘極，此外B/I端直接連接傳遞閘1620的NMOS電晶體的閘極，其中傳遞閘1610、1620互相串接。傳遞閘1610的輸入端為一般資料信號，傳遞閘1620的輸入端為預(yù)燒的測試信號。傳遞閘1610的輸出端與傳遞閘1620的輸出端則互相連接并連接至晶片100的資料輸入端。因此，不管B/I端輸入高電位或低電位只有一種允許由兩個傳遞閘1610、1620其中的一個輸出，例如B/I端輸入高電位時，預(yù)燒的測試信號將輸入于晶片100的資料輸入端，反之則只有一般資料信號允許輸入于晶片100的資料輸入端。
圖3顯示依據(jù)本發(fā)明設(shè)計的預(yù)燒控制電路130與水平方向解碼器單元1100連結(jié)的局部示意圖。水平方向解碼器單元1100包含三條解碼器控制信號X1、X2、X3選擇一水平方向位址線的水平方向位址線W1的電路。解碼器單元1100的NMOS電晶體部分包含三個NMOS電晶體MN1、MN2、MN3互為串聯(lián)，PMOS電晶體部分包含三個互相并聯(lián)的PMOS電晶體MP1、MP2、MP3。預(yù)燒控制電路130則由一NMOS電晶體MN0、一PMOS電晶體MP0并包含預(yù)燒模式控制端B/I所組成，其中PMOS電晶體MP0連接于電源VCC和解碼器單元1100之間，NMOS電晶體MN0則以汲極端D0連接于水平方向解碼器單元1100輸出端N1，源極端S0接地而與解碼器單元1100的NMOS電晶體并聯(lián)。
上述預(yù)燒控制電路130與水平方向解碼器單元1100所以稱為局部示意圖是因圖中只顯示其中的一水平方向位址線，而水平方向位址線以本發(fā)明的一實施例(16×4M bit)而言共2k條，即2048條，因此同樣的電路共2048組。其次水平方向位址線需要211個狀態(tài)才能分別擇取2k條水平方向位址線，即11條控制線，才能產(chǎn)生足夠的狀態(tài)給水平方向位址線(X_Add)解碼器110。而圖3中僅以三條解碼器控制信號線X1、X2、X3為了簡化其電路以利于說明。熟悉相關(guān)技術(shù)人士當(dāng)知如何擴充至實際需要的線路圖，因此并不代表限制本發(fā)明的范圍。電晶體MN0的開或關(guān)(turn on或turn off)是由B/I端所控制，不管解碼器控制信號端X1、X2、X3輸入為何，當(dāng)B/I端為高電位時，電晶體MN0開啟，NOT閘132輸出高電位此時進(jìn)入預(yù)燒模式。反之，B/I端為低電位時電晶體MN0關(guān)閉，字線W1高或低電位由解碼器控制信號X1、X2、X3所決定，亦即和正常操作的記憶體是相同的。就本發(fā)明的實施例而言，每一字線都有相同的電晶體MN0與B/I端與水平方向解碼器單元1100相耦合。
圖4顯示依據(jù)本發(fā)明設(shè)計的狀態(tài)產(chǎn)生器140，包含三個附時鐘控制的正反器1410、1420、1430，串接而成的環(huán)式計數(shù)器，附有一時鐘CLK與一時鍾反相(clock bar)CKB，以簡化每一正反器設(shè)計，首先以VCC端做為正反器1410信號輸入端Ci1，正反器1410輸出端Qo1連接至正反器1420的輸入端Ci2，正反器1420的輸出Qo2再連接至正反器1430的輸入端Ci3，正反器1430的輸出Qo3則做為住址計數(shù)器的輸入Y0。輸出端Qo1在正相時鐘CLK邊緣上升時就進(jìn)行一次變動，輸出端Qo2則在Qo1高電位且正相時鐘CLK邊緣上升時才進(jìn)行一次變動，輸出端Qo3則在Qo2高電位且正相時鐘CLK邊緣上升時才進(jìn)行一次變動，狀態(tài)產(chǎn)生器400可以提供三位元狀態(tài)即23狀態(tài)，其中最低位元Qo1提供予記憶體資料輸入端Z0測試圖案，狀態(tài)產(chǎn)生器140的最高位元輸出端Qo3則提供給垂直位址線以做為位址計數(shù)器150的輸入端Y0。因為只有在Qo3 Qo2 Qo1＝011(其中“1”代表高電位“0”代表低電位)變動為100或由111變動為000時才會再使位址計數(shù)器500的輸入端Y0再變動一次，因此可以使得垂直住址線單位變換時間延長，由于電壓可因此緩慢加入，因此可以避免記憶晶片局部損毀。
圖5顯示依據(jù)本發(fā)明設(shè)計的垂直位址線依序輪替的控制電路，位址計數(shù)器150示意圖，圖中顯示位址計數(shù)器150如同狀態(tài)產(chǎn)生器140的三位元狀態(tài)，由十個正反器1510、1520、1530、1540、(1550、1560、1570；未圖示)、1580、1590、及1600串接的環(huán)式計數(shù)器。例如常Y0是高電位時，時鐘的時序需由低至高變動一次，Qo1才會變動一次，當(dāng)Y1是高電位時，時鐘的時序需由低至高變動一次，Qo2才會變動一次，依此類推。環(huán)式計數(shù)器150共可提供210個即1K狀態(tài)，此外由于位址計數(shù)器140的輸入端Y0本身(由狀態(tài)產(chǎn)生器140最高位元產(chǎn)生)，因此共211個即2K狀態(tài)，位址計數(shù)器方塊140輸出的九條控制線Y0、Y1、Y2、Y3、Y4、(Y5、Y6、Y7；未圖示)、Y9及Y10用以做為垂直方向位址線解碼器的控制信號。
圖6顯示B/I信號與CLK、Z0、Z1、Y0、Y1等相關(guān)時序變化示意圖。Y2...Y8信號由于只是更高位元的信號而已，因此予以省略。熟悉相關(guān)技術(shù)人士當(dāng)可輕松推知。
依據(jù)本發(fā)明的電路，而進(jìn)行預(yù)燒機測試的操作程序如下1.首先將B/I信號由低拉高以進(jìn)入預(yù)燒測試模式；2.產(chǎn)生時序信號并耦合至狀態(tài)產(chǎn)生器150；3.所有字線因進(jìn)入預(yù)燒測試模式而開啟；4.預(yù)燒測試模式將傳遞閘1610開啟以進(jìn)入寫入階段；5.所有垂直位址線的緩沖器關(guān)閉；6.預(yù)燒測試模式連接位址計數(shù)器方塊150，以開啟計數(shù)，用以產(chǎn)生復(fù)數(shù)個信號以提供垂直方向解碼器將預(yù)燒的測試資料一一寫入垂直方向位址線輸入端；7.預(yù)燒測試模式開啟時序輸入路徑；8.時序輸入于狀態(tài)產(chǎn)生器140；9.狀態(tài)產(chǎn)生器140送增加的信號至Y位址計數(shù)器；10.時序持續(xù)觸動上述的電路，直至各垂直位址線全部預(yù)燒測試終了。
以上所述僅為本發(fā)明的較佳實施例而已，并非用以限定本發(fā)明的申請專利范圍；凡其它在未脫離本發(fā)明所揭示的精神下所完成的等效改變或修飾，均應(yīng)包含在所述的權(quán)利要求范圍內(nèi)。
權(quán)利要求
1.一種晶圓階段記憶體預(yù)燒測試電路，其特征在于該記憶胞晶片具有復(fù)數(shù)條水平方向住址線、復(fù)數(shù)條垂直方向位址線及資料輸入端，晶片預(yù)燒測試電路至少包含B/I模式控制電路，用以切換該復(fù)數(shù)條水平方向位址線成為預(yù)燒寫模式或由水平方向位址線解碼器控制模式；狀態(tài)產(chǎn)生器電路，提供一第一個二進(jìn)位位元資料，以寫入該記憶胞晶片的資料輸入端；位址計數(shù)器電路，以該狀態(tài)產(chǎn)生器電路產(chǎn)生的第二個二進(jìn)位位元做為該位址計數(shù)器電路的信號輸入，該位址計數(shù)器電路所產(chǎn)生的復(fù)數(shù)個信號及該狀態(tài)產(chǎn)生器電路產(chǎn)生的第二個二進(jìn)位位元，用以提供該復(fù)數(shù)條垂直方向位址線的解碼器足夠的控制信號，因此垂直方向位址線的每一條可以唯一的并且是順序地被開啟；及預(yù)燒與資料輸入切換電路，用以切換正常資料與預(yù)燒寫資料其中之一輸入于該晶片資料輸入端。
2.根據(jù)權(quán)利要求1所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的B/I模式控制電路具有一B/I控制端，當(dāng)該B/I控制端為高電位時，該所有復(fù)數(shù)條水平方向位址線被提升至高電位，以進(jìn)入預(yù)燒測試階段。
3.根據(jù)權(quán)利要求2所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的B/I控制端連接于復(fù)數(shù)個NMOS電晶體的閘極，而每一NMOS電晶體的輸出端連接于一反相器輸入端與水平方向位址線解碼器的每一輸出端之間。
4.根據(jù)權(quán)利要求3所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的B/I控制端高電位時，該復(fù)數(shù)個NMOS電晶體開啟而使該反相器輸出端輸出高電位，當(dāng)B/I控制端在低電位時該復(fù)數(shù)個NMOS電晶體關(guān)閉而使該復(fù)數(shù)條水平方向位址線受該水平方向解碼器輸入信號控制。
5.根據(jù)權(quán)利要求1所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的狀態(tài)產(chǎn)生器電路至少提供兩個二進(jìn)位位元狀態(tài)的計數(shù)器，最低位元(LSB)提供上述的預(yù)燒寫資料，最高位元提供位址計數(shù)器電路一個二進(jìn)位位元狀態(tài)。
6.根據(jù)權(quán)利要求1所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的狀態(tài)產(chǎn)生器電路至少提供三個二進(jìn)位位元狀態(tài)的計數(shù)器，最低位元(LSB)提供上述的預(yù)燒寫資料，最高位元提供位址計數(shù)器電路一個二進(jìn)位位元狀態(tài)。
7.根據(jù)權(quán)利要求1所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的狀態(tài)產(chǎn)生電路是一附時鐘控制的環(huán)式計數(shù)器。
8.根據(jù)權(quán)利要求7所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的狀態(tài)產(chǎn)生電路是以晶片電壓源提供的電壓做為該狀態(tài)產(chǎn)生器電路中環(huán)式計數(shù)器的輸入端。
9.根據(jù)權(quán)利要求1所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的位址計數(shù)器電路是一2n位元狀態(tài)的環(huán)式計數(shù)器，以提供足夠的狀態(tài)下該復(fù)數(shù)條垂直方向位址線的解碼器足夠的控制信號。
10.根據(jù)權(quán)利要求1所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的位址計數(shù)器電路是一n位元附時鐘控制的環(huán)式計數(shù)器，以提供2n狀態(tài)予該復(fù)數(shù)條垂直方向位址線的解碼器的控制信號，因此合并上述的第二個二進(jìn)位位元，共可產(chǎn)生2n+1個狀態(tài)。
11.根據(jù)權(quán)利要求1所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的預(yù)燒與資料輸入切換電路至少包含兩個傳遞閘(transmission gate)及一反相器，其中上述的B/I端經(jīng)由該反相器連接第一個傳遞閘的NMOS電晶體的閘極，此外B/I端直接連接第二個傳遞閘的NMOS電晶體的閘極，其中該第一個傳遞閘與該第二個傳遞閘互相串接，該第一個傳遞閘傳遞閘的輸入端為一般資料信號，該第二個傳遞閘的輸入端為預(yù)燒的測試信號。該第一個傳遞閘與該第二個傳遞閘的輸出端則互相連接并連接該晶片的資料輸入端。
12.一種具有四只外接腳包含電壓源端、接地參考電位端、時鐘產(chǎn)生器端及B/I端的記憶胞晶片晶圓階段預(yù)燒測試電路，其特征在于該晶片預(yù)燒測試電路至少包含B/I模式控制電路，以該B/I端所收受的信號切換該復(fù)數(shù)條水平方向位址線成為預(yù)燒寫模式或由水平方向位址線解碼器控制模式；狀態(tài)產(chǎn)生器電路，以該電壓源端做為該狀態(tài)產(chǎn)生器電路的輸入端以產(chǎn)生至少二個位元狀態(tài)的信號；一第一個二進(jìn)位位元資料，以寫入該記憶胞晶片的資料輸入端；位址計數(shù)器電路，以該狀態(tài)產(chǎn)生器電路產(chǎn)生的最高位元信號做為該位址計數(shù)器電路的信號輸入，該位址計數(shù)器電路所產(chǎn)生的復(fù)數(shù)個信號及該狀態(tài)產(chǎn)生器電路產(chǎn)生的最高位元信號，用以提供該復(fù)數(shù)條垂直方向位址線的解碼器足夠的控制信號，因此垂直方向位址線的每一條可以唯一的并且是順序地被開啟；及預(yù)燒與資料輸入切換電路，耦合該B/I模式控制電路的B/I端，并以該B/I端收受的信號切換正常資料與預(yù)燒寫資料其中之一，以輸入于該晶片資料輸入端。
13.根據(jù)權(quán)利要求12所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的B/I模式控制電路具有一B/I控制端，當(dāng)該B/I控制端為高電位時，該所有復(fù)數(shù)條水平方向位址線被提升至高電位，以進(jìn)入預(yù)燒測試階段。
14.根據(jù)權(quán)利要求13所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的B/I控制端連接于復(fù)數(shù)個NMOS電晶體的閘極，而每一NMOS電晶體的輸出端連接于一反相器輸入端與水平方向位址線解碼器的每一輸出端之間。
15.根據(jù)權(quán)利要求14所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的B/I控制端高電位時，該復(fù)數(shù)個NMOS電晶體開啟而使該反相器輸出端輸出高電位，當(dāng)B/I控制端在低電位時該復(fù)數(shù)個NMOS電晶體關(guān)閉而使該復(fù)數(shù)條水平方向位址線受該水平方向解碼器輸入信號控制。
16.根據(jù)權(quán)利要求12所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的狀態(tài)產(chǎn)生器電路至少提供三個二進(jìn)價位元狀態(tài)的計數(shù)器，最低位元(LSBB)提供上述的預(yù)燒寫資料，最高位元提供位址計數(shù)器電路一個二進(jìn)位位元狀態(tài)。
17.根據(jù)權(quán)利要求12所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的狀態(tài)產(chǎn)生電路是一附時鐘控制的環(huán)式計數(shù)器。
18.根據(jù)權(quán)利要求12所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的位址計數(shù)器電路是一2n位元狀態(tài)的環(huán)式計數(shù)器，以提供足夠的狀態(tài)予該復(fù)數(shù)條垂直方向位址線的解碼器足夠的控制信號。
19.根據(jù)權(quán)利要求12所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的位址計數(shù)器電路是一n位元附時鐘控制的環(huán)式計數(shù)器，以提供2n狀態(tài)予該復(fù)數(shù)條垂直方向位址線的解碼器的控制信號，因此合并上述的第二個二進(jìn)位位元，共可產(chǎn)生2n+1個狀態(tài)。
20.根據(jù)權(quán)利要求12所述的一種晶圓階段記憶體預(yù)燒測試方法，其特征在于其中上述的預(yù)燒與資料輸入切換電路至少包含兩個傳遞閘(transmission gate)及一反相器，其中上述的B/I端經(jīng)由該反相器連接第一個傳遞閘的NMOS電晶體的閘極，此外B/I端并直接連接第二個傳遞閘的NMOS電晶體的閘極，其中該第一個傳遞閘與該第二個傳遞閘是互相串接，該第一個傳遞閘的輸入端為一般資料信號，該第二個傳遞閘的輸入端為預(yù)燒的測試信號。該第一個傳遞閘與該第二個傳遞閘的輸出端則互相連接并連接該晶片的資料輸入端。
全文摘要
一種只需以四只接腳即可進(jìn)行晶圓階段預(yù)燒測試記憶胞晶片且可以減少預(yù)燒時間的電路；其中由于記憶胞晶片的復(fù)數(shù)條水平方向位址線在預(yù)燒模式下，被切換為高電位狀態(tài)，因此復(fù)數(shù)條垂直方向位址線一一測試時為一次燒寫測試一整條位址線，有別于傳統(tǒng)方法的一個一個記憶胞分別測試，本發(fā)明測試時間因此可以大增；此外，由于是晶圓階段的測試，因此，也和傳統(tǒng)方法的封裝后再測試不同。
文檔編號H01L21/66GK1433058SQ0210175
公開日2003年7月30日 申請日期2002年1月17日 優(yōu)先權(quán)日2002年1月17日
發(fā)明者楊文焜, 牟慶聰 申請人:裕沛科技股份有限公司