專利名稱：具有冗長(zhǎng)修復(fù)功能的薄膜磁性體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及薄膜磁性體存儲(chǔ)裝置，特別是具有用于修復(fù)缺陷存儲(chǔ)單元的冗長(zhǎng)結(jié)構(gòu)的薄膜磁性體存儲(chǔ)裝置。
背景技術(shù)：
作為以低功耗可以進(jìn)行非易失性的數(shù)據(jù)存儲(chǔ)的存儲(chǔ)裝置，引人注目的是MRAM(Magnetic Random Access Memory)設(shè)備。MRAM設(shè)備是使用在半導(dǎo)體集成電路上形成的多個(gè)薄膜磁性體進(jìn)行非易失性的數(shù)據(jù)存儲(chǔ)而對(duì)各個(gè)薄膜磁性體可以隨機(jī)訪問的存儲(chǔ)裝置。
特別是近年來已發(fā)表了通過將利用磁隧道結(jié)(MTJMagneticTunnel Junction)的薄膜磁性體作為存儲(chǔ)單元使用而MRAM設(shè)備的性能飛速進(jìn)步的信息。
圖11是表示具有磁隧道結(jié)部的存儲(chǔ)單元(以下，簡(jiǎn)單地稱為「MTJ存儲(chǔ)單元」)的結(jié)構(gòu)的概略圖。
參見圖11，MTJ存儲(chǔ)單元具有電阻隨存儲(chǔ)數(shù)據(jù)電平而變化的隧道磁阻元件TMR和在數(shù)據(jù)讀出時(shí)用于形成通過隧道磁阻元件TMR的讀出電流Is的路徑的訪問元件ATR。訪問元件ATR，典型的是由場(chǎng)效應(yīng)晶體管形成的，所以，下面，也將訪問元件稱為訪問晶體管ATR。訪問晶體管ATR連接在隧道磁阻元件TMR與固定電壓(接地電壓Vss)之間。
圖12是說明從MTJ存儲(chǔ)單元中進(jìn)行的數(shù)據(jù)讀出的概念圖。
參見圖12，隧道磁阻元件TMR包括具有固定的一定的磁化方向的強(qiáng)磁性體層(以下，簡(jiǎn)單地稱為「固定磁化層」)FL和磁化為與外部的外加磁場(chǎng)相應(yīng)的方向的強(qiáng)磁性體層(以下，簡(jiǎn)單地稱為「自由磁化層」)VL。在固定磁化層FL與自由磁化層VL之間，設(shè)置由絕緣體膜形成的隧道勢(shì)壘(隧道膜)TB。自由磁化層VL根據(jù)寫入的存儲(chǔ)數(shù)據(jù)的電平磁化為與固定磁化層FL相同的方向或與固定磁化層FL相反的方向。由固定磁化層FL、隧道勢(shì)壘TB和自由磁化層VL形成磁隧道結(jié)。
在數(shù)據(jù)讀出時(shí)，訪問晶體管ATR隨字線WL的激活而導(dǎo)通。這樣，便可使讀出電流Is流過位線BL～隧道磁阻元件TMR～訪問晶體管ATR～接地電壓Vss的電流路徑。
隧道磁阻元件TMR的電阻根據(jù)固定磁化層FL和自由磁化層VL的磁化方向的相對(duì)關(guān)系而變化。具體而言，在固定磁化層FL的磁化方向與自由磁化層VL的磁化方向相同(平行)時(shí)，隧道磁阻元件的電阻比兩者的磁化方向相反(反平行)時(shí)小。
因此，如果使自由磁化層VL根據(jù)存儲(chǔ)數(shù)據(jù)磁化為上述2種方向中的某一方向，則在隧道磁阻元件TMR中由于讀出電流Is而發(fā)生的電壓變化就隨存儲(chǔ)數(shù)據(jù)電平而異。因此，如果在例如將位線BL預(yù)充電到一定電壓之后使讀出電流Is流過隧道磁阻元件TMR，通過檢測(cè)位線BL的電壓，便可讀出MTJ存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)。
圖13是說明對(duì)MTJ存儲(chǔ)單元的數(shù)據(jù)寫入動(dòng)作的概念圖。
參見圖13，在數(shù)據(jù)寫入時(shí)，字線WL非激活，訪問晶體管ATR截止。在該狀態(tài)下，用于將自由磁化層VL磁化為與寫入數(shù)據(jù)相應(yīng)的方向的數(shù)據(jù)寫入電流分別流過寫入數(shù)字線WDL和位線BL。自由磁化層VL的磁化方向由分別流過寫入數(shù)字線WDL和位線BL的數(shù)據(jù)寫入電流決定。
圖14是說明對(duì)MTJ存儲(chǔ)單元進(jìn)行數(shù)據(jù)寫入時(shí)的數(shù)據(jù)寫入電流與隧道磁阻元件的磁化方向的關(guān)系的概念圖。
參見圖14，橫軸H(EA)表示在隧道磁阻元件TMR內(nèi)的自由磁化層VL中加到易磁化軸(EAEasy Axis)方向的磁場(chǎng)。另一方面，縱軸H(HA)表示在自由磁化層VL中作用到難磁化軸(HAHard Axis)方向的磁場(chǎng)。磁場(chǎng)H(EA)和H(HA)分別與由分別流過位線BL和寫入數(shù)字線WDL的電流產(chǎn)生的2個(gè)磁場(chǎng)中的1個(gè)對(duì)應(yīng)。
在MTJ存儲(chǔ)單元中，固定磁化層FL的固定的磁化方向沿自由磁化層VL的易磁化軸，自由磁化層VL根據(jù)存儲(chǔ)數(shù)據(jù)的電平(“1”和“0”)沿易磁化軸方向磁化為與固定磁化層FL平行(相同)或反平行(相反)的方向。下面，在本說明書中，分別用Rmax、Rmin(其中，Rmax＞Rmin)表示分別與自由磁化層VL的2種磁化方向?qū)?yīng)的隧道磁阻元件TMR的電阻。MTJ存儲(chǔ)單元與這樣的自由磁化層VL的2種磁化方向?qū)?yīng)，可以存儲(chǔ)1位的數(shù)據(jù)(“1”和“0”)。
自由磁化層VL的磁化方向僅在外加的磁場(chǎng)H(EA)和H(HA)之和達(dá)到圖中所示的星形特性線的外側(cè)的區(qū)域時(shí)可以重新改寫。即，在外加的數(shù)據(jù)寫入磁場(chǎng)是與星形特性線的內(nèi)側(cè)的區(qū)域相當(dāng)?shù)膹?qiáng)度時(shí)，自由磁化層VL的磁化方向不變化。
如星形特性線所示的那樣，通過給自由磁化層VL施加難磁化軸方向的磁場(chǎng)，可以降低改變沿易磁化軸的磁化方向所需要的磁化閾值。
如圖14的例那樣，在設(shè)計(jì)了數(shù)據(jù)寫入時(shí)的工作點(diǎn)時(shí)，在作為數(shù)據(jù)寫入對(duì)象的MTJ存儲(chǔ)單元中，設(shè)計(jì)為易磁化軸方向的數(shù)據(jù)寫入磁場(chǎng)的強(qiáng)度成為HWR。即，為了得到該數(shù)據(jù)寫入磁場(chǎng)HWR，設(shè)計(jì)流過位線BL或?qū)懭霐?shù)字線WDL的數(shù)據(jù)寫入電流的值。通常，數(shù)據(jù)寫入磁場(chǎng)HWR用磁化方向的切換所需要的開關(guān)磁場(chǎng)HSW與余量ΔH之和表示。即，HWR＝HSW+ΔH。
為了改寫MTJ存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)即隧道磁阻元件TMR的磁化方向，必須使指定電平以上的數(shù)據(jù)寫入電流流過寫入數(shù)字線WDL和位線BL。這樣，隧道磁阻元件TMR中的自由磁化層VL就根據(jù)沿易磁化軸(EA)的數(shù)據(jù)寫入磁場(chǎng)的方向磁化為與固定磁化層FL平行或相反(反平行)的方向。一旦寫入隧道磁阻元件TMR的磁化方向即MTJ存儲(chǔ)單元的存儲(chǔ)數(shù)據(jù)在執(zhí)行心的數(shù)據(jù)寫入之前非易失地保持著。
通常，在存儲(chǔ)設(shè)備中，為了提高制造合格率，除了根據(jù)地址信號(hào)有選擇地可以訪問的多個(gè)正規(guī)存儲(chǔ)單元外，還具有用于修復(fù)發(fā)生了缺陷的正規(guī)存儲(chǔ)單元(以下，稱為「缺陷存儲(chǔ)單元」)的冗長(zhǎng)結(jié)構(gòu)。
圖15是表示具有冗長(zhǎng)結(jié)構(gòu)的先有的MRAM設(shè)備的結(jié)構(gòu)的概略框圖。在圖15中，代表性地表示出了這樣的MRAM設(shè)備中的與數(shù)據(jù)讀出關(guān)聯(lián)的結(jié)構(gòu)。
參見圖15，先有的MRAM設(shè)備具有多個(gè)正規(guī)存儲(chǔ)單元MC和用于修復(fù)缺陷存儲(chǔ)單元的備用存儲(chǔ)單元SMC配置成矩陣狀的存儲(chǔ)器陣列MA、行選擇電路RDC和列選擇電路CDC。
在存儲(chǔ)器陣列MA中，多個(gè)備用存儲(chǔ)單元SMC配置為構(gòu)成備用行。在圖15中，作為一例，表示出了配置成4行×4列的正規(guī)存儲(chǔ)單元MC和配置成1行×4列的備用存儲(chǔ)單元SMC。與這些備用存儲(chǔ)單元的行和正規(guī)存儲(chǔ)單元的行分別對(duì)應(yīng)地配置了備用字線SWL和字線WL0～WL3。即，在圖15所示的MRAM設(shè)備中，按包含缺陷存儲(chǔ)單元的不良存儲(chǔ)單元行單位利用備用行進(jìn)行置換修復(fù)。
另一方面，備用存儲(chǔ)單元SMC和正規(guī)存儲(chǔ)單元MC配置為共有存儲(chǔ)單元列。分別與存儲(chǔ)單元列對(duì)應(yīng)地配置位線BL0～BL3。分別與位線BL0～BL3對(duì)應(yīng)地設(shè)置讀出放大器SA0～SA3。讀出放大器SA0～SA3放大分別在位線BL0～BL3上傳輸?shù)臄?shù)據(jù)。
行選擇電路RDC將包含表示有無缺陷存儲(chǔ)單元即表示與否需要使用備用行的信息和用于特定不良存儲(chǔ)單元行的信息的冗長(zhǎng)信息存儲(chǔ)到內(nèi)部，根據(jù)這些冗導(dǎo)通狀態(tài)長(zhǎng)信息和輸入的行地址RA0和RA1執(zhí)行行選擇。
列選擇電路CDC根據(jù)輸入的列地址CA0和CA1執(zhí)行列選擇，將從位線BL0～BL3中的與選擇列對(duì)應(yīng)的1條位線中讀出的數(shù)據(jù)向用于在與外部間進(jìn)行數(shù)據(jù)收發(fā)的外部I/O(EI/O)輸出。
圖16是表示行選擇電路RDC的結(jié)構(gòu)的電路圖。
參見圖16，行選擇電路RDC包含構(gòu)成備用譯碼器SD和正規(guī)行譯碼器的行選擇門RLG0～RLG3。
備用譯碼器SD具有用于非易失地存儲(chǔ)冗長(zhǎng)修復(fù)使用的信息的熔斷器元件FS0～FS2。熔斷器元件FS0和FS1分別存儲(chǔ)用于表示不良存儲(chǔ)單元行的行地址RA0和RA1的電平。熔斷器元件FS2存儲(chǔ)表示是否需要使用備用行的信息。
熔斷器FS0～FS2分別通過激光輸入等引起的熔斷器元件的切斷(熔斷)而執(zhí)行編程。即，各熔斷器元件FS可以根據(jù)是熔斷狀態(tài)(切斷狀態(tài))和非熔斷狀態(tài)(導(dǎo)通狀態(tài))中的某一種狀態(tài)而非易失地保持1位的信息。
備用譯碼器SD具有用于將與熔斷器元件FS0的狀態(tài)相應(yīng)的電壓鎖存在節(jié)點(diǎn)Ng0的鎖存電路LT0、用于將與熔斷器元件FS1的狀態(tài)相應(yīng)的電壓鎖存在節(jié)點(diǎn)Ng1的鎖存電路LT1和用于將節(jié)點(diǎn)Ng0和節(jié)點(diǎn)Ng1提升到電源電壓Vcc的晶體管100。在鎖存電路LT0和LT1中，將節(jié)點(diǎn)Ng0和節(jié)點(diǎn)Ng1作為輸入側(cè)的反相器的驅(qū)動(dòng)力設(shè)計(jì)為大于晶體管100的驅(qū)動(dòng)力。
備用譯碼器SD包括分別設(shè)置在分別傳輸行地址RA0和/RA0(RA0的反相電平)的節(jié)點(diǎn)與節(jié)點(diǎn)Ns0之間的晶體管門101及102和分別設(shè)置在分別傳輸行地址RA1和/RA1(RA1的反相電平)的節(jié)點(diǎn)與節(jié)點(diǎn)Ns1之間的晶體管門103及104。晶體管門101～104由例如N溝道MOS晶體管構(gòu)成。
備用譯碼器SD進(jìn)而包括連接在電源電壓Vcc與節(jié)點(diǎn)Ns2之間的P溝道MOS晶體管105和串聯(lián)連接在節(jié)點(diǎn)Ns2與接地電壓Vss之間的N溝道MOS晶體管106、107及108。
晶體管105的柵極與接地電壓Vss連接。晶體管106的柵極與靜電Ns0連接，晶體管107的柵極與靜電Ns1連接。晶體管108的柵極通過熔斷器元件FS2與電源電壓Vcc連接。反相器109根據(jù)靜電Ns2的電壓的反相電平驅(qū)動(dòng)備用字線SWL。
下面，說明備用譯碼器SD的動(dòng)作。
在正規(guī)存儲(chǔ)單元中不存在缺陷存儲(chǔ)單元時(shí)，即不使用備用行時(shí)，熔斷器元件FS2就熔斷，成為切斷狀態(tài)。在該狀態(tài)下，晶體管108總是設(shè)定為截止?fàn)顟B(tài)，所以，靜電Ns2的電壓固定為電源電壓Vcc(高電平)。結(jié)果，備用字線SWL維持為非激活狀態(tài)(接地電壓Vss低電平)。
以下，在本說明書中，將數(shù)據(jù)、信號(hào)和信號(hào)線等的與作為2值的電壓電平的“1”對(duì)應(yīng)的高電壓電平(例如電源電壓Vcc)和與“0”對(duì)應(yīng)的低電壓電平(例如接地電壓Vss)簡(jiǎn)單地分別稱為「高電平」和「低電平」。
另一方面，為了缺陷存儲(chǔ)單元的置換修復(fù)而使用備用行時(shí)，將熔斷器元件FS2維持為導(dǎo)通狀態(tài)，同時(shí)，由熔斷器FS0和FS1決定表示不良存儲(chǔ)單元行的行地址RA0和RA1的電平。
在熔斷器元件FS0為切斷狀態(tài)時(shí)，節(jié)點(diǎn)Ng0由晶體管100設(shè)定為電源電壓Vcc(高電平)。與此相應(yīng)地，晶體管門101導(dǎo)通，而晶體管門102截止。因此，晶體管106在行地址RA0＝“1”時(shí)導(dǎo)通，在行地址RA0＝“0”時(shí)截止。
與此相反，在熔斷器元件FS0為導(dǎo)通狀態(tài)時(shí)，節(jié)點(diǎn)Ng0設(shè)定為低電平(接地電壓Vss)。與此相應(yīng)地，晶體管門102導(dǎo)通，而晶體管門101截止。因此，晶體管106在行地址RA0＝“0”時(shí)導(dǎo)通，在行地址RA0＝“1”時(shí)截止。
這樣，晶體管106在熔斷器元件FS0為切斷狀態(tài)時(shí)而RA0＝“1”(高電平)時(shí)導(dǎo)通，在熔斷器元件FS0為導(dǎo)通狀態(tài)時(shí)而行地址RA0＝“0”(低電平)時(shí)導(dǎo)通。即，與熔斷器元件FS0執(zhí)行的狀態(tài)對(duì)應(yīng)地可以使晶體管106根據(jù)行地址RA0的指定電平而導(dǎo)通。
對(duì)于行地址RA1，熔斷器元件FS1、鎖存電路LT1、晶體管門103及104和晶體管107與和行地址RA0對(duì)應(yīng)的的熔斷器元件FS0、鎖存電路LT0、晶體管門101及102和晶體管106一樣進(jìn)行設(shè)置。
因此，晶體管107與熔斷器元件FS1執(zhí)行的狀態(tài)對(duì)應(yīng)地根據(jù)行地址RA1的指定電平而導(dǎo)通。
這樣，通過在與不良存儲(chǔ)單元行對(duì)應(yīng)的行地址RA0為“1”時(shí)使熔斷器元件FS0成為切斷狀態(tài)而在行地址RA0為“0”時(shí)使熔斷器元件FS0成為導(dǎo)通狀態(tài)，可以使表示不良存儲(chǔ)單元行的行地址RA0執(zhí)行編程。同樣，利用熔斷器元件FS1可以使與不良存儲(chǔ)單元行對(duì)應(yīng)的行地址RA1執(zhí)行編程。
通過采用這樣的結(jié)構(gòu)，備用譯碼器SD在熔斷器元件FS2不熔斷而為導(dǎo)通狀態(tài)并且由熔斷器元件FS0和FS1執(zhí)行的不良存儲(chǔ)單元行的行地址與輸入的行地址RA0和RA1一致時(shí)將備用字線SWL驅(qū)動(dòng)激活為高電平。
分別與正規(guī)存儲(chǔ)單元行對(duì)應(yīng)的字線WL0～WL3的激活，分別由行選擇門RLG0～RLG3進(jìn)行控制。
行選擇門RLG0根據(jù)行地址/RA0，/RA1、和節(jié)點(diǎn)Ns2的電壓電平的AND邏輯運(yùn)算結(jié)果控制字線WL0的激活。因此，字線WL0在節(jié)點(diǎn)Ns2為低電平(即，備用字線SWL為非激活狀態(tài))并且RA0＝“0”和RA1＝“0”時(shí)激活為高電平。
同樣，行選擇門RLG1根據(jù)行地址/RA0，/RA1、和節(jié)點(diǎn)Ns2的電壓電平的AND邏輯運(yùn)算結(jié)果控制字線WL1的激活。因此，字線WL1在備用字線SWL為非激活狀態(tài)并且RA0＝“0”和RA1＝“1”時(shí)激活為高電平。
行選擇門RLG2根據(jù)行地址/RA0，/RA1、和節(jié)點(diǎn)Ns2的電壓電平的AND邏輯運(yùn)算結(jié)果控制字線WL2的激活。因此，字線WL2在備用字線SWL為非激活狀態(tài)并且RA0＝“1”和RA1＝“0”時(shí)激活為高電平。
行選擇門RLG3根據(jù)行地址/RA0，/RA1、和節(jié)點(diǎn)Ns2的電壓電平的AND邏輯運(yùn)算結(jié)果控制字線WL3的激活。因此，字線WL3在備用字線SWL為非激活狀態(tài)并且RA0＝“1”和RA1＝“1”時(shí)激活為高電平。
通過采用這樣的結(jié)構(gòu)，在備用字線SWL激活時(shí)，字線WL0～WL3就成為低電平。另一方面，在備用字線SWL為非激活狀態(tài)時(shí)，與行地址RA0和RA1的組合相應(yīng)地有選擇地激活字線WL0～WL3中的1條字線。
這樣，在圖15所示的MRAM設(shè)備中，可以利用由備用存儲(chǔ)單元SMC構(gòu)成的備用行置換修復(fù)正規(guī)存儲(chǔ)單元中的缺陷存儲(chǔ)單元。
這樣，在先有的MRAM設(shè)備中，為了實(shí)現(xiàn)冗長(zhǎng)結(jié)構(gòu)，必須設(shè)置通過激光輸入等而切斷(熔斷)的熔斷器元件。這樣，就需要激光微調(diào)裝置等特別的機(jī)器和處理工序，所以，編程處理所需要的時(shí)間和成本將增大。另外，熔斷器元件具有比較大的面積，所以，將招致MRAM設(shè)備的面積增加。此外，由于伴有激光照射等外部輸入引起的物理的破壞，所以，對(duì)其他所需要的電路也將造成損害，從而設(shè)備全體的動(dòng)作可靠性將接地。

發(fā)明內(nèi)容
本發(fā)明的目的旨在提供使用與數(shù)據(jù)存儲(chǔ)所使用的正規(guī)存儲(chǔ)單元相同的磁性體存儲(chǔ)元件可以處理冗長(zhǎng)修復(fù)所需要的信息的薄膜磁性體存儲(chǔ)裝置的結(jié)構(gòu)。
本發(fā)明是薄膜磁性體存儲(chǔ)裝置，包括存儲(chǔ)器陣列、多個(gè)編程組件、編程信息讀出部和選擇電路。在存儲(chǔ)器陣列中，多個(gè)正規(guī)存儲(chǔ)單元和用于置換修復(fù)多個(gè)正規(guī)存儲(chǔ)單元中的缺陷存儲(chǔ)單元的多個(gè)備用存儲(chǔ)單元配置成矩陣狀。多個(gè)編程組件存儲(chǔ)置換修復(fù)所使用的冗長(zhǎng)信息的1位。編程信息讀出部在數(shù)據(jù)讀出動(dòng)作執(zhí)行之前從多個(gè)編程單元中讀出冗長(zhǎng)信息。選擇電路根據(jù)由編程信息讀出部讀出的冗長(zhǎng)信息和輸入的地址信號(hào)控制對(duì)多個(gè)正規(guī)存儲(chǔ)單元和多個(gè)備用存儲(chǔ)單元的訪問。各編程組件分別具有結(jié)構(gòu)與正規(guī)存儲(chǔ)單元和備用存儲(chǔ)單元相同的2個(gè)編程單元，該2個(gè)編程單元分別存儲(chǔ)不同電平的數(shù)據(jù)。
因此，本發(fā)明的主要優(yōu)點(diǎn)是不設(shè)置熔斷器元件，具有與正規(guī)存儲(chǔ)單元和備用存儲(chǔ)單元相同的結(jié)構(gòu)，使用由小面積形成的編程單元就可以非易失地存儲(chǔ)冗長(zhǎng)信息。結(jié)果，對(duì)冗長(zhǎng)信息的編程也不伴有特別的處理工序、專用的機(jī)器和物理的破壞，從而可以和通常的數(shù)據(jù)寫入一樣進(jìn)行磁寫入。結(jié)果，就不會(huì)招致處理時(shí)間和處理成本的增大，此外，沒有影響設(shè)備全體的動(dòng)作可靠性的危險(xiǎn)性，從而可以處理冗長(zhǎng)信息。
編程信息讀出部包括用于檢測(cè)電源接通的電源接通檢測(cè)電路和響應(yīng)電源接通檢測(cè)電路的輸出在電源接通后的指定期間中用于從多個(gè)編程電源中讀出冗長(zhǎng)信息的編程信息讀出單元。選擇電路包括用于在電源接通期間中保持從多個(gè)編程單元中讀出的冗長(zhǎng)信息的鎖存電路。
這樣，僅在電源接通之后比較短的期間中使數(shù)據(jù)讀出電流通過編程單元，便可得到冗長(zhǎng)信息，所以，可以抑制編程單元的故障發(fā)生，提高動(dòng)作的可靠性。
按照本發(fā)明的其他形式，包括存儲(chǔ)器陣列、數(shù)據(jù)線、數(shù)據(jù)讀出電路和選擇電路。在存儲(chǔ)器陣列中，多個(gè)正規(guī)存儲(chǔ)單元、用于置換修復(fù)多個(gè)正規(guī)存儲(chǔ)單元中的缺陷存儲(chǔ)單元的多個(gè)備用存儲(chǔ)單元和用于存儲(chǔ)置換修復(fù)所使用的冗長(zhǎng)信息的多個(gè)編程單元配置成矩陣狀。數(shù)據(jù)線由多個(gè)正規(guī)存儲(chǔ)單元、多個(gè)備用存儲(chǔ)單元和多個(gè)編程單元所共有。數(shù)據(jù)讀出電路通過數(shù)據(jù)線從多個(gè)正規(guī)存儲(chǔ)單元、多個(gè)備用存儲(chǔ)單元和多個(gè)編程單元中讀出數(shù)據(jù)。選擇電路包括在數(shù)據(jù)讀出動(dòng)作執(zhí)行之前保持由數(shù)據(jù)讀出電路從多個(gè)編程組件中讀出的冗長(zhǎng)信息的鎖存電路。選擇電路根據(jù)地址信號(hào)和鎖存電路保持的冗長(zhǎng)信息控制對(duì)多個(gè)正規(guī)存儲(chǔ)單元和多個(gè)備用存儲(chǔ)單元的訪問。
在這樣的薄膜磁性體存儲(chǔ)裝置中，不設(shè)置熔斷器元件，具有與正規(guī)存儲(chǔ)單元和備用存儲(chǔ)單元相同的結(jié)構(gòu)，使用由小面積形成的編程單元可以非易失地存儲(chǔ)冗長(zhǎng)信息。此外，由于不需要特別設(shè)置從編程單元中進(jìn)行冗長(zhǎng)信息讀出專用的電路，所以，可以減小電路面積。另外，僅在電源接通之后比較短的期間內(nèi)使數(shù)據(jù)讀出電流通過編程單元，就可以得到冗長(zhǎng)信息，所以，可以抑制編程單元的故障發(fā)生，從而可以提高動(dòng)作的可靠性。


圖1是表示本發(fā)明實(shí)施例1的MRAM設(shè)備的結(jié)構(gòu)的框圖。
圖2A和圖2B是說明圖1所示的電源接通檢測(cè)電路的動(dòng)作的概念圖。
圖3是表示圖1所示的編程讀出放大器的結(jié)構(gòu)的電路圖。
圖4是表示圖1所示的行選擇電路的結(jié)構(gòu)的電路圖。
圖5是表示圖1所示的列選擇電路的結(jié)構(gòu)的電路圖。
圖6是說明實(shí)施例1的MRAM設(shè)備的動(dòng)作的動(dòng)作波形圖。
圖7是表示本發(fā)明實(shí)施例2的MRAM設(shè)備的結(jié)構(gòu)的框圖。
圖8是表示實(shí)施例2的行選擇電路的結(jié)構(gòu)的電路圖。
圖9是表示實(shí)施例2的列選擇電路的結(jié)構(gòu)的電路圖。
圖10是說明實(shí)施例2的MRAM設(shè)備的動(dòng)作的動(dòng)作波形圖。
圖11是表示MTJ存儲(chǔ)單元的結(jié)構(gòu)的概略圖。
圖12是說明從MTJ存儲(chǔ)單元中進(jìn)行的數(shù)據(jù)讀出的概念圖。
圖13是說明對(duì)MTJ存儲(chǔ)單元的數(shù)據(jù)寫入動(dòng)作的概念圖。
圖14是說明對(duì)MTJ存儲(chǔ)單元進(jìn)行數(shù)據(jù)寫入時(shí)的數(shù)據(jù)寫入電流與隧道磁阻元件的磁化方向的關(guān)系的概念圖。
圖15是表示具有冗長(zhǎng)結(jié)構(gòu)的先有的MRAM設(shè)備的結(jié)構(gòu)的概略框圖。
圖16是圖15所示的行選擇電路的電路結(jié)構(gòu)圖。
發(fā)明的
具體實(shí)施例方式
下面，參照附圖詳細(xì)說明本發(fā)明的實(shí)施例。以下，圖中的相同符號(hào)表示相同或相當(dāng)?shù)牟糠帧?br> 實(shí)施例1。
圖1是表示本發(fā)明實(shí)施例1的MRAM設(shè)備1的結(jié)構(gòu)的框圖。在圖1中，代表性地表示MRAM設(shè)備中包含冗長(zhǎng)結(jié)構(gòu)的與數(shù)據(jù)讀出動(dòng)作關(guān)聯(lián)的電路群。
參見圖1，實(shí)施例1的MRAM設(shè)備1具有存儲(chǔ)器陣列10、行選擇電路20、列選擇電路30、由與存儲(chǔ)器陣列10相鄰地配置的編程單元PMC構(gòu)成的編程組件PU0～PU2和用于從編程組件中讀出數(shù)據(jù)的編程信息讀出部40。
存儲(chǔ)器陣列10包括配置成矩陣狀的多個(gè)正規(guī)存儲(chǔ)單元MC和備用存儲(chǔ)單元SMC。備用存儲(chǔ)單元SMC配置為構(gòu)成備用行。即，正規(guī)存儲(chǔ)單元MC和備用存儲(chǔ)單元SMC設(shè)置為共有存儲(chǔ)單元列。
在圖1中，和圖15所示的結(jié)構(gòu)一樣，表示出了配置成4行×4列的正規(guī)存儲(chǔ)單元MC和配置成1行×4列的備用存儲(chǔ)單元SMC。但是，在本發(fā)明的應(yīng)用中，正規(guī)存儲(chǔ)單元MC和備用存儲(chǔ)單元SMC的配置個(gè)數(shù)不特別限定，可以是任意的。
分別與正規(guī)存儲(chǔ)單元行對(duì)應(yīng)地配置字線WL0～WL3，與備用行對(duì)應(yīng)地設(shè)置備用字線SWL。此外，分別與存儲(chǔ)單元列對(duì)應(yīng)地配置位線BL0～BL3。位線BL0～BL3在對(duì)應(yīng)的存儲(chǔ)單元列中由正規(guī)存儲(chǔ)單元MC和備用存儲(chǔ)單元SMC所共有。分別與位線BL0～BL3對(duì)應(yīng)地設(shè)置的讀出放大器SA0～SA3放大位線BL0～BL3中的對(duì)應(yīng)的1條位線的電壓，生成讀出數(shù)據(jù)。
編程組件PU0～PU2分別由2個(gè)編程單元構(gòu)成。編程組件PU0具有編程單元PMC0和PMC1，編程組件PU1具有編程單元PMC2和PMC3，編程組件PU2具有編程單元PMC4和PMC5。以下，統(tǒng)稱編程單元時(shí)，簡(jiǎn)單地標(biāo)記為編程單元PMC。各編程組件存儲(chǔ)1位的信息。構(gòu)成各編程組件PU的2個(gè)編程單元PMC存儲(chǔ)不同的電平的數(shù)據(jù)。
編程單元PMC配置為構(gòu)成編程單元行，與編程單元行對(duì)應(yīng)地設(shè)置編程字線PWL。圖1中表示的是編程單元PMC配置成1行×6列的結(jié)構(gòu)例，但是，在本發(fā)明的應(yīng)用中，編程單元PMC的配置個(gè)數(shù)不特別限定，可以采用任意的個(gè)數(shù)。例如，也可以將編程單元PMC配置為構(gòu)成多個(gè)編程單元行。
正規(guī)存儲(chǔ)單元MC、備用存儲(chǔ)單元SMC和編程單元PMC分別具有與圖11所示的相同的結(jié)構(gòu)。即，在正規(guī)存儲(chǔ)單元MC中，訪問晶體管ATR的柵極與對(duì)應(yīng)的字線WL連接，在備用存儲(chǔ)單元SMC中，訪問晶體管ATR的柵極與備用字線SWL連接，在編程單元PMC中，訪問晶體管ATR的柵極與編程字線PWL連接。
編程信息讀出部40具有電源接通檢測(cè)電路45和分別與編程組件PU0～PU1對(duì)應(yīng)地設(shè)置的編程讀出放大器PSA0～PSA2。
參見圖2A，電源接通檢測(cè)電路45響應(yīng)供給MRAM設(shè)備1的外部電源電壓Ext。Vcc，生成電源接通復(fù)位信號(hào)POR。電源接通復(fù)位信號(hào)POR向編程字線PWL傳輸。
參見圖2B，電源接通復(fù)位信號(hào)POR在與響應(yīng)電源接通而上升的外部電源電壓Ext.Vcc超過指定的電壓Vt的時(shí)刻相當(dāng)?shù)臅r(shí)刻tp激活為高電平。這樣，電源接通檢測(cè)電路45至少在數(shù)據(jù)讀出動(dòng)作之前可以將編程字線PWL激活為高電平。
圖3是表示編程讀出放大器PSA0～PSA2的結(jié)構(gòu)的電路圖。編程讀出放大器PSA0～PSA2具有相同的結(jié)構(gòu)，所以，代表性地說明編程讀出放大器PSA0的結(jié)構(gòu)。
參見圖3，編程讀出放大器PSA0與編程單元PMC0和PMC1對(duì)應(yīng)地設(shè)置。編程讀出放大器PSA0具有用于向節(jié)點(diǎn)N0和N1供給一定電流Ic的電流供給部70、在節(jié)點(diǎn)N0和接地電壓Vss之間與編程單元PMC0串聯(lián)連接的N溝道MOS晶體管73和在節(jié)點(diǎn)N1和接地電壓Vss之間與編程單元PMC1串聯(lián)連接的N溝道MOS晶體管74。電流供給部70具有分別與節(jié)點(diǎn)N0和N1對(duì)應(yīng)地設(shè)置的電流源71和72。
如前所述，各編程單元PMC具有與正規(guī)存儲(chǔ)單元MC和備用存儲(chǔ)單元SMC相同的結(jié)構(gòu)。例如，編程單元PMC0具有在節(jié)點(diǎn)N0和接地電壓Vss之間串聯(lián)連接的隧道磁阻元件TMR0和訪問晶體管ATR0。同樣，編程單元PMC1具有在節(jié)點(diǎn)N1和接地電壓Vss之間串聯(lián)連接的隧道磁阻元件TMR1和訪問晶體管ATR1。
編程單元PMC0和PMC1分別存儲(chǔ)不同的電平(“1”，“0”)的數(shù)據(jù)。即，隧道磁阻元件TMR0和TMR1的電阻各設(shè)定為Rmax和Rmin中的一方。
編程單元PMC0和PMC1內(nèi)的訪問晶體管ATR0和ATR1響應(yīng)編程字線PWL的激活即電源接通復(fù)位信號(hào)POR的激活而導(dǎo)通。
這樣，響應(yīng)電源接通復(fù)位信號(hào)POR的激活而在節(jié)點(diǎn)N0和N1之間發(fā)生隧道磁阻元件TMR0和TMR1的電阻差即與存儲(chǔ)數(shù)據(jù)電平的不同對(duì)應(yīng)的極性的電壓差。
編程讀出放大器PSA0進(jìn)而具有用于放大節(jié)點(diǎn)N0和N1間的電壓差而生成編程信號(hào)XRA0的讀出放大器75。例如，在編程單元PMC0和PMC1分別存儲(chǔ)“1”和“0”時(shí)，編程信號(hào)XRA0設(shè)定為“1”(高電平)，在編程單元PMC0和PMC1分別存儲(chǔ)“0”和“1”時(shí)，就設(shè)定為“0”(低電平)。這樣，各編程組件就利用分別存儲(chǔ)不同的電平的2個(gè)編程單元PMC存儲(chǔ)1位信息。
再次參見圖1，編程組件PU0～PU2分別存儲(chǔ)與圖16所示的熔斷器元件FS0～FS2相同的1位信息。編程讀出放大器PSA0～PSA2根據(jù)對(duì)應(yīng)的編程組件分別存儲(chǔ)的1位信息分別生成編程信號(hào)XRA0、XRA1和XUSE。
因此，編程信號(hào)XRA0和XRA1表示用于表示不良存儲(chǔ)單元行的行地址RA0和RA1的電平，編程信號(hào)XUSE表示作為冗長(zhǎng)結(jié)構(gòu)而配置的備用行是使用狀態(tài)/非使用狀態(tài)中的哪一種狀態(tài)。也將使用編程單元(編程組件)存儲(chǔ)的置換修復(fù)使用的這些信息總稱為「冗長(zhǎng)信息」。
行選擇電路20從編程信息讀出部40接收編程信號(hào)XRA0、XRA1、XUSE和行地址RA0和RA1，有選擇地激活字線WL0～WL3和備用字線SWL中的1條字線。
參見圖4，行選擇電路20包括用于根據(jù)冗長(zhǎng)信息進(jìn)行地址判斷的備用譯碼器50和與正規(guī)行譯碼器相當(dāng)?shù)男羞x擇門RLG0～RLG3。
備用譯碼器50從圖16所示的先有的備用譯碼器SD中省略了熔斷器元件FS0～FS2的配置，而與接收編程信號(hào)XRA0、XRA1、XUSE的輸入的結(jié)構(gòu)相當(dāng)。
即，備用譯碼器50包括用于分別鎖存編程信號(hào)XRA0和XRA1的鎖存電路51及52、由N溝道MOS晶體管構(gòu)成的晶體管門53～56和在電源電壓Vcc與接地電壓Vss之間串聯(lián)連接的P溝道MOS晶體管57及N溝道MOS晶體管58～60。
此外，備用譯碼器50包括用于使與晶體管57和58的連接節(jié)點(diǎn)相當(dāng)?shù)墓?jié)點(diǎn)Nc的電壓電平反相的反相器61和用于鎖存編程信號(hào)XUSE的鎖存電路62。備用字線SWL驅(qū)動(dòng)為與反相器61的輸出相應(yīng)的電壓。鎖存電路51、52和62在電源接通中分別保持編程信號(hào)XRA0、XRA1和XUSE。
鎖存電路51和52將響應(yīng)電源接通復(fù)位信號(hào)POR的激活而生成的編程信號(hào)XRA0和XRA1的反相電平分別保持在節(jié)點(diǎn)Na和Nb。
晶體管門53在節(jié)點(diǎn)Na的電壓為高電平時(shí)導(dǎo)通，將行地址/RA0向晶體管58的柵極傳輸。晶體管門54與晶體管門53相輔地導(dǎo)通，在導(dǎo)通狀態(tài)時(shí)將行地址RA0向晶體管58的柵極傳輸。因此，晶體管58在編程信號(hào)XRA0和行地址RA0的電平一致時(shí)導(dǎo)通。
同樣，晶體管門55在節(jié)點(diǎn)Nb為高電平時(shí)導(dǎo)通，將行地址/RA1向晶體管59的柵極傳輸。晶體管門56與晶體管門55相輔地導(dǎo)通，在導(dǎo)通狀態(tài)時(shí)將行地址RA1向晶體管59的柵極傳輸。因此，晶體管59在編程信號(hào)XRA1和行地址RA1的電平一致時(shí)導(dǎo)通。
鎖存電路62將晶體管60的柵極電壓維持在鎖存的編程信號(hào)XUSE的電平。因此，晶體管60在編程信號(hào)XUSE設(shè)定為“1”(高電平)時(shí)導(dǎo)通，而在編程信號(hào)XUSE設(shè)定為“0”(低電平)時(shí)截止。
因此，在備用行的不使用狀態(tài)時(shí)編程信號(hào)XUSE設(shè)定為“ 0”(低電平)，所以，晶體管60固定地截止，不論行地址RA0、RA1如何，備用字線SWL都維持為非激活狀態(tài)(低電平)。
另一方面，在編程信號(hào)XUSE設(shè)定為“1”(高電平)的備用行的使用狀態(tài)時(shí)，表示不良存儲(chǔ)單元行的編程信號(hào)XRA0和XRA1分別與輸入的行地址RA0和RA1一致時(shí)，備用字線SWL激活為高電平。但是，在兩者不一致時(shí)，即輸入的行地址RA0、RA1未選擇不良存儲(chǔ)單元行時(shí)，備用字線SWL就是非激活狀態(tài)(低電平)。這樣，備用譯碼器就進(jìn)行輸入的行地址與由冗長(zhǎng)信息表示的不良行地址是否一致的判斷。
行選擇門RLG0～RLG3具有與圖16所示的行選擇門RLG0～RLG3相同的結(jié)構(gòu)，在備用字線SWL為非激活狀態(tài)時(shí)，根據(jù)行地址RA0和RA1有選擇地激活字線WL0～WL3的1條字線。另一方面，在備用字線SWL已激活時(shí)，字線WL0～WL3都成為非激活狀態(tài)(低電平)。
因此，備用譯碼器50備用行由編程信號(hào)XUSE設(shè)定為使用狀態(tài)并且編程信號(hào)XRA0和XRA1與行地址RA0和RA1一致時(shí)，就將備用字線SWL激活為高電平。在除此以外的情況時(shí)，備用字線SWL維持為低電平。
再次參見圖1，位線BL0～BL3分別由行選擇電路20有選擇地激活，讀出與字線WL0～WL3中的1條或與備用字線SWL對(duì)應(yīng)的正規(guī)存儲(chǔ)單元MC和備用存儲(chǔ)單元SMC的某一個(gè)的存儲(chǔ)數(shù)據(jù)對(duì)應(yīng)的電壓。讀出放大器SA0～SA3放大位線BL0～BL3的電壓，生成讀出數(shù)據(jù)。
參見圖5，列選擇電路30具有分別設(shè)置在與外部I/O(EI/O)連接的節(jié)點(diǎn)No和位線BL0～BL3之間的列選擇開關(guān)31～34。列選擇開關(guān)31～34分別由例如N溝道MOS晶體管構(gòu)成。列選擇開關(guān)31～34的通/斷分別與列選擇線CSL0～CSL3相應(yīng)地設(shè)定。
列選擇電路30進(jìn)而具有分別用于控制列選擇線CSL0～CSL3的激活的流通選擇門CSG0～CSG3。列選擇門CSG0～CSG3根據(jù)列地址CA0和CA1控制列選擇線CSL0～CSL3的激活。例如，在流通地址CA0＝“0”并且CA1＝“0”時(shí)，列選擇線CSL0由列選擇門CSG0激活為高電平。因此，這時(shí)，讀出到位線BL0上的數(shù)據(jù)向外部I/O(EI/O)傳輸。這樣，4條列選擇線CSL0～CSL3中的1條就根據(jù)2個(gè)列地址CA0、CA1的電平的組合(4種)而激活為高電平。
參見圖6，在時(shí)刻t0，對(duì)MRAM設(shè)備1接通電源，開始進(jìn)行初始動(dòng)作。響應(yīng)外部電源電壓Ext.Vcc的上升而電源接通復(fù)位信號(hào)POR激活為高電平。響應(yīng)電源接通復(fù)位信號(hào)POR的激活，從由編程單元PMC構(gòu)成的編程組件PU中進(jìn)行冗長(zhǎng)信息讀出，生成編程信號(hào)XUSE、XRA0和XRA1。
在圖6中，作為一例，表示了編程信號(hào)XUSE、XRA0、XRA1分別為“1”(高電平)的情況。這時(shí)，將備用行設(shè)定為使用狀態(tài)(XUSE＝“1”)，行地址RA0＝RA1＝“1”作為不良行地址進(jìn)行處理。在備用譯碼器50中，節(jié)點(diǎn)Na和Nb的電壓電平根據(jù)生成的編程信號(hào)XRA0和XRA1的電平分別保持為低電平。
這樣，在數(shù)據(jù)讀出動(dòng)作進(jìn)行之前的初始動(dòng)作時(shí)，讀出編程組件存儲(chǔ)的冗長(zhǎng)信息，由鎖存電路保持在備用譯碼器50內(nèi)。與此相應(yīng)地，在時(shí)刻ts以后，設(shè)備成為可以使用的狀態(tài)，從而可以進(jìn)行通常的數(shù)據(jù)讀出。
在圖6中，表示了在初始動(dòng)作之也維持電源接通復(fù)位信號(hào)的激活即編程字線PWL的激活的動(dòng)作例，但是，也可以將編程字線PWL的激活期間限定為初始動(dòng)作內(nèi)的指定期間。這時(shí)，由設(shè)置在備用譯碼器50內(nèi)的鎖存電路保持編程信號(hào)XUSE、XRA0和XRA1的電平。換言之，如圖6所示，在電源接通期間中，在維持編程字線PWL的激活的動(dòng)作狀態(tài)下，在備用譯碼器50內(nèi)也可以省略鎖存電路的配置。但是，如果配置了鎖存電路，僅在電源接通之后比較短的期間中使數(shù)據(jù)讀出電流通過編程單元，便可得到冗長(zhǎng)信息，所以，可以抑制編程單元的故障發(fā)生，從而可以提高動(dòng)作的可靠性。通過縮短在編程單元中的電流通過期間，可以提高編程單元的動(dòng)作的可靠性。
在時(shí)刻ts以后，在設(shè)定為輸入的行地址RA0＝RA1＝“0”的期間(時(shí)刻ts～t1)，由于行地址RA0和RA1分別與編程信號(hào)XRA0和XRA1(不良行地址)不一致，所以，節(jié)點(diǎn)Nc的電壓設(shè)定為高電平。因此，備用字線SWL設(shè)定為非激活狀態(tài)(低電平)，與正規(guī)存儲(chǔ)單元對(duì)應(yīng)的字線WL0有選擇地激活為高電平。
其次，在時(shí)刻t1，行地址發(fā)生變化，設(shè)定為RA0＝“1”和RA1＝“0”。這時(shí)，行地址RA0和RA1與編程信號(hào)XRA0和XRA1(不良行地址)也完全不一致。因此，節(jié)點(diǎn)Nc維持為高電平，備用字線SWL維持非激活狀態(tài)(低電平)。此外，響應(yīng)行地址的變化，取代字線WL0，WL1有選擇地激活(高電平)。
此外，在時(shí)刻t2，行地址進(jìn)而發(fā)生變化，設(shè)定為RA0＝RA1＝“1”。在該狀態(tài)下，行地址RA0和RA1與編程信號(hào)XRA0和XRA1(不良行地址)完全一致。即，選擇不良存儲(chǔ)單元行。這時(shí)，節(jié)點(diǎn)Nc的電壓從高電平變化為低電平。
與此相應(yīng)地，備用字線SWL激活為高電平，字線WL0～WL3非激活，保持低電平。這樣，在指示了對(duì)不良存儲(chǔ)單元行的訪問時(shí)，取代不良存儲(chǔ)單元行，對(duì)備用行進(jìn)行訪問。結(jié)果，便可置換修復(fù)缺陷存儲(chǔ)單元，從而可以執(zhí)行正常的讀出動(dòng)作。
按照實(shí)施例1的結(jié)構(gòu)，不設(shè)置熔斷器元件，具有與正規(guī)存儲(chǔ)單元和備用存儲(chǔ)單元相同的結(jié)構(gòu)，使用由小面積形成的編程單元PMC，就可以非易失地存儲(chǔ)置換修復(fù)所使用的冗長(zhǎng)信息。
這樣，對(duì)于冗長(zhǎng)信息的編程，不需要特別的處理工序和專用的機(jī)器，不伴有物理的破壞也可以和通常的數(shù)據(jù)寫入一樣進(jìn)行磁寫入。因此，不會(huì)招致處理時(shí)間和處理成本的增大，此外，沒有影響設(shè)備全體的動(dòng)作的可靠性的危險(xiǎn)性，可以處理冗長(zhǎng)信息。
此外，每2個(gè)分別存儲(chǔ)不同電平的數(shù)據(jù)的編程單元PMC構(gòu)成存儲(chǔ)1位的信息的編程組件PU，所以，如圖3所示，可以簡(jiǎn)化用于從編程組件PU中讀出信息的編程讀出放大器PSA的結(jié)構(gòu)。
實(shí)施例2.
在圖7中，代表性地表示出了實(shí)施例2的MRAM設(shè)備2中與包含冗長(zhǎng)結(jié)構(gòu)的數(shù)據(jù)讀出動(dòng)作關(guān)聯(lián)的電路群。
參見圖7，在實(shí)施例2的結(jié)構(gòu)中，編程單元PMC配置為在存儲(chǔ)器陣列10內(nèi)共有正規(guī)存儲(chǔ)單元MC和備用存儲(chǔ)單元SMC以及存儲(chǔ)單元列。此外，各編程單元PMC非易失地存儲(chǔ)構(gòu)成冗長(zhǎng)信息的1位信息。
例如，編程信號(hào)XRA0、XRA1和XUSE分別使用編程單元PMC0～PMC2進(jìn)行存儲(chǔ)。冗長(zhǎng)信息通過與通常數(shù)據(jù)向正規(guī)存儲(chǔ)單元中寫入時(shí)相同的數(shù)據(jù)寫入動(dòng)作寫入編程單元PMC。
即，在存儲(chǔ)器陣列10中，和實(shí)施例1一樣，設(shè)置了配置成4行×4列的正規(guī)存儲(chǔ)單元MC、配置成1行×4列的備用存儲(chǔ)單元SMC和配置成1行×4列的編程單元PMC(PMC0～PMC3)。即，在存儲(chǔ)器陣列10全體中，具有相同結(jié)構(gòu)的備用存儲(chǔ)單元SMC、存儲(chǔ)單元MC和編程單元PMC配置成6行×4列。
在實(shí)施例1的結(jié)構(gòu)中，分別與由備用存儲(chǔ)單元SMC、正規(guī)存儲(chǔ)單元MC和編程單元PMC所共有的存儲(chǔ)單元列對(duì)應(yīng)地分別配置位線BL0～BL3和讀出放大器SA1～SA3，即，從編程單元PMC中進(jìn)行的數(shù)據(jù)讀出與備用存儲(chǔ)單元SMC和正規(guī)存儲(chǔ)單元MC一樣，與實(shí)施例1的結(jié)構(gòu)不同，由位線BL0～BL3和讀出放大器SA0～SA3進(jìn)行。這樣，就不必配置用于從編程單元PMC中進(jìn)行數(shù)據(jù)讀出的專用電路，所以，可以簡(jiǎn)化電路結(jié)構(gòu)。
MRAM設(shè)備2與MRAM設(shè)備1比較，不同的地方在于進(jìn)而具有行選擇電路25和列選擇電路35，取代了行選擇電路20和列選擇電路30。關(guān)于MRAM設(shè)備2的其他方面，與實(shí)施例1的MRAM設(shè)備1相同，所以，不重復(fù)詳細(xì)的說明。
圖8是表示實(shí)施例2的行選擇電路25的結(jié)構(gòu)的電路圖。
參見圖8，行選擇電路25包括備用譯碼器80和與正規(guī)行譯碼器相當(dāng)?shù)男羞x擇門RLG#0～RLG#3。
備用譯碼器80與圖4所示的備用譯碼器50的結(jié)構(gòu)相比，不同的地方在于，進(jìn)而具有用于控制編程信號(hào)XRA0向鎖存電路51的傳輸?shù)木w管門81、用于控制編程信號(hào)XRA1向鎖存電路52的傳輸?shù)木w管門82、將控制信號(hào)SWLB反相的反相器83、用于驅(qū)動(dòng)備用字線SWL的電壓的邏輯門84和用于控制編程信號(hào)XUSE向鎖存電路62的傳輸?shù)木w管門85。此外，還配置了用于根據(jù)控制信號(hào)SWLB驅(qū)動(dòng)編程字線PWL的信號(hào)緩沖器90。
控制信號(hào)SWLB至少在通常的數(shù)據(jù)讀出動(dòng)作執(zhí)行之前為了讀出編程單元PMC的存儲(chǔ)數(shù)據(jù)即冗長(zhǎng)信息而在指定期間激活為高電平。在控制信號(hào)SWLB的激活期間，編程字線PWL激活為高電平。與此相應(yīng)地，圖7所示的編程單元PMC0～PMC3的存儲(chǔ)數(shù)據(jù)分別讀出到位線BL0～BL3上。
參見圖9，實(shí)施例2的列選擇電路35與圖5所示的實(shí)施例1的列選擇電路30相比，不同的地方在于，進(jìn)而配置了分別用于傳輸編程信號(hào)XRA0、XRA1還XUSE的編程信號(hào)線SL0～SL2。其他部分的結(jié)構(gòu)還動(dòng)作與列選擇電路30相同，所以，不重復(fù)詳細(xì)的說明。
編程信號(hào)線SL0～SL2是為了將位線BL0～BL2上的數(shù)據(jù)向行選擇電路25傳輸而配置的。通過采用這樣的結(jié)構(gòu)，進(jìn)行和通常的數(shù)據(jù)讀出相同的動(dòng)作便可讀出編程單元存儲(chǔ)的冗長(zhǎng)信息。在進(jìn)行通常動(dòng)作之前，根據(jù)編程單元PMC的存儲(chǔ)數(shù)據(jù)(冗長(zhǎng)信息)而生成的編程信號(hào)XRA0、XRA1和XUSE從列選擇電路35向行選擇電路25傳輸。
再次參見圖8，晶體管門81響應(yīng)控制信號(hào)SWLB的激活而將列選擇電路35的編程信號(hào)XRA0向鎖存電路51傳輸。同樣，晶體管門82和85將列選擇電路35的編程信號(hào)XRA1和XUSE分別向鎖存電路52和62傳輸。這樣，晶體管58、59、60的柵極電壓和節(jié)點(diǎn)Nc的電壓就設(shè)定為與實(shí)施例1相同。
邏輯門84根據(jù)由反相器83反相后的控制信號(hào)SWLB和反相器61的輸出驅(qū)動(dòng)備用字線SWL。因此，在控制信號(hào)SWLB的激活期間即編程單元PMC的數(shù)據(jù)讀出期間，備用字線SWL維持為非激活狀態(tài)。另外，在編程單元PMC的數(shù)據(jù)讀出期間以外，根據(jù)節(jié)點(diǎn)Nc的電壓電平與實(shí)施例1一樣地控制備用字線SWL的激活。
構(gòu)成正規(guī)行譯碼器的行選擇門RLG#0～RLG#3對(duì)于實(shí)施例1的行選擇門RLG0～RLG3的輸出進(jìn)而在與反相器83的輸出之間分別進(jìn)行AND邏輯運(yùn)算，控制字線WL0～WL3的激活。
即，在編程單元的數(shù)據(jù)讀出期間(控制信號(hào)SWLB＝高電平)，字線WL0～WL3固定為非激活狀態(tài)。另一方面，在編程單元的數(shù)據(jù)讀出期間以外(控制信號(hào)SWLB＝低電平)，字線WL0～WL3的激活控制為與實(shí)施例1一樣。
參見圖10，在時(shí)刻t0，對(duì)MRAM設(shè)備1接通電源，開始進(jìn)行初始動(dòng)作時(shí)，作為初始動(dòng)作的一環(huán)，為了進(jìn)行編程電源的數(shù)據(jù)讀出即冗長(zhǎng)信息的讀出，控制信號(hào)SWLB在指定期間激活為高電平。與此相應(yīng)地，編程字線PWL在指定期間也激活為高電平。例如，使用圖2所示的電源接通檢測(cè)電路45，在觸發(fā)了電源接通檢測(cè)電路的指定期間中，可以將控制信號(hào)SWLB激活。
響應(yīng)編程字線PWL的激活，進(jìn)行編程單元PMC的冗長(zhǎng)信息讀出，表示編程信號(hào)XRA0、XRA1和XUSE的電平的數(shù)據(jù)分別讀出到位線BL0～BL2上。在圖10中，編程信號(hào)XRA0、XRA1和XUSE分別設(shè)定為“1”(高電平)。
在編程單元的數(shù)據(jù)讀出期間，傳輸?shù)叫羞x擇電路25中的編程信號(hào)XRA0、XRA1和XUSE分別由鎖存電路51、52和62保持。與此相應(yīng)地，節(jié)點(diǎn)Na和Nb設(shè)定為低電平。另外，備用行由編程信號(hào)XUSE設(shè)定為使用狀態(tài)。這樣，晶體管60的柵極維持為高電平，從而晶體管60固定為導(dǎo)通狀態(tài)。
這樣，在完成編程單元的冗長(zhǎng)信息讀出之后，讀出的冗長(zhǎng)信息由鎖存電路保持在備用譯碼器80內(nèi)。于是，在時(shí)刻ts以后，設(shè)備就成為可以使用的狀態(tài)，從而可以進(jìn)行通常的數(shù)據(jù)讀出。
在時(shí)刻ts以后，在輸入的行地址設(shè)定為RA0＝RA1＝“0”的期間(時(shí)刻ts～t1)，和圖6一樣，備用字線SWL設(shè)定為非激活狀態(tài)(低電平)，與正規(guī)存儲(chǔ)單元對(duì)應(yīng)的字線WL0有選擇地激活為高電平。
其次，在時(shí)刻t1，行地址發(fā)生變化，設(shè)定為RA0＝“1”和RA1＝“0”。這時(shí)，行地址RA0和RA1與編程信號(hào)XRA0和XRA1的電平也完全不一致，所以，備用字線SWL維持非激活(低電平)。此外，響應(yīng)行地址的變化，WL1取代字線WL0有選擇地激活(高電平)。
此外，在時(shí)刻t2，行地址進(jìn)而變化，設(shè)定為RA0＝RA1＝“1”。在該狀態(tài)，選擇了不良存儲(chǔ)單元行，所以，備用字線SWL激活為高電平，字線WL0～WL3為低電平，保持非激活狀態(tài)。因此，與實(shí)施例1一樣，可以用備用行置換修復(fù)包含缺陷存儲(chǔ)單元的不良存儲(chǔ)單元行，從而可以進(jìn)行正常的讀出動(dòng)作。
此外，按照實(shí)施例2的結(jié)構(gòu)，可以就編程單元PMC配置到存儲(chǔ)器陣列10內(nèi)，共有正規(guī)存儲(chǔ)單元MC和備用存儲(chǔ)單元SMC和相同的位線BL0～BL3以及讀出放大器SA0～SA3。這樣，就不必特別設(shè)置從編程單元進(jìn)行的冗長(zhǎng)信息讀出專用的讀出放大器，所以，可以減小電路面積。
在本實(shí)施例中，代表性地表示了設(shè)置備用行而以存儲(chǔ)單元行單位進(jìn)行冗長(zhǎng)置換的結(jié)構(gòu)，但是，在利用備用列的以存儲(chǔ)單元列單位進(jìn)行的冗長(zhǎng)置換或利用備用數(shù)據(jù)線以數(shù)據(jù)線塊單位進(jìn)行的冗長(zhǎng)置換中也可以利用同樣的結(jié)構(gòu)進(jìn)行冗長(zhǎng)信息的存儲(chǔ)、讀出和根據(jù)冗長(zhǎng)信息進(jìn)行地址判斷。
權(quán)利要求
1.一種薄膜磁性體存儲(chǔ)裝置，其特征在于具有多個(gè)正規(guī)存儲(chǔ)單元和用于置換修復(fù)上述多個(gè)正規(guī)存儲(chǔ)單元中的缺陷存儲(chǔ)單元的多個(gè)備用存儲(chǔ)單元配置成矩陣狀的存儲(chǔ)器陣列、分別用于存儲(chǔ)上述置換修復(fù)所使用的冗長(zhǎng)信息的1位的多個(gè)編程組件、用于在數(shù)據(jù)讀出動(dòng)作進(jìn)行之前從上述多個(gè)編程組件中讀出上述冗長(zhǎng)信息的編程信息讀出部和根據(jù)由上述編程信息讀出部讀出的上述冗長(zhǎng)信息和輸入的地址信號(hào)控制對(duì)上述多個(gè)正規(guī)存儲(chǔ)單元和上述多個(gè)備用存儲(chǔ)單元的訪問的選擇電路，上述各編程組件分別具有結(jié)構(gòu)與上述正規(guī)存儲(chǔ)單元和上述備用存儲(chǔ)單元相同的2個(gè)編程單元，上述2個(gè)編程單元分別存儲(chǔ)不同電平的數(shù)據(jù)。
2.按權(quán)利要求1所述的薄膜磁性體存儲(chǔ)裝置，其特征在于上述編程信息讀出部包括用于檢測(cè)電源接通的電源接通檢測(cè)電路和分別與上述多個(gè)編程組件對(duì)應(yīng)地設(shè)置的分別響應(yīng)上述電源接通而用于讀出對(duì)應(yīng)的編程組件存儲(chǔ)的信息的多個(gè)編程信息讀出組件。
3.按權(quán)利要求2所述的薄膜磁性體存儲(chǔ)裝置，其特征在于上述各編程單元具有串聯(lián)連接的電阻隨磁寫入的存儲(chǔ)數(shù)據(jù)的電平而變化的磁阻元件和響應(yīng)上述電源接通而導(dǎo)通的訪問元件，上述各編程信息讀出組件包括分別通過對(duì)應(yīng)的2個(gè)編程單元與指定的固定電壓連接的第1和第2節(jié)點(diǎn)、用于向上述第1和第2節(jié)點(diǎn)供給指定電流的電流供給部和放大上述第1和第2電壓差用于生成與上述對(duì)應(yīng)的編程組件存儲(chǔ)的信息相應(yīng)的電壓的讀出放大器。
4.按權(quán)利要求1所述的薄膜磁性體存儲(chǔ)裝置，其特征在于上述多個(gè)備用存儲(chǔ)單元配置為構(gòu)成1個(gè)以上的備用存儲(chǔ)單元行，上述編程單元配置為構(gòu)成1個(gè)以上的編程存儲(chǔ)單元行，上述薄膜磁性體存儲(chǔ)裝置進(jìn)而具有對(duì)上述正規(guī)存儲(chǔ)單元的各行設(shè)置的字線、對(duì)上述備用存儲(chǔ)單元的各行設(shè)置的備用字線和對(duì)上述編程存儲(chǔ)單元各行設(shè)置的至少在上述數(shù)據(jù)讀出動(dòng)作之前的指定期間激活的編程字線，上述正規(guī)存儲(chǔ)單元具有串聯(lián)連接的電阻隨磁寫入的存儲(chǔ)數(shù)據(jù)的電平而變化的磁阻元件和響應(yīng)對(duì)應(yīng)的字線的激活而導(dǎo)通的訪問元件，上述備用存儲(chǔ)單元具有串聯(lián)連接的與上述正規(guī)存儲(chǔ)單元相同的磁阻元件和響應(yīng)對(duì)應(yīng)的備用字線的激活而導(dǎo)通的訪問元件，上述編程單元具有串聯(lián)連接的與上述正規(guī)存儲(chǔ)單元相同的磁阻元件和響應(yīng)對(duì)應(yīng)的編程字線的激活而導(dǎo)通的訪問元件，上述選擇電路根據(jù)上述地址信號(hào)和上述冗長(zhǎng)信息控制上述多個(gè)字線和上述備用字線的激活。
5.按權(quán)利要求4所述的薄膜磁性體存儲(chǔ)裝置，其特征在于上述編程信息讀出部包括用于檢測(cè)電源接通的電源接通檢測(cè)電路，上述編程字線響應(yīng)上述電源接通在上述指定期間激活，上述選擇電路包括用于在電源接通期間中保持從上述多個(gè)編程組件中讀出的上述冗長(zhǎng)信息的鎖存電路。
6.按權(quán)利要求1所述的薄膜磁性體存儲(chǔ)裝置，其特征在于上述編程信息讀出部包括用于檢測(cè)電源接通的電源接通檢測(cè)電路和響應(yīng)上述電源接通檢測(cè)電路的輸出而用于在上述電源接通之后的指定期間從上述多個(gè)編程單元中讀出上述冗長(zhǎng)信息的編程信息讀出組件，上述選擇電路包括用于在電源接通期間中保持從上述多個(gè)編程組件中讀出的上述冗長(zhǎng)信息的鎖存電路。
7.一種薄膜磁性體存儲(chǔ)裝置，其特征在于具有多個(gè)正規(guī)存儲(chǔ)單元和用于置換修復(fù)上述多個(gè)正規(guī)存儲(chǔ)單元中的缺陷存儲(chǔ)單元的多個(gè)備用存儲(chǔ)單元以及用于存儲(chǔ)上述置換修復(fù)所使用的冗長(zhǎng)信息的多個(gè)編程單元配置成矩陣狀的存儲(chǔ)器陣列、由上述多個(gè)正規(guī)存儲(chǔ)單元和上述多個(gè)備用存儲(chǔ)單元以及上述多個(gè)編程單元所共有的數(shù)據(jù)線、用于通過上述數(shù)據(jù)線從上述多個(gè)正規(guī)存儲(chǔ)單元和上述多個(gè)備用存儲(chǔ)單元以及上述多個(gè)編程單元中讀出數(shù)據(jù)的數(shù)據(jù)讀出電路和包括在數(shù)據(jù)讀出動(dòng)作進(jìn)行之前保持由上述數(shù)據(jù)讀出電路從上述多個(gè)編程單元中讀出的上述冗長(zhǎng)信息的鎖存電路的選擇電路，上述選擇電路根據(jù)地址信號(hào)和上述鎖存電路保持的上述冗長(zhǎng)信息控制對(duì)上述多個(gè)正規(guī)存儲(chǔ)單元和上述多個(gè)備用存儲(chǔ)單元的訪問。
8.按權(quán)利要求7所述的薄膜磁性體存儲(chǔ)裝置，其特征在于上述多個(gè)正規(guī)存儲(chǔ)單元、上述多個(gè)備用存儲(chǔ)單元和上述多個(gè)編程單元配置成共有存儲(chǔ)單元列，用以分別構(gòu)成多個(gè)正規(guī)存儲(chǔ)單元行、1個(gè)以上的備用存儲(chǔ)單元行和1個(gè)以上的編程存儲(chǔ)單元行，上述薄膜磁性體存儲(chǔ)裝置進(jìn)而具有對(duì)上述正規(guī)存儲(chǔ)單元各行設(shè)置的字線、對(duì)上述備用存儲(chǔ)單元各行設(shè)置的備用字線和對(duì)上述編程單元各行設(shè)置的在上述數(shù)據(jù)讀出動(dòng)作之前的指定期間激活的編程字線，上述數(shù)據(jù)線對(duì)上述存儲(chǔ)單元各列而設(shè)置，上述選擇電路在上述指定期間通過上述數(shù)據(jù)線接收上述冗長(zhǎng)信息，同時(shí)在數(shù)據(jù)讀出動(dòng)作時(shí)根據(jù)上述地址信號(hào)和上述冗長(zhǎng)信息控制上述多個(gè)字線和上述多個(gè)備用字線的激活。
全文摘要
與存儲(chǔ)器陣列(10)相鄰地配置的編程組件(PU0～PU2)分別各存儲(chǔ)置換修復(fù)所需要的冗長(zhǎng)信息的1位。在通常的數(shù)據(jù)讀出動(dòng)作之前，從編程組件中讀出的冗長(zhǎng)信息鎖存到行選擇電路(20)內(nèi)。行選擇電路(20)根據(jù)由冗長(zhǎng)信息表示的不良行地址與輸入的行地址(RA0，RA1)的一致判斷有選擇地激活與正規(guī)存儲(chǔ)單元對(duì)應(yīng)的字線(WL0～WL3)和備用字線(SWL)中的1條字線。
文檔編號(hào)H01L27/105GK1433023SQ0214345
公開日2003年7月30日 申請(qǐng)日期2002年9月26日 優(yōu)先權(quán)日2002年1月15日
發(fā)明者大谷順 申請(qǐng)人:三菱電機(jī)株式會(huì)社