專利名稱：半導體存儲器件的倒裝芯片接口電路及倒裝芯片接口方法
技術領域：
本發(fā)明涉及一種半導體存儲器件的倒裝芯片接口電路及其接口方法。更具體的說，本發(fā)明涉及這樣一種電路和方法，其用于在半導體存儲器件的兩個芯片以鏡面方式組合并封裝為倒裝芯片時確定具有綁定(bonding)選擇數據的接口。
背景技術：
半導體封裝通常通過在主板上形成信號輸入/輸出端子并將半導體芯片封裝安裝其上而形成，由此，可以保護通過在襯底上沉積多種電子電路和導線而形成的單個器件和集成電路等不受如灰塵、濕氣、電子和機械負載等各種外部環(huán)境的影響，從而最優(yōu)化半導體芯片的性能。由于半導體芯片集成度變得越來越高，并具有更高的性能、更高的功能和更高的小型化程度，因此，半導體封裝需要多個管腳和更多的小型化技術，以減小封裝的體積和重量。由此發(fā)展了球柵陣列(BGA)封裝，其使用焊球作為輸入/輸出端子。然而，由于采用綁定線將半導體芯片連接到封裝上，并且，因為封裝的體積由于綁定線回路而增加，因此，限制了如母板的電路板上的封裝的密度和電子圖案的設計裕量。
為了消除導線綁定回路，現已發(fā)展了一種倒裝芯片技術。典型的倒裝芯片為半導體芯片，其中，由焊料、金(AU)、鉛(Pb)或銀(Ag)等軟金屬制成的凸起形成在半導體芯片表面上的每個輸入/輸出焊盤上。通過將具有凸起的芯片面朝下綁定到沒有使用導線的印刷電路板或主板上而安裝芯片。就此方面而言，當綁定到電路板上時半導體芯片翻轉，即所謂倒裝芯片。
倒裝芯片綁定技術需要在半導體芯片的集成電路上形成凸起，并使用凸起將芯片連接到襯底上。在倒裝芯片綁定技術中，當提供具有半導體芯片的襯底時，凸起可以同時連接到集成電路上，由此，其中形成的電通路縮短。因此，倒裝芯片綁定技術常常用在需要制造重量輕、高度小型化、和高密度的電子產品的情況下，并常常用于如球柵陣列(BGA)封裝和芯片刻度(scale)封裝(或芯片尺寸封裝)等半導體片狀封裝的制造。
圖1示出了倒裝芯片封裝的橫截面圖，其中，兩個相同的芯片面朝下綁定到一起。倒裝芯片封裝具有第一半導體芯片10、與第一半導體芯片10相同的第二半導體芯片12和分別提供在第一和第二半導體芯片10和12之間的安裝導線框架14。第一和第二半導體芯片10和12中的每一個都具有第一到第六焊盤#1、#2、#3、#4、#5、#6。導線框架14具有第一到第六接觸焊盤(landing pad)P1、P2、P3、P4、P5、P6，其分別相應于第一和第二半導體芯片10和12的第一到第六焊盤#1、#2、#3、#4、#5、#6，并與它們分別對準。第一半導體芯片10的第一到第六焊盤#1、#2、#3、#4、#5、#6和第二半導體芯片12的第六到第一焊盤#6、#5、#4、#3、#2、#1為鏡面對稱型連接到第一到第六接觸焊盤P1、P2、P3、P4、P5、P6。為圖2的下述討論方便，第一半導體芯片10被稱為TOP(頂)芯片，第二半導體芯片12被稱為BOT(底)芯片，圖2是圖1中所示的倒裝芯片焊盤的透視圖。
參考圖2，位于安裝導線框架14之下的第二半導體芯片12的第一到第六焊盤從右向左以#1、#2、#3、#4、#5、#6的次序排布。位于安裝導線框架14之上的第一半導體芯片10的第一到第六焊盤從左向右以#1、#2、#3、#4、#5、#6的次序排布。由此，第一半導體芯片10和第二半導體芯片12的焊盤通過接觸焊盤P1、P2、P3、P4、P5、P6彼此相連。即，第一接觸焊盤P1連接在第一半導體芯片10的第一焊盤#1和第二半導體芯片12的第六焊盤#6之間，第二接觸焊盤P2連接在第一半導體芯片10的第二焊盤#2和第二半導體芯片12的第五焊盤#5之間等。
當如上所述安裝兩個相同的芯片時，有關被安裝在安裝導線框架的頂部上的芯片和被安裝在安裝導線框架的底部上的芯片的信息應當提供給芯片，從而由此控制接口。因此，需要采用一種防止接口沖突的技術。

發(fā)明內容
本發(fā)明的實施例的一個特征在于提供了一種半導體存儲器件的倒裝芯片接口電路和方法，其用于在兩個相同的芯片組成為一個半導體片狀封裝的情況下確定用于綁定的接口特性，從而防止接口沖突。
本發(fā)明的實施例的另一個特征在于提供了一種倒裝芯片接口電路和方法，其用于在兩個相同的芯片組成并用作一個半導體倒裝封裝的情況下，響應Vcc(電源電壓)和Vss(地)到頂部芯片和底部芯片的綁定，確定接口特性。
在本發(fā)明的一個優(yōu)選實施例中，用于將彼此相同的第一半導體芯片和第二半導體芯片組合為一個倒裝芯片封裝的半導體存儲器件的倒裝芯片接口電路包括芯片選擇電路，用于響應從兩個相同的芯片每個都提供有的第一和第二地址焊盤以及第一和第二綁定選擇焊盤輸入的信號，輸出第一和第二輸入焊盤選擇信號和芯片選擇信號；和控制電路，用于響應從芯片選擇電路輸出的芯片選擇信號和輸入焊盤選擇信號的輸入，輸出第一和第二半導體芯片選擇信號，并用于控制第一半導體芯片和第二半導體芯片的輸入/輸出。芯片選擇電路最好還包括輸入焊盤選擇器，用于接收從第一綁定選擇焊盤和第二綁定選擇焊盤輸入的信號，以輸出第一和第二輸入焊盤選擇信號；和芯片選擇器，用于對由輸入焊盤選擇器輸出的第一和第二輸入焊盤選擇選擇信號以及由第一和第二地址焊盤輸入的信號執(zhí)行邏輯運算，以輸出芯片選擇信號。
輸入焊盤選擇器最好包括第一反相器，用于響應第二綁定選擇焊盤的綁定數據反轉第一綁定選擇焊盤的數據；第二反相器，用于響應第一綁定選擇焊盤的綁定數據反轉第二綁定選擇焊盤的數據；第一輸入焊盤選擇器，用于在第一綁定選擇焊盤的綁定數據處于激活狀態(tài)時輸出第一輸入焊盤選擇信號；和第二輸入焊盤選擇器，用于在第二綁定選擇焊盤的綁定數據處于激活狀態(tài)時輸出第二輸入焊盤選擇信號。
第一反相器可以是NMOS晶體管，第二反相器可以是NMOS晶體管。第一輸入焊盤選擇器可以包括兩個或三個串連的反相器。第一和第二地址焊盤最好輸入有附加地址，并響應附加地址的輸入電壓選擇第一和第二半導體芯片的激活模式或備用模式。
在用于與倒裝芯片封裝進行接口的半導體存儲器件的倒裝芯片接口電路中，倒裝芯片封裝具有提供在安裝導線框架上側的第一半導體芯片，其具有形成于其上的第一和第二地址焊盤、第一和第二綁定選擇焊盤和多個焊盤；和提供在安裝導線框架之下的第二半導體芯片，其中，形成在第一半導體芯片上的第一和第二地址焊盤、第一和第二綁定選擇焊盤以及多個焊盤也相對于第一半導體芯片以鏡面對稱的方式設置在第二半導體芯片上，其中，第一和第二地址焊盤輸入有用于選擇第一和第二半導體芯片的操作的信號，第一半導體芯片的第一綁定選擇焊盤連接到Vcc，第一半導體芯片的第二綁定選擇焊盤不連接到地，也不進行電連接，第二半導體芯片的第二綁定選擇焊盤連接到Vcc，第二半導體芯片的第一綁定選擇焊盤不連接到地，也不進行電連接。該倒裝芯片接口電路包括芯片選擇電路，用于響應由第一和第二地址焊盤以及第一和第二綁定選擇焊盤輸入的信號，輸出第一和第二輸入焊盤選擇信號及第一和第二半導體芯片選擇信號；控制電路，用于響應由芯片選擇電路輸出的第一和第二半導體芯片選擇信號以及第一和第二輸入焊盤選擇信號的輸入，控制第一和第二半導體芯片的輸入/輸出；和輸入電路，用于響應控制電路的第一和第二半導體芯片選擇輸入控制信號，將由形成在第一和第二半導體芯片上的多個焊盤輸入的數據傳輸到第一和第二半導體芯片。
此外，第一和第二地址焊盤可以輸入有附加的地址，其響應附加地址的輸入電壓，選擇第一和第二半導體芯片的激活模式或備用模式。
芯片選擇電路最好包括輸入焊盤選擇器，用于接收由第一綁定選擇焊盤和第二綁定選擇焊盤輸入的信號，以輸出第一和第二輸入焊盤選擇信號；和芯片選擇器，用于對由輸入焊盤選擇器輸出的第一和第二輸入焊盤選擇信號以及由第一和第二地址焊盤輸入的信號執(zhí)行邏輯運算，以輸出芯片選擇信號。
輸入焊盤選擇器最好包括第一反相器，用于響應第二綁定選擇焊盤的綁定數據反轉第一綁定選擇焊盤的數據；第二反相器，用于響應第一綁定選擇焊盤的綁定數據反轉第二綁定選擇焊盤的數據；第一輸入焊盤選擇器，用于在第一綁定選擇焊盤的綁定數據處于激活狀態(tài)時，輸出第一輸入焊盤選擇信號；和第二輸入焊盤選擇器，用于在第二綁定選擇焊盤的綁定數據處于激活狀態(tài)時，輸出第二輸入焊盤選擇信號。
第一反相器可以是NMOS晶體管，第二反相器可以是NMOS晶體管。第一輸入焊盤選擇器可以由兩個或三個串連的反相器構成。此外，芯片選擇電路最好包括第一NMOS晶體管，具有接地的源極、連接到第一綁定選擇焊盤的漏極和連接到第二綁定選擇焊盤的柵極；第二NMOS晶體管，具有接地的源極，連接到第二綁定選擇焊盤的漏極和連接到第一綁定選擇焊盤的柵極；以及串連到第一綁定選擇焊盤的第一、第二和第三反相器，其中，第二反相器的輸出端輸出第一輸入焊盤選擇信號，第三反相器的輸出端輸出第二輸入焊盤選擇信號。
在本發(fā)明的一個實施例中，提供了一種用于半導體存儲器件的倒裝芯片接口方法，該半導體存儲器件具有封裝的倒裝芯片，其中，該封裝的倒裝芯片具有提供在綁定有兩個相同的芯片的倒裝芯片封裝內的安裝導線框架上表面上的第一半導體芯片，該第一半導體芯片具有形成于其上的第一和第二地址焊盤、第一和第二綁定選擇焊盤和多個焊盤；提供在安裝導線框架之下的第二半導體芯片，至少具有第一和第二地址焊盤以及第一和第二綁定選擇焊盤，其中，形成在第一半導體芯片上的第一和第二地址焊盤以及第一和第二綁定選擇焊盤也相對于第一半導體芯片以鏡面對稱的方式設置在第二半導體芯片上，第一和第二地址焊盤輸入有用于選擇第一和第二半導體芯片的操作的信號，第一半導體芯片的第一綁定選擇焊盤連接到Vcc，第一半導體芯片的第二綁定選擇焊盤不連接到地，也不進行電連接，第二半導體芯片的第二綁定選擇焊盤連接到Vcc，第二半導體芯片的第一綁定選擇焊盤不連接到地，也不進行電連接。該倒裝芯片連接方法包括響應由第一和第二半導體芯片的第一和第二地址焊盤以及第一和第二綁定選擇焊盤輸入的信號，輸出第一和第二輸入焊盤選擇信號及芯片選擇信號；通過使用第一和第二輸入焊盤選擇信號及芯片選擇信號，輸出第一和第二半導體芯片選擇信號；和響應第一和第二半導體芯片選擇信號，輸出接口使能信號，以控制第一和第二半導體芯片的數據輸入/輸出。


參考下面結合附圖的對本發(fā)明的優(yōu)選實施例的詳細描述，對于本領域普通技術人員來說，本發(fā)明的這些和其他特點和優(yōu)點將更加明顯，其中圖1示出了通過將兩個相同的芯片面朝下綁定到一起形成的倒裝芯片封裝的橫截面圖。
圖2是圖1的倒裝芯片焊盤的透視圖。
圖3示出了倒裝芯片封裝的橫截面圖，其中，使用了根據本發(fā)明的一個實施例的綁定選擇焊盤綁定技術。
圖4示出了半導體存儲器件的方框圖，用于說明根據本發(fā)明的綁定選擇焊盤接口。
圖5示出了根據本發(fā)明的一個實施例而在圖4中示出的芯片選擇電路的詳細電路圖。
圖6示出了圖4中所示的控制電路的詳細電路圖。
圖7示出了圖4中所示的輸入電路的詳細方框圖。
具體實施例方式
在此，將2002年5月10日申請的名稱為“用于連接倒裝芯片的半導體存儲器件的倒裝芯片接口電路及其接口方法(Flip Chip Interface Circuit ofSemiconductor Memory Device and Method for Interfacing Flip Chip)”的韓國專利申請No.2002-25900全部結合作為參考。
現在參考附圖來詳細描述本發(fā)明的優(yōu)選實施例，其中，類似的附圖標記或符號用于表示類似或等價的部件或部分。為了說明和解釋的簡化，省略了對已知特征和功能的詳細描述。
圖3示出了倒裝芯片封裝的橫截面圖，其中，使用了本發(fā)明的綁定選擇焊盤綁定技術。安裝導線框架24最好設置在第一半導體芯片TOP芯片20和與第一半導體芯片TOP芯片20相同的第二半導體芯片BOT芯片22之間。
第一半導體芯片20中從左向右提供有第一地址焊盤XMSB_TOP、焊盤XA、XB、第一綁定選擇焊盤XTOP、焊盤Vcc、第二綁定選擇焊盤XBOT、焊盤XC、XD、第二地址焊盤XMSB_BOT。第二半導體芯片22中從右向左排列有第一地址焊盤XMSB_TOP、焊盤XA、XB、第一綁定選擇焊盤XTOP、焊盤Vcc、第二綁定選擇焊盤XBOT、焊盤XC、XD、第二地址焊盤XMSB_BOT。半導體芯片20和半導體芯片22的焊盤鏡面設置，其中，焊盤彼此面對。
安裝導線框架24的第一焊盤P1綁定到第一半導體芯片20的第一地址焊盤XMSB。安裝導線框架24的第二焊盤P2綁定到第一半導體芯片20的焊盤XA。安裝導線框架24的第三焊盤P3綁定到第一半導體芯片20的焊盤XB。安裝導線框架24的第四焊盤P4綁定到第一半導體芯片20的第一綁定選擇焊盤XTOP和焊盤Vcc。第一半導體芯片20的第二綁定選擇焊盤XBOT綁定到Vss，或不綁定到Vss，以不進行電連接。安裝導線框架24的第五焊盤P5綁定到第一半導體芯片20的焊盤XC。安裝導線框架24的第六焊盤P6綁定到第一半導體芯片20的焊盤XD。安裝導線框架24的第七焊盤P7綁定到第一半導體芯片20的第二地址焊盤XMSB_BOT。
安裝導線框架24的第一焊盤P1綁定到第二半導體芯片22的第二地址焊盤XMSB_BOT。安裝導線框架24的第二焊盤P2綁定到第一半導體芯片22的焊盤XD。安裝導線框架24的第三焊盤P3綁定到第二半導體芯片22的焊盤XC。安裝導線框架24的第四焊盤P4綁定到第二半導體芯片22的第二綁定選擇焊盤XBOT和焊盤Vcc。第二半導體芯片22的第一綁定選擇焊盤XTOP綁定到Vss，或不綁定到Vss，以不進行電連接。安裝導線框架24的第五焊盤P5綁定到第二半導體芯片22的焊盤XB。安裝導線框架24的第六焊盤P6綁定到第二半導體芯片22的焊盤XA。安裝導線框架24的第七焊盤P7綁定到第二半導體芯片22的第一地址焊盤XMSB_TOP。
圖4示出了半導體存儲器件的方框圖，其用于根據本發(fā)明的綁定選擇焊盤確定接口。
半導體器件最好包括芯片選擇電路102；控制電路104；輸入電路106；解碼電路108；輸入/輸出緩沖I/O電路110；數據寫入驅動器112；單元陣列114；感知放大器116；輸出使能控制器118；和輸出電路120。芯片選擇電路102連接到第一和第二地址焊盤XMSB_TOP、XMSB_BOT以及第一和第二綁定選擇焊盤XTOP、XBOT，以輸出第一和第二輸入焊盤選擇信號SEL_TOP、SEL_BOT和芯片選擇信號CS_MSB。響應從第一和第二地址焊盤XMSB_TOP、XMSB_BOT以及第一和第二綁定選擇焊盤XTOP、XBOT得到的信號輸入而產生第一和第二輸入焊盤選擇信號SEL_TOP、SEL_BOT和芯片選擇信號CS_MSB，在控制電路104被接收，并控制第一半導體芯片20(未示出)和第二半導體芯片22(未示出)的輸入/輸出。
輸入電路106從第一半導體芯片20或第二半導體芯片22通過多個焊盤如XA-TOP和XB-BOT輸入控制信號和數據。解碼電路108響應由輸入電路106輸入的控制數據產生地址數據。I/O電路110接收、緩沖并輸出分別經由第一和第二半導體芯片20和22的焊盤輸入的數據。數據寫入驅動器112接收從I/O緩沖器110得到的數據，并與由解碼電路108產生的地址相結合將其寫入單元陣列114，。感知放大器116感知在單元陣列114中存儲的數據，輸出電路120響應從輸出使能控制器118和控制電路104得到的“數據輸出使能”信號輸出該數據。
圖5示出了圖4的芯片選擇電路102的詳細電路圖。芯片選擇電路102最好包括輸入焊盤選擇器130和芯片選擇器140。輸入焊盤選擇器130接收從第一綁定選擇焊盤XTOP和第二綁定選擇焊盤XBOT輸入的信號，并分別輸出第一和第二輸入焊盤選擇信號SEL_TOP、SEL_BOT。芯片選擇器140對由輸入焊盤選擇器130輸出的第一和第二輸入焊盤選擇信號SEL_TOP、SEL_BOT與由第一和第二地址焊盤XMSB_TOP、XMSB_BOT輸入的信號執(zhí)行邏輯運算，以輸出第一和第二半導體芯片選擇信號CS_MSB。
在輸入焊盤選擇器130中，電阻R1連接在第一綁定選擇焊盤XTOP與NMOS晶體管N1的漏極之間。電阻R2連接在第二綁定選擇焊盤XBOT與NMOS晶體管N1的柵極之間，NMOS晶體管N1的源極接地。NMOS晶體管N2的漏極連接到電阻R2和NMOS晶體管N1的柵極的連接節(jié)點。NMOS晶體管N1的漏極連接到NMOS晶體管N2的柵極，NMOS晶體管N2的源極接地。NMOS晶體管N1的漏極與三個反相器INV1、INV2、INV3串連，其中，反相器INV2的輸出端子連接到SEL_TOP，反相器INV3的輸入端子連接到SEL_BOT。
在芯片選擇器140中，反相器INV4連接到輸入焊盤選擇器130的反相器INV2的輸出端子，以反轉第一輸入選擇信號SEL_TOP?；蚍情T141對第一地址焊盤XMSB_TOP的信號與反相器INV4的輸出信號執(zhí)行反轉以及邏輯或操作(或非操作)。連接到輸入焊盤選擇器130的反相器INV3的輸出端子上的反相器INV5反轉第二選擇焊盤選擇信號SEL_BOT?；蚍情T142對反相器INV5的輸出信號與地址焊盤XMSB_BOT的信號執(zhí)行或非操作?；蚍情T143對或非門141、142的輸出信號執(zhí)行或非操作。反相器INV6反轉或非門143的輸出信號。第一傳輸門電路146在其控制極輸入由焊盤選擇器130的反相器INV3輸出的第一和第二輸入焊盤選擇信號SEL_TOP、SEL_BOT，以輸出由反相器INV6輸出的信號。第二傳輸門電路148在其控制極輸入由輸入焊盤選擇器130的反相器INV2、INV3輸出的第一和第二輸入焊盤選擇信號SEL_TOP、SEL_BOT，以輸出由或非門143輸出的信號。反相器INV7反轉由第一和第二傳輸門電路146、148輸出的信號，以輸出芯片選擇信號CS_MSB。
圖6示出了圖4中所示的控制電路104的詳圖。
控制電路104最好包括與非門150，用于對第一半導體芯片20的芯片使能信號XCS_TOP和由圖5所示的輸入焊盤選擇器130的反相器INV2輸出的第一輸入焊盤選擇信號SEL_TOP執(zhí)行與非運算并輸出；與非門152，用于對第二半導體芯片22的芯片使能信號XCS_BOT和由圖5所示的輸入焊盤選擇器130的反相器INV3輸出的第二輸入焊盤選擇信號SEL_BOT執(zhí)行與非運算并輸出；與非門154，用于對與非門152、154的輸出信號執(zhí)行與非運算并輸出；三輸入端與非門156，用于對由圖5的輸入焊盤選擇器130的反相器INV2輸出的第一輸入焊盤選擇信號SEL_TOP、由與非門154輸出的信號和由圖5的芯片選擇器140的反相器INV7輸出的芯片選擇信號CS_MSB執(zhí)行與非運算并輸出；三輸入端與非門158，用于對由圖5的輸入焊盤選擇器130的反相器INV3輸出的第二輸入焊盤選擇信號SEL_BOT、由與非門154輸出的信號和由圖5的芯片選擇器140的反相器INV7輸出的芯片選擇信號CS_MSB執(zhí)行與非運算并輸出；反相器160，用于反轉由三輸入端與非門156輸出的信號，以輸出第一半導體芯片選擇信號CS_TOP；和反相器162，用于反轉由三輸入端與非門158輸出的信號，以輸出第二半導體芯片選擇信號CS_BOT。
圖7示出了圖4中所示的輸入電路106的詳圖。
輸入電路106最好包括與非門170，用于對第一半導體芯片選擇信號CS_TOP和由第一半導體芯片20的焊盤XA得到的輸入信號XA_TOP執(zhí)行與非運算并輸出；與非門172，用于對由圖6的反相器162輸出的第二半導體芯片選擇信號CS_BOT和由第二半導體芯片22的焊盤XB得到的輸入信號XB_BOT執(zhí)行與非運算并輸出；以及與非門174，用于對與非門170、172的輸出信號執(zhí)行與非運算，以輸出解碼器使能信號。
下面將參考圖3到7詳細解釋根據本發(fā)明的實施例的具體操作過程。
參考圖3，第一半導體芯片20，第一綁定選擇焊盤XTOP綁定到Vcc，第二綁定選擇焊盤XBOT沒有綁定，也沒有電連接到Vss(地)。在第二半導體芯片22中，第二綁定選擇焊盤XBOT綁定到Vcc，第一綁定選擇焊盤XTOP沒有綁定，也沒有電連接到Vss(地)。因此，在第一半導體芯片20中，當高電平信號輸入到第一綁定選擇焊盤XTOP時，與第一半導體芯片20相關的接口電路被使能，與第二半導體芯片22相關的接口電路被禁止。在第二半導體芯片22中，當高電平信號輸入到第二綁定選擇焊盤XBOT時，與第二半導體芯片22相關的接口電路被使能，與第一半導體芯片20相關的接口電路被禁止。這時，當第一半導體芯片20的第一地址焊盤XMSB_TOP輸入有高電平信號時，第二地址焊盤XMSB_BOT輸入有低電平信號，第一半導體芯片20激活，而第二半導體信芯片22進入備用狀態(tài)。當第二半導體芯片22的第一地址焊盤XMSB_TOP輸入有低電平信號，第二地址焊盤XMSB_BOT輸入有高電平信號時，第二半導體芯片22激活，而第一半導體信芯片20進入備用狀態(tài)。
現在將參考圖3和4來詳細解釋本發(fā)明的用于確定接口方法的操作過程。
為了操作圖3的第一半導體芯片20，將高電平信號輸入到第一地址焊盤XMSB_TOP，將低電平信號輸入到第二地址焊盤XMSB_BOT。第一半導體芯片20的第一綁定選擇焊盤XTOP連接到Vcc，第二綁定選擇焊盤XBOT不綁定，也不電連接到Vss。這時，第一芯片選擇電路102接收由第一綁定選擇焊盤XTOP得到的高電平信號、第一半導體芯片使能信號和由第一地址焊盤XMSB_TOP得到的第二半導體芯片禁止信號，并將這些信號輸出到控制電路104。當第二半導體芯片22和第一半導體芯片20封裝為倒裝芯片時，第一和第二地址焊盤XMSB_TOP、XMSB_BOT分配有附加地址，基于附加地址的最高位的電壓電平，選擇第一和第二半導體芯片20、22處于激活或備用狀態(tài)。
下面將參考圖5詳細解釋本發(fā)明的芯片選擇電路102的操作過程。
當第一地址焊盤XMSB_TOP輸入有高電平信號，第二地址焊盤XMSB_BOT輸入有低電平信號時，第一半導體芯片20的第一綁定選擇焊盤XTOP連接到Vcc，第二綁定選擇焊盤XBOT保持浮接狀態(tài)。因此，第一半導體芯片20的第一綁定選擇焊盤XTOP輸入有高電平信號，第二綁定選擇焊盤XBOT輸入有低電平信號或沒有輸入信號，NMOS晶體管N1關斷，NMOS晶體管N2導通。當NMOS晶體管N2導通時，第二綁定選擇焊盤XBOT接連到接地端子，并進入低電平狀態(tài)，NMOS晶體管N1的漏極的高電平信號用于輸出作為經過反相器INV1、INV2的高電平信號的第一輸入焊盤選擇信號SEL_TOP。經過反相器INV1、INV2傳輸的高電平信號經過反相器INV3被反轉，并輸出為低電平第二輸入焊盤選擇信號SEL_BOT。信號SEL_TOP和SEL_BOT被作為圖5中的其他各級的柵極(gating)信號而分配，這里為了清楚而省略了連接線。
第一輸入焊盤選擇信號SEL_TOP的高電平經過反相器INV4被反轉，并作為低電平信號輸出，其在或非門141與第一地址焊盤XMSB_TOP的高電平信號進行邏輯或非操作，以將低電平信號輸出到或非門143的輸入端。經過反相器INV3輸出的第二輸入焊盤選擇信號SEL_BOT的低電平由反相器INV5反轉，并輸出為高電平信號，其在或非門142與第二地址焊盤XMSB_BOT的低電平信號進行邏輯或非操作，以將低電平信號輸出到或非門143的其他輸入端。輸入到或非門143的兩個低電平信號進行或非運算，以輸出高電平信號，其由反相器INV6反轉，并作為低電平信號輸出到傳輸門電路146。這時，當傳輸門電路146的PMOS晶體管的柵極輸入有第二輸入焊盤選擇信號SEL_BOT的低電平、傳輸門電路146的NMOS晶體管的柵極輸入有第一輸入焊盤選擇信號SEL_TOP的高電平時，傳輸門電路146將由反相器INV6輸出的低電平信號傳輸到反相器INV7。同時，當傳輸門電路148的PMOS晶體管的柵極輸入有第一輸入焊盤選擇信號SEL_TOP的高電平、傳輸門電路148的NMOS晶體管的柵極輸入有第二輸入焊盤選擇信號SEL_BOT的低電平時，傳輸門電路148關斷，并由此不能將由或非門143輸出的高電平信號傳輸到反相器INV7。
由此，由傳輸門電路146輸出的低電平信號經過反相器INV7反轉，并輸出高電平的芯片選擇信號CS_MSB，其輸入到控制電路104?？刂齐娐?04接收高電平第一輸入焊盤選擇信號SEL_TOP和低電平第二輸入焊盤選擇信號SEL_BOT，并對它們進行邏輯運算，以將第一半導體芯片選擇信號CS_TOP或第二半導體芯片選擇信號CS_BOT輸出到輸入電路106。
現在參考圖6詳細解釋在控制電路104中輸出第一半導體芯片選擇信號CS_TOP或第二半導體芯片選擇信號CS_BOT的操作過程。
第一半導體芯片20的芯片使能信號XCS_TOP和第二半導體芯片22的芯片使能信號XCS_BOT是用于控制有選擇地操作第一和第二半導體芯片20、22中的一個芯片或對兩個芯片都有選擇地進行操作的信號。
當第一半導體芯片20的芯片使能信號XCS_TOP為高、第二半導體芯片22的芯片使能信號XCS_BOT為低時，與非門150對第一輸入焊盤選擇信號SEL_TOP的高電平和第一半導體芯片20的芯片使能信號XCS_TOP的高電平進行與非運算，從而將低電平信號輸出到與非門154。與非門152對第二輸入焊盤選擇信號SEL_BOT的低電平和第二半導體芯片22的芯片使能信號XCS_BOT的低電平進行與非運算，從而將高電平信號輸出到與非門154的另一輸入端。與非門154對由與非門150輸出的低電平信號和由與非門152輸出的高電平信號執(zhí)行與非運算，從而將高電平信號輸出到三輸入端與非門156和158。三輸入端與非門156對由與非門152輸出的高電平信號、第一輸入焊盤選擇信號SEL_TOP的高電平和芯片選擇信號CS_MSB的高電平進行與非運算，從而輸出低電平信號。三輸入端與非門158對由與非門152輸出的高電平信號、第二輸入焊盤選擇信號SEL_BOT的低電平和由反相器INV7輸出的芯片選擇信號CS_MSB的高電平進行與非運算，從而輸出高電平信號。由三輸入端與非門156輸出的低電平信號通過反相器160反轉，并作為第一半導體芯片選擇信號CS_TOP的高電平輸出。由三輸入端與非門158輸出的高電平信號通過反相器162反轉，并作為第二半導體芯片選擇信號CS_BOT的低電平輸出。由此，當第一半導體芯片選擇信號CS_TOP為高電平信號、第二半導體芯片選擇信號CS_BOT為低電平信號時，第一半導體芯片20被激活，第二半導體芯片22進入備用狀態(tài)。
有選擇地，為了操作第二半導體芯片22，將低電平信號輸入到第一地址焊盤XMSB_TOP，將高電平信號輸入到第二地址焊盤XMSB_BOT。第二半導體芯片22的第二綁定選擇焊盤XBOT連接到Vcc，第一綁定選擇焊盤XTOP不連接到Vcc，也不與Vss電連接。這時，第一芯片選擇電路102將經過第一綁定選擇焊盤XTOP輸入的低電平信號、經過第二地址焊盤XMSB_BOT輸入的第二半導體芯片使能信號XCS_BOT和第一半導體芯片禁止信號輸入給控制電路104。
然后，當第一地址焊盤XMSB_TOP輸入有低電平信號、第二地址焊盤XMSB_BOT輸入有高電平信號時，第一半導體芯片20的第二綁定選擇焊盤XBOT連接到Vcc，因為第一綁定選擇焊盤XTOP處于浮動狀態(tài)，因此第一半導體芯片20的第一綁定選擇焊盤XTOP輸入有低電平信號或沒有信號輸入，而第二綁定選擇焊盤XBOT輸入高電平信號。在這種情況下，NMOS晶體管N1導通，NMOS晶體管N2關斷。當NMOS晶體管N1導通時，第一綁定選擇焊盤XTOP接連到接地端子，并因此進入低電平狀態(tài)，第一綁定選擇焊盤XTOP的低電平信號經過反相器INV1、INV2輸出為第一輸入焊盤選擇信號SEL_TOP的低電平，經過反相器INV3再次反轉，并輸出為第二輸入焊盤選擇信號SEL_BOT的高電平。
第一輸入焊盤選擇信號SEL_TOP的低電平經過反相器INV4反轉，并輸出為高電平信號。這時，或非門141對第一地址焊盤XMSB_TOP的低電平與經過反相器INV4輸出的高電平信號進行或非運算，從而將低電平信號輸出到或非門143的輸入端。第二輸入焊盤選擇信號SEL_BOT的高電平經過反相器INV5反轉，輸出為低電平信號。這時，或非門142對第二地址焊盤XMSB_BOT的高電平與經過反相器INV5輸出的低電平信號進行或非運算，從而將低電平信號輸出到或非門143的另一輸入端?；蚍情T143對由或非門141輸出的低電平信號和由或非門142輸出的低電平信號進行或非運算，以輸出高電平信號。由或非門143輸出的高電平信號經過反相器INV6反轉，作為低電平信號輸出到傳輸門電路146。這時，由于傳輸門146的PMOS晶體管的柵極輸入有第二輸入焊盤選擇信號SEL_BOT的高電平，傳輸門146的NMOS晶體管的柵極輸入有第一輸入焊盤選擇信號SEL_TOP的低電平，因此，傳輸門146關斷，并由此不能將由反相器INV6輸出的低電平信號傳輸到反相器INV7。同時，由于傳輸門148的PMOS晶體管的柵極輸入有第一輸入焊盤選擇信號SEL_TOP的低電平，傳輸門148的NMOS晶體管的柵極輸入有第二輸入焊盤選擇信號SEL_BOT的高電平，因此，傳輸門148導通，并將由或非門143輸出的高電平信號傳輸到反相器INV7。由此，經過傳輸門148輸出的高電平信號被反相器INV7反轉，并作為低電平的芯片選擇信號CS_MSB輸出。
控制電路104接收第一輸入焊盤選擇信號SEL_TOP的低電平和第二輸入焊盤選擇信號SEL_BOT的高電平，并對其進行邏輯運算，以將第一半導體芯片選擇信號CS_TOP或第二半導體芯片選擇信號CS_BOT輸出到輸入電路106。
當第一半導體芯片20的芯片使能信號XCS_TOP為低，第二半導體芯片22的芯片使能信號XCS_BOT為高時，與非門150對第一輸入焊盤選擇信號SEL_TOP的低電平和第一半導體芯片20的芯片使能信號XCS_TOP的低電平進行與非運算，從而將高電平信號輸出到與非門154。與非門152對第二輸入焊盤選擇信號SEL_BOT的高電平和第二半導體芯片22的芯片使能信號XCS_BOT的高電平進行與非運算，從而將低電平信號輸出到與非門154。與非門154對由與非門150輸出的高電平信號和由與非門152輸出的低電平信號執(zhí)行與非運算，從而將高電平信號輸出到三輸入端與非門156和158。三輸入端與非門156對由與非門154輸出的高電平信號、第一輸入焊盤選擇信號SEL_TOP的低電平和芯片選擇信號CS_MSB的低電平進行與非運算，從而輸出高電平信號。三輸入端與非門158對由與非門154輸出的高電平信號、第二輸入焊盤選擇信號SEL_BOT的高電平進行與非運算，從而輸出低電平信號。由三輸入端與非門156輸出的高電平信號通過反相器160反轉，并作為低電平的第一半導體芯片選擇信號CS_TOP輸出。由三輸入端與非門158輸出的低電平信號通過反相器162反轉，并作為高電平的第二半導體芯片選擇信號CS_BOT輸出。由此，當第一半導體芯片選擇信號CS_TOP為低電平信號、第二半導體芯片選擇信號CS_BOT為高電平信號時，第一半導體芯片20處于備用狀態(tài)，第二半導體芯片22被激活。
然而，如圖6所示，如果當第一輸入焊盤選擇信號SEL_TOP為高，第二輸入焊盤選擇信號SEL_BOT為低時，第一半導體芯片20的芯片使能信號XCS_TOP為低，第二半導體芯片22的芯片使能信號XCS_BOT為高，或如果當第一輸入焊盤選擇信號SEL_TOP為低，第二輸入焊盤選擇信號SEL_BOT為高時，第一半導體芯片20的芯片使能信號XCS_TOP為高，第二半導體芯片22的芯片使能信號XCS_BOT為低，那么第一和第二半導體芯片20、22都將分別處于備用狀態(tài)。
輸入電路106接收第一半導體芯片使能信號CS_TOP和第二半導體芯片使能信號CS_BOT，以響應分別由第一和第二半導體芯片20、22的焊盤輸入的信號輸出解碼器使能信號，從而允許數據寫入驅動器112寫入數據，該數據經過I/O電路110的輸入/輸出緩沖器輸入到單元陣列114。這時，如圖7所示，如果第一半導體芯片20處于激活狀態(tài)，那么，第一半導體芯片使能信號CS_TOP將進入高電平，與非門170將輸出與第一半導體芯片20的預定焊盤輸入的信號相反的信號。另外，將低電平的第二半導體芯片使能信號CS_BOT輸入到與非門172，從而輸出高電平信號。由此，與非門174將與從與非門170輸出的信號相反的信號輸出到解碼電路108，該信號為由第一半導體芯片20的預定焊盤輸入到與非門170的信號。
相反，如果第二半導體芯片22處于激活狀態(tài)，則第二半導體芯片使能信號CS_BOT將進入高電平，與非門172將輸出與從第二半導體芯片22的預定焊盤輸入的信號相反的信號。另外，與非門170輸入有低電平的第二半導體芯片使能信號CS_TOP，從而輸出高電平信號。由此，與非門174將與從與非門172輸出的信號相反的信號輸出到解碼電路108，該信號為由第二半導體芯片22的焊盤輸入到與非門172的信號。
如上所述，當兩個相同的芯片封裝為一個半導體器件時，由綁定選擇確定接口，從而防止了接口沖突。由于兩個芯片安裝并綁定到一套接口接觸焊盤，因此，封裝密度和接觸電容雙倍增長，而不會增加使用的焊盤的數量或芯片的尺寸。
這里已經詳細描述了本發(fā)明的優(yōu)選實施例，雖然使用了特定術語，但是它們是廣義的，敘述性的，并不用于進行限定。因此，對于本領域普通技術人員來說，在不背離本發(fā)明下述權利要求所限定的實質和范圍的情況下，可以對本發(fā)明在形式和細節(jié)上進行多種改變。
權利要求
1.一種半導體存儲器件的倒裝芯片接口電路，用于將彼此相同的第一半導體芯片和第二半導體芯片組合為一個倒裝芯片封裝內，包括芯片選擇電路，用于響應由兩個相同的芯片的每一個內提供的第一和第二地址焊盤以及第一和第二綁定選擇焊盤輸入的信號，輸出第一和第二輸入焊盤選擇信號和芯片選擇信號；以及控制電路，用于響應由芯片選擇電路輸出的輸入焊盤選擇信號和芯片選擇信號的輸入，輸出第一和第二半導體芯片選擇信號，以及用于控制第一半導體芯片和第二半導體芯片的輸入/輸出。
2.根據權利要求1所述的倒裝芯片接口電路，其中，芯片選擇電路包括輸入焊盤選擇器，用于接收由第一綁定選擇焊盤和第二綁定選擇焊盤輸入的信號，以輸出第一和第二輸入焊盤選擇信號；和芯片選擇器，用于對由輸入焊盤選擇器輸出的第一和第二輸入焊盤選擇信號以及由第一和第二地址焊盤輸入的信號執(zhí)行邏輯運算，以輸出芯片選擇信號。
3.根據權利要求2所述的倒裝芯片接口電路，其中，輸入焊盤選擇器包括第一反相器，用于響應第二綁定選擇焊盤的綁定數據反轉第一綁定選擇焊盤的數據；第二反相器，用于響應第一綁定選擇焊盤的綁定數據反轉第二綁定選擇焊盤的數據；第一輸入焊盤選擇器，用于在第一綁定選擇焊盤的綁定數據處于激活狀態(tài)時，輸出第一輸入焊盤選擇信號；和第二輸入焊盤選擇器，用于在第二綁定選擇焊盤的綁定數據處于激活狀態(tài)時，輸出第二輸入焊盤選擇信號。
4.根據權利要求3所述的倒裝芯片接口電路，其中，第一反相器是NMOS晶體管。
5.根據權利要求4所述的倒裝芯片接口電路，其中，第二反相器是NMOS晶體管。
6.根據權利要求5所述的倒裝芯片接口電路，其中，第一輸入焊盤選擇器包括串連的兩個反相器。
7.根據權利要求6所述的倒裝芯片接口電路，其中，第二輸入焊盤選擇器包括串連的三個反相器。
8.根據權利要求1所述的倒裝芯片接口電路，其中，第一和第二地址焊盤輸入有附加的地址，其響應附加地址的輸入電壓選擇第一和第二半導體芯片的激活模式或備用模式。
9.一種用于與倒裝芯片封裝進行接口的半導體存儲器件的倒裝芯片接口電路，該倒裝芯片封裝具有提供在安裝導線框架上側的第一半導體芯片，具有形成于其上的第一和第二地址焊盤，第一和第二綁定選擇焊盤以及多種焊盤；和提供在安裝導線框架下側的第二半導體芯片，其中，形成在第一半導體芯片上的第一和第二地址焊盤、第一和第二綁定選擇焊盤以及多個焊盤也相對于第一半導體芯片以鏡面對稱的方式設置在第二半導體芯片上，其中，第一和第二地址焊盤輸入有用于選擇第一和第二半導體芯片的操作的信號，第一半導體芯片的第一綁定選擇焊盤連接到Vcc，第一半導體芯片的第二綁定選擇焊盤不連接到地，也不進行電連接，第二半導體芯片的第二綁定選擇焊盤連接到Vcc，第二半導體芯片的第一綁定選擇焊盤不連接到地，也不進行電連接，該倒裝芯片接口電路包括芯片選擇電路，用于響應由第一和第二地址焊盤以及第一和第二綁定選擇焊盤輸入的信號，輸出第一和第二輸入焊盤選擇信號及第一和第二半導體芯片選擇信號；控制電路，用于響應由芯片選擇電路輸出的第一和第二半導體芯片選擇信號以及第一和第二輸入焊盤選擇信號的輸入，控制第一和第二半導體芯片的輸入/輸出；和輸入電路，用于響應控制電路的第一和第二半導體芯片選擇輸入控制信號，將由形成在第一和第二半導體芯片上的多個焊盤輸入的數據傳輸到第一和第二半導體芯片。
10.根據權利要求9所述的倒裝芯片接口電路，其中，第一和第二地址焊盤輸入有附加的地址，其響應附加地址的輸入電壓，選擇第一和第二半導體芯片的激活模式或備用模式。
11.根據權利要求9所述的倒裝芯片接口電路，其中，芯片選擇電路包括輸入焊盤選擇器，用于接收由第一綁定選擇焊盤和第二綁定選擇焊盤輸入的信號，以輸出第一和第二輸入焊盤選擇信號；和芯片選擇器，用于對由輸入焊盤選擇器輸出的第一和第二輸入焊盤選擇信號以及由第一和第二地址焊盤輸入的信號執(zhí)行邏輯運算，以輸出芯片選擇信號。
12.根據權利要求11所述的倒裝芯片接口電路，其中，輸入焊盤選擇器包括第一反相器，用于響應第二綁定選擇焊盤的綁定數據反轉第一綁定選擇焊盤的數據；第二反相器，用于響應第一綁定選擇焊盤的綁定數據反轉第二綁定選擇焊盤的數據；第一輸入焊盤選擇器，用于在第一綁定選擇焊盤的綁定數據處于激活狀態(tài)時輸出第一輸入焊盤選擇信號；和第二輸入焊盤選擇器，用于在第二綁定選擇焊盤的綁定數據處于激活狀態(tài)時輸出第二輸入焊盤選擇信號。
13.根據權利要求12所述的倒裝芯片接口電路，其中，第一反相器是NMOS晶體管。
14.根據權利要求12所述的倒裝芯片接口電路，其中，第二反相器是NMOS晶體管。
15.根據權利要求12所述的倒裝芯片接口電路，其中，第一輸入焊盤選擇器包括兩個串連的反相器。
16.根據權利要求12所述的倒裝芯片接口電路，其中，第二輸入焊盤選擇器包括三個串連的反相器。
17.根據權利要求9所述的倒裝芯片接口電路，其中，芯片選擇電路包括第一NMOS晶體管，其源極接地，其漏極連接到第一綁定選擇焊盤，其柵極連接到第二綁定選擇焊盤；第二NMOS晶體管，其源極接地，其漏極連接到第二綁定選擇焊盤，其柵極連接到第一綁定選擇焊盤；以及串連到第一綁定選擇焊盤的第一、第二和第三反相器，其中，第二反相器的輸出端輸出第一輸入焊盤選擇信號，第三反相器的輸出端輸出第二輸入焊盤選擇信號。
18.一種用于半導體存儲器件的倒裝芯片接口方法，該半導體存儲器件具有封裝的倒裝芯片，該封裝的倒裝芯片具有提供在綁定有兩個相同的芯片的倒裝芯片封裝內的安裝導線框架上表面上的第一半導體芯片，該第一半導體芯片至少具有形成于其上的第一和第二地址焊盤，以及第一和第二綁定選擇焊盤；和提供在安裝導線框架之下的第二半導體芯片，其中，形成在第一半導體芯片上的至少的第一和第二地址焊盤以及第一和第二綁定選擇焊盤也相對于第一半導體芯片以鏡面對稱的方式設置在第二半導體芯片上，其中，第一和第二地址焊盤輸入有用于選擇第一和第二半導體芯片的操作的信號，第一半導體芯片的第一綁定選擇焊盤連接到Vcc，第一半導體芯片的第二綁定選擇焊盤不連接到地，也不進行電連接，第二半導體芯片的第二綁定選擇焊盤連接到Vcc，第二半導體芯片的第一綁定選擇焊盤不連接到地，也不進行電連接，該倒裝芯片連接方法包括響應由第一和第二半導體芯片的第一和第二地址焊盤以及第一和第二綁定選擇焊盤輸入的信號，輸出第一和第二輸入焊盤選擇信號及芯片選擇信號；通過使用第一和第二輸入焊盤選擇信號及芯片選擇信號，輸出第一和第二半導體芯片選擇信號；和響應第一和第二半導體芯片選擇信號，輸出接口使能信號，以控制第一和第二半導體芯片的數據輸入/輸出。
全文摘要
一種用于在安裝導線框架的上表面和下表面組裝兩個相同的半導體芯片以形成一個倒裝芯片封裝的倒裝芯片接口電路，其至少包括彼此以鏡面對稱方式對稱形成在芯片上的第一和第二地址焊盤以及第一和第二綁定選擇焊盤。第一和第二地址焊盤輸入有用于選擇第一和第二半導體芯片的操作的信號。第一和第二輸入焊盤選擇及芯片選擇信號響應由芯片的第一和第二地址焊盤及第一和第二綁定選擇焊盤得到的信號而輸出，第一和第二半導體芯片選擇信號響應第一和第二輸入焊盤和芯片選擇信號而輸出，接口使能信號響應第一和第二半導體芯片選擇信號而輸出。
文檔編號H01L25/18GK1456959SQ0310818
公開日2003年11月19日 申請日期2003年3月31日 優(yōu)先權日2002年5月10日
發(fā)明者金杜應, 趙栢衡 申請人:三星電子株式會社