專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及包含以高電介質(zhì)(high dielectric)或強(qiáng)電介質(zhì)(ferroelectric)作為電容絕緣膜的電容元件的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
在作為一種電容元件的強(qiáng)電介質(zhì)存儲器中，目前批量生產(chǎn)的類型是使用下部電極比上部電極比大的所謂平面式結(jié)構(gòu)的1～64kbit的容量存儲器。目前對其開發(fā)的重點(diǎn)是使用下部電極比上部電極小的所謂棧式結(jié)構(gòu)的256kbit～4Mbit的大容量的類型。在這種棧式結(jié)構(gòu)的強(qiáng)電介質(zhì)存儲器中，強(qiáng)烈期待集成度的大幅度提高、非易失性存儲器的可靠性的提高。
在現(xiàn)有例的棧式結(jié)構(gòu)的強(qiáng)電介質(zhì)存儲器中，已知通過CMP(Chemical Mechanical Polishing化學(xué)機(jī)械研磨法)將絕緣膜表面的凹凸平坦化，形成不受下層凹凸影響的強(qiáng)電介質(zhì)膜，實(shí)現(xiàn)可靠性高的強(qiáng)電介質(zhì)存儲器(例如參照日本特開平10-321628號公報(bào))。以下，參照圖11A～圖11F來說明現(xiàn)有例的棧結(jié)構(gòu)的強(qiáng)電介質(zhì)存儲器的制造方法。圖11A～圖11F表示現(xiàn)有的強(qiáng)電介質(zhì)存儲器的制造工序中的存儲器單元陣列部的剖面。
首先，如圖11A所示，在半導(dǎo)體襯底10上形成隔離區(qū)1，在隔離區(qū)1之間形成高濃度的雜質(zhì)擴(kuò)散層2。然后，在隔離區(qū)1和雜質(zhì)擴(kuò)散層2上形成層間絕緣膜4，在層間絕緣膜4中形成與雜質(zhì)擴(kuò)散層2電連接的接觸栓塞(contact plug)3。而且，在層間絕緣膜4和接觸栓塞3上，作為第1導(dǎo)電膜5形成氮化鈦?zhàn)钃鯇雍豌K膜的疊層膜。接著，在第1導(dǎo)電膜5上形成抗蝕劑圖形，如圖11B所示，以抗蝕劑圖形作為掩模，通過干法腐蝕對第1導(dǎo)電膜5進(jìn)行構(gòu)圖，在接觸栓塞3上形成下部電極6。
接著，如圖11C所示，覆蓋下部電極6和層間絕緣膜4，例如在晶片整個(gè)表面上形成氧化硅膜(SiO2)構(gòu)成的埋入用的絕緣膜8。接著，如圖11D所示，通過CMP對絕緣膜8進(jìn)行研磨而使其平面平坦化，進(jìn)而，如圖11E所示，對絕緣膜8和下部電極6的表面進(jìn)行研磨，直至成為一個(gè)平面。接著，如圖11F所示，在其上順序地形成成為電容絕緣膜的強(qiáng)電介質(zhì)膜9、以及第2導(dǎo)電膜20(鉑膜等)。
接著，雖未圖示，但通過以強(qiáng)電介質(zhì)膜作為掩模的干法腐蝕，分別對第2導(dǎo)電膜20和強(qiáng)電介質(zhì)膜9進(jìn)行構(gòu)圖，形成上部電極。然后，通常形成電容層間絕緣膜，而且，經(jīng)由布線工序、保護(hù)膜形成工序，完成強(qiáng)電介質(zhì)存儲器。
在該強(qiáng)電介質(zhì)存儲器中，下部電極6的面積比其上層的強(qiáng)電介質(zhì)和上部電極的面積小，電容的容量由下部電極6確定。即，下部電極6成為確定電容容量(面積)的‘電容規(guī)定區(qū)’。而且，在圖1F所示的結(jié)構(gòu)中，強(qiáng)電介質(zhì)膜9形成在將下部電極6的凹凸進(jìn)行了平坦化的面上，所以其膜質(zhì)量良好。
在上述制造方法中，在通過CMP對絕緣膜8進(jìn)行研磨時(shí)，由于在晶片整個(gè)面中使下部電極6一樣地露出，沒有使強(qiáng)電介質(zhì)存儲器的容量特性變動的研磨殘留，所以考慮到CMP的表面均勻性，需要進(jìn)行某種程度的過研磨。
但是，在下部電極6的表面上，由于形成Pt等難以研磨的貴金屬系材料的層，所以通過采用CMP的平坦化而在下部電極6的附近產(chǎn)生凹部，成為下部電極6稍稍突出的形狀。如果在該狀態(tài)下進(jìn)行過研磨，則研磨應(yīng)力集中在下部電極6中，下部電極6產(chǎn)生剝離，并且在下部電極6中產(chǎn)生所謂的損傷。因此，為了沒有研磨殘留，并且不發(fā)生損傷，需要使研磨時(shí)間最合適，成為研磨條件設(shè)定自由度(窗口)變窄的主要因素。
發(fā)明人的研究結(jié)果發(fā)現(xiàn)與集成了下部電極6的存儲器單元陣列部等布線圖形密度高的區(qū)域相比，在配置了孤立的金屬布線、尺寸標(biāo)記、對準(zhǔn)標(biāo)記、重合標(biāo)記等孤立圖形的布線圖形密度低的區(qū)域反而優(yōu)先產(chǎn)生該損傷。
以下，參照圖12A～圖12E來說明損傷的產(chǎn)生過程。圖12A～圖12E表示圖11A～圖11E所示的強(qiáng)電介質(zhì)存儲器的制造工序中的金屬布線部的剖面。圖12A～圖12E的工序分別對應(yīng)于圖11A～圖11E的工序，各工序同時(shí)進(jìn)行。
首先，如圖12A所示，在半導(dǎo)體襯底10上形成高濃度的雜質(zhì)擴(kuò)散層2。在其上依次形成層間絕緣膜4、以及第1導(dǎo)電膜5。接著，通過以抗蝕劑圖形作為掩模的干法腐蝕對第1導(dǎo)電膜5進(jìn)行構(gòu)圖，如圖12B所示，形成金屬布線7。接著，如圖12C所示，在晶片整個(gè)面上形成氧化硅膜(SiO2)構(gòu)成的埋入用的絕緣膜8，以埋入金屬布線7和層間絕緣膜4。接著，如圖12D所示，通過CMP對絕緣膜8進(jìn)行研磨并使其表面平坦化。
在該研磨工序中，與存儲器單元陣列部這樣的布線圖形密度高的區(qū)域相比，在配置了孤立的金屬布線7的部分這樣的布線圖形密度低的區(qū)域中，因被研磨的絕緣膜8的體積小，所以研磨速度相對快。因此，階梯差緩和進(jìn)展迅速，金屬布線7比下部電極6更快地從絕緣膜8中露出(參照圖11D)。而且在該狀態(tài)下，如圖11E所示，直至絕緣膜8和下部電極6的表面成為同一平面進(jìn)行過研磨。其結(jié)果，在已經(jīng)露出的金屬布線7的附近產(chǎn)生凹部，成為金屬布線7突出的形狀。因此，研磨應(yīng)力集中在金屬布線7上，如圖12E所示，金屬布線7產(chǎn)生剝離。這種剝離的金屬布線7成為損傷的原因，而且，引起金屬布線7剝離和損傷發(fā)生的連鎖。
上述現(xiàn)象還因存儲器單元密度的不同、以及晶片上的占有面積的不同而產(chǎn)生。在圖13中，模式地表示在混合存在陣列面積不同的存儲器單元陣列部的元件制造工序中，通過CMP使下部電極6的表面露出時(shí)的狀態(tài)。圖13A1～圖13C1分別表示對于陣列面積大的存儲器單元陣列部、陣列面積小的存儲器單元陣列部、以及不形成下部電極6的區(qū)域(以下稱為周邊電路部)配置下部電極6的平面圖。圖13A2～圖13C2分別表示各區(qū)域的剖面。對于它們的各區(qū)域同時(shí)進(jìn)行研磨。
如圖13A3所示，在陣列面積大的存儲器單元陣列部中下部電極6的表面露出時(shí)，如圖13B3所示，在陣列面積小的存儲器單元陣列部中，在下部電極6的附近產(chǎn)生凹部，下部電極6剝離。而在圖13C3所示的周邊電路中，由于對平坦的絕緣膜8(以下稱為固體膜(solidfilm))的研磨速度是支配性的，所以總階梯差增大。所謂總階梯差是指晶片面的殘膜的最大膜厚和最小膜厚之差。
以下，將陣列面積大、小的存儲器單元陣列部、以及周邊電路部的研磨狀態(tài)作為模型，參照圖14定量地說明這種現(xiàn)象。
在圖14的曲線圖中，橫軸表示研磨時(shí)間，縱軸表示下部電極(厚度300nm)上形成的絕緣膜(厚度400nm)的通過CMP研磨后的殘膜的厚度。殘膜的厚度對于陣列面積大、小的存儲器單元陣列部、以及周邊電路部分別表示。其中，在周邊電路部，有層間絕緣膜4上的殘膜的厚度。如果觀察研磨時(shí)間與殘膜厚度的變化，則在周邊電路部，按固體膜的研磨速度(200nm/分鐘)一樣地研磨。與此相對，可知在下層形成有下部電極6的強(qiáng)電介質(zhì)存儲器單元陣列部中，具備促進(jìn)研磨初期的階梯差緩和的時(shí)間區(qū)域、以及其后的按固體膜的研磨速度研磨的時(shí)間區(qū)域。
從圖14可知，為了露出所有的下部電極6，需要將研磨時(shí)間設(shè)定為90秒(1.5分鐘)。這是因?yàn)殛嚵忻娣e大的存儲器單元陣列部的殘膜厚度為0nm時(shí)需要90秒。該情況下，在陣列面積小的存儲器單元陣列部中，過研磨0.5分鐘，在下部電極6的附近產(chǎn)生100nm(＝200nm/分鐘×0.5分鐘)的凹部。這成為引起下部電極6剝離的主要因素。另一方面，在周邊電路研磨300nm(＝200nm/分鐘×1.5分鐘)。因此，圖13A3～圖13C3所示的絕緣膜的殘存厚度a、b、c分別為a＝300nm、b＝200nm、c＝100nm?？傠A梯差為a-c＝200nm。
如以上那樣，如果陣列面積不同的存儲器單元陣列部和周邊電路部混合存在，則存在促進(jìn)階梯差緩和的區(qū)域和按固體膜的研磨速度研磨的區(qū)域，如果按晶片整個(gè)面來觀察，則研磨速度的不均勻性大。其結(jié)果，可知總階梯差變大，難以兼顧消除研磨殘留和避免發(fā)生損傷。上述的研磨殘留、下部電極的剝離及損傷成為與強(qiáng)電介質(zhì)存儲器的特性有關(guān)的位不良的原因，使生產(chǎn)良品率下降。
另外，強(qiáng)電介質(zhì)存儲器是固定時(shí)間內(nèi)保存數(shù)據(jù)、需要時(shí)讀出的非易失性存儲器，所以期望均勻地制作強(qiáng)電介質(zhì)存儲器。特別是由于凹部造成的電容絕緣膜的膜厚偏差對數(shù)據(jù)的保持可靠性和強(qiáng)電介質(zhì)存儲器特性產(chǎn)生極大的影響，所以需要盡力抑制。
另外，在強(qiáng)電介質(zhì)存儲器中，在存儲器單元陣列部和其以外的部分(例如FeRAM混載系統(tǒng)LSI中周邊的邏輯電路等)間的總階梯差關(guān)系到布線工序中光刻的DOF(Depth of Focus焦點(diǎn)深度)不足，是布線間短路和布線電阻偏差等的原因，對生產(chǎn)良品率產(chǎn)生直接影響。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體器件的制造方法，在對埋入電容元件下部電極的絕緣層進(jìn)行研磨時(shí)促進(jìn)階梯差緩和，從而抑制埋入用絕緣膜的研磨殘留、下部電極的剝離及損傷的產(chǎn)生，并且可降低總階梯差。
為了解決上述課題，本發(fā)明的半導(dǎo)體器件的制造方法包括以下工序在形成于襯底上的第1絕緣層和形成于所述第1絕緣層中的多個(gè)接觸栓塞上形成導(dǎo)電層的工序；對所述導(dǎo)電層進(jìn)行構(gòu)圖而形成多個(gè)電容元件下部電極的工序；在所述第1絕緣層和電容元件下部電極上形成第2絕緣層的工序；在所述電容元件下部電極的上部區(qū)域的所述第2絕緣層形成凹部的工序；對所述第2絕緣層進(jìn)行研磨而使其平坦化；使所述電容元件下部電極露出的工序；以及在所述電容元件下部電極的上部形成電容絕緣膜和電容元件上部電極的工序。
本發(fā)明的半導(dǎo)體器件，包括形成于襯底上的第1絕緣層；形成于所述第1絕緣層中的接觸栓塞；與所述接觸栓塞連接并形成于所述第1絕緣層上的電容元件下部電極；埋入在所述電容元件下部電極周圍而形成的第2絕緣層；覆蓋所述電容元件下部電極而形成的電容絕緣膜；以及電容元件上部電極，在所述電容元件下部電極上中間隔著所述電容絕緣膜而形成，以使所述電容元件下部電極成為電容規(guī)定區(qū)；配置包含多個(gè)由所述電容元件下部電極、所述電容絕緣膜和所述電容元件上部電極形成的電容元件的電容元件組；將所述電容元件下部電極和所述第2絕緣層的表面進(jìn)行研磨而使其平坦化，所述電容元件組的面積為10,000～100,000μm2。
根據(jù)上述結(jié)構(gòu)的半導(dǎo)體器件的制造方法，通過在埋入電容元件下部電極的第2絕緣膜上形成凹部，減少凹部的第2絕緣膜的研磨體積，縮短研磨時(shí)間，促進(jìn)階梯差緩和。其結(jié)果，改善晶片整個(gè)面的研磨速度的均勻性，可以抑制研磨殘留、下部電極的剝離及損傷的產(chǎn)生，而且可以降低總階梯差。
優(yōu)選通過回蝕(etchback)法進(jìn)行露出電容元件下部電極的工序。優(yōu)選通過化學(xué)機(jī)械研磨法進(jìn)行對第2絕緣層進(jìn)行研磨而使其平坦化的工序。
在上述方法中，通過單一的平坦化工序和露出工序來進(jìn)行對第2絕緣層進(jìn)行研磨而使其平坦化的工序和露出電容元件下部電極的工序。優(yōu)選通過化學(xué)機(jī)械研磨法進(jìn)行平坦化和露出工序。
在上述方法的形成電容元件下部電極的工序中，優(yōu)選對導(dǎo)電層進(jìn)行構(gòu)圖，與電容元件下部電極一起形成金屬布線。這種情況下，優(yōu)選僅在配置了電容元件下部電極的區(qū)域形成第2絕緣層的凹部。由此，通常在布線圖形密度低、階梯差緩和快的金屬布線部中，可以防止過研磨造成的金屬布線的剝離。
優(yōu)選導(dǎo)電層的表面為Pt、Ir、Ru、這些金屬的合金膜、或這些金屬的氧化物。由于這些材料容易發(fā)生損傷，所以該方法的效果顯著。
優(yōu)選通過干法腐蝕進(jìn)行在第2絕緣層形成凹部的工序。采用干法腐蝕，對第2絕緣膜形成凹部是容易的。這種情況，優(yōu)選使在第2絕緣層形成的凹部的深度實(shí)質(zhì)上與電容元件下部電極的膜厚相等。由此，可以按固體膜的研磨速度計(jì)算并估計(jì)第2絕緣層的表面和電容元件下部電極的表面在相同高度下達(dá)到平坦所需要的研磨時(shí)間。而且，還可以盡力降低電容元件下部電極的布線圖形密度和包含多個(gè)電容元件的電容元件組的面積對研磨時(shí)間產(chǎn)生的影響。
優(yōu)選在第2絕緣層形成凹部時(shí)，露出電容元件下部電極的至少一部分。由此，更可靠地消除電容元件下部電極上的研磨殘留。優(yōu)選在第2絕緣層形成的凹部底部的角上進(jìn)行干法腐蝕，以形成低于90°的錐角。由此，可以提高對抗蝕劑掩模的掩模偏移的裕度，可以在電容元件下部電極上更可靠地形成凹部。而且，可以降低第2絕緣層的研磨量，并縮短研磨時(shí)間。
在上述方法中，作為第2絕緣層，優(yōu)選通過使用臭氧和原硅酸四乙酯(TEOS)的常壓CVD法來形成SiO2膜。由此，例如，在形成膜時(shí)使用等離子體CVD的情況，等離子體中的氫通過包含于電容元件下部電極中的Pt的催化作用而使下層的氧阻擋層還原，可以避免在電容元件下部電極產(chǎn)生損害的危害。通過所謂的自流(self flow)效應(yīng)，僅通過形成膜，電容元件下部電極間的第2絕緣層的凹部變得平緩，適于促進(jìn)階梯差緩和。
優(yōu)選使第2絕緣層的凹部區(qū)域大于其下層的電容元件下部電極。由此，可以降低第2絕緣層的研磨量，縮短研磨時(shí)間。
優(yōu)選以跨越多個(gè)電容元件下部電極的上部區(qū)域的尺寸來形成第2絕緣層的凹部。由此可以降低第2絕緣層的研磨量，縮短研磨時(shí)間。
根據(jù)上述結(jié)構(gòu)的半導(dǎo)體器件，在制造時(shí)，晶片整個(gè)面的研磨速度的均勻化容易，可以抑制研磨殘留、下部電極的剝離及損傷的發(fā)生，而且可以降低總階梯差。優(yōu)選在配置多組電容元件時(shí)，相鄰的電容元件組間的間隔為10～100μm。


圖1A～圖1J是實(shí)施例1的強(qiáng)電介質(zhì)存儲器的制造方法的剖面圖。
圖2A～圖2F是實(shí)施例2的強(qiáng)電介質(zhì)存儲器的制造方法的剖面圖。
圖3Aa～圖3Af和圖3Ba～圖3Bf是實(shí)施例3的強(qiáng)電介質(zhì)存儲器的制造方法的剖面圖。
圖4A～圖4E是實(shí)施例4的強(qiáng)電介質(zhì)存儲器的制造方法的剖面圖。
圖5A～圖5E是實(shí)施例5的強(qiáng)電介質(zhì)存儲器的制造方法的剖面圖。
圖6A～圖6E是實(shí)施例6的強(qiáng)電介質(zhì)存儲器的制造方法的剖面圖。
圖7A～圖7E是實(shí)施例7的強(qiáng)電介質(zhì)存儲器的制造方法的剖面圖。
圖8A～圖8E是實(shí)施例8的強(qiáng)電介質(zhì)存儲器的制造方法的剖面圖。
圖9是陣列面積與下部電極上的絕緣膜的殘膜的膜厚和下部電極周邊發(fā)生的凹部的關(guān)系曲線圖。
圖10是研磨時(shí)間與下部電極上的絕緣膜的殘留膜的膜厚的關(guān)系曲線圖。
圖11A～圖11F是現(xiàn)有的強(qiáng)電介質(zhì)存儲器的制造工序中的存儲器單元陣列部的剖面圖。
圖12A～圖12E是現(xiàn)有的強(qiáng)電介質(zhì)存儲器的制造工序中的金屬布線部的剖面圖。
圖13A1～圖13A3、圖13B1～圖13B3、以及圖13C1～圖13C3是對陣列面積不同的存儲器單元陣列通過CMP研磨后的狀態(tài)的模式圖。
圖14是研磨時(shí)間與下部電極上的絕緣膜的殘留膜的膜厚的關(guān)系曲線圖。
具體實(shí)施例方式
以下，參照附圖具體地說明本發(fā)明的實(shí)施例。
(實(shí)施例1)有關(guān)本發(fā)明實(shí)施例1的強(qiáng)電介質(zhì)存儲器的制造方法，參照圖1A～圖1J來說明。該圖表示強(qiáng)電介質(zhì)存儲器的制造工序中的存儲器單元陣列部的剖面。
首先，如圖1A所示，在半導(dǎo)體襯底10上形成隔離區(qū)1，在隔離區(qū)1之間形成高濃度的雜質(zhì)擴(kuò)散層2。然后，在隔離區(qū)1和雜質(zhì)擴(kuò)散層2上，形成SiO2構(gòu)成的層間絕緣膜4，在層間絕緣膜4中形成與雜質(zhì)擴(kuò)散層2電連接的接觸栓塞3(鎢制)。而且，在層間絕緣膜4和接觸栓塞3上，作為第1導(dǎo)電膜5，例如形成氮化鈦?zhàn)钃鯇?厚度150nm)和鉑膜(厚度150nm)的疊層膜(厚度300nm)。
接著，通過以抗蝕劑圖形作為掩模的干法腐蝕，對第1導(dǎo)電膜5進(jìn)行構(gòu)圖，如圖1B所示，在接觸栓塞3上形成下部電極6。接著，如圖1C所示，覆蓋下部電極6和層間絕緣膜4，例如在晶片整個(gè)表面上形成氧化硅膜(SiO2)構(gòu)成的埋入用的絕緣膜8(高度400nm)。優(yōu)選將下部電極6的厚度設(shè)定為，絕緣膜8的膜厚優(yōu)選設(shè)定為下部電極6的厚度加上后述研磨時(shí)進(jìn)行階梯差緩和所需的切削余裕。接著，如圖1D所示，在下部電極6上形成具有開口部的抗蝕劑圖形11。
接著，如圖1E所示，通過干法腐蝕除去抗蝕劑圖形11的開口部絕緣膜8的一部分，形成凹部12。凹部12的深度優(yōu)選設(shè)定為按后面的CMP法研磨而不使凹部12轉(zhuǎn)移到下層的深度。由此，可以減少絕緣膜8的研磨量，而且可促進(jìn)階梯差緩和，減小與布線圖形密度低的區(qū)域的研磨速度之差。
接著，如圖1F所示，通過CMP對絕緣膜8進(jìn)行研磨，使其表面平坦化。在該狀態(tài)下，下部電極6的表面不露出。接著，如圖1G所示，通過回蝕法，進(jìn)行絕緣膜8的腐蝕，直至使下部電極6的表面露出。在絕緣膜8的回蝕中，優(yōu)選使用干法腐蝕。根據(jù)干法腐蝕，由于除去因用前工序的CMP法產(chǎn)生的微損傷所造成的影響，所以可以抑制該損傷擴(kuò)大。但是，在用前工序的CMP法幾乎不發(fā)生微損傷，而且使用像下部電極6上產(chǎn)生的損害敏感地影響強(qiáng)電介質(zhì)特性那樣的強(qiáng)電介質(zhì)材料時(shí)，也可以適當(dāng)采用濕法腐蝕。
接著，如圖1H所示，在絕緣膜8和下部電極6上形成用作電容絕緣膜的強(qiáng)電介質(zhì)膜9，而且在其上形成第2導(dǎo)電膜20(鉑膜等)。接著，將抗蝕劑圖形作為掩模通過干法腐蝕來對第2導(dǎo)電膜進(jìn)行構(gòu)圖，如圖1I所示形成上部電極21。而且，也可以如圖1J所示，將抗蝕劑圖形作為掩模通過干法腐蝕來對第2導(dǎo)電膜20和強(qiáng)電介質(zhì)膜9進(jìn)行構(gòu)圖，形成上部電極21和強(qiáng)電介質(zhì)膜9a。然后，雖未圖示，形成電容層間絕緣膜，而且經(jīng)由布線工序、保護(hù)膜形成工序，完成強(qiáng)電介質(zhì)存儲器。
根據(jù)本實(shí)施例，通過在下部電極6上的絕緣膜8形成凹部12，削減凹部12的絕緣膜8的研磨體積，所以研磨時(shí)間縮短，促進(jìn)階梯差緩和。而且，研磨劑進(jìn)入凹部12，研磨襯墊密切接觸襯底，所以凹部12的CMP的研磨襯墊和絕緣膜8的接觸面積增大，也有助于促進(jìn)階梯差緩和。以上的結(jié)果，改善了以晶片整個(gè)面來看的研磨速度的均勻性，可以抑制掩模殘留、下部電極6的剝離及損傷的發(fā)生，而且可以減低總階梯差。
另外，本實(shí)施例具有以下特征在對通過CMP來平坦化成膜的絕緣膜8的工序、及通過回蝕法使下部電極6露出的工序進(jìn)行組合的方法的基礎(chǔ)上，還組合了在絕緣膜8上形成凹部12來促進(jìn)階梯差緩和這點(diǎn)。以下說明該特征的效果。
通過CMP進(jìn)行平坦化后通過回蝕法使下部電極6的表面露出的方法，在進(jìn)行CMP的階段不露出下部電極6，所以抑制下部電極6的剝離及損傷發(fā)生的效果大。但是，在該情況下，與僅用CMP進(jìn)行絕緣膜8的平坦化和下部電極6的露出的情況相比，需要增厚絕緣膜8，成為使下部電極6周圍的絕緣膜8上產(chǎn)生的凹進(jìn)量增大的原因。以下示出有關(guān)凹進(jìn)量一例的比較。凹進(jìn)量的計(jì)算采用平方和計(jì)算。
1)僅用CMP進(jìn)行平坦化和下部電極6露出的情況表1


2)組合采用CMP的平坦化和采用回蝕法的下部電極6露出的情況表2


這樣，在組合采用CMP的平坦化和采用回蝕法的下部電極6露出的情況下，凹進(jìn)量的偏差增大。這種情況下，增厚絕緣膜8所造成的絕緣膜8的厚度偏差對于凹進(jìn)量偏差的增大是支配性的。
相反，通過在絕緣膜8形成凹部，為了獲得同樣的平坦度，可減小絕緣膜8的必要厚度。即，因?yàn)橥ㄟ^形成凹部12而促進(jìn)階梯差緩和，所以可以降低用于獲得同樣平坦度的CMP的研磨量。其結(jié)果，凹進(jìn)量的偏差如下。
3)組合采用CMP的平坦化、采用回蝕法的下部電極6的露出、以及凹部形成的情況
表3


如以上那樣，在組合采用CMP的平坦化、采用回蝕法的下部電極6的露出、以及凹部形成的情況下，可獲得采用組合CMP的平坦化和采用回蝕法的下部電極6露出的效果，而不增大凹進(jìn)量的偏差，即、可以獲得抑制下部電極6的剝離及損傷發(fā)生的效果。
(實(shí)施例2)有關(guān)本發(fā)明實(shí)施例2的強(qiáng)電介質(zhì)存儲器的制造方法，參照圖2來說明。圖2表示強(qiáng)電介質(zhì)存儲器的制造工序中存儲器單元陣列部的剖面。本實(shí)施例是部分改變實(shí)施例1的制造方法的例子。圖2A～圖2D是與圖1A～圖1D同樣的工序，所以省略說明。
如圖2E所示，通過干法腐蝕來除去抗蝕劑圖形11的開口部的一部分絕緣膜8，而形成凹部12。凹部12的深度最好盡量深。通過形成凹部12，可在后面的研磨工序中減少絕緣膜8的研磨量，促進(jìn)階梯差緩和。
接著，如圖2F所示，通過CMP來研磨絕緣膜8并使其表面平坦化，使其表面平滑，再進(jìn)行研磨直至露出下部電極6的表面，獲得下部電極6和絕緣膜8為一平面的平坦?fàn)顟B(tài)。這樣，在本實(shí)施例中，與圖1F的工序不同，僅用CMP進(jìn)行絕緣膜8的表面平坦化和下部電極6的表面的露出。
接著，圖示雖省略，在其上形成作為電容絕緣膜的強(qiáng)電介質(zhì)膜，而且在其上形成第2導(dǎo)電膜(鉑膜等)。然后，以抗蝕劑圖形作為掩模通過干法腐蝕對第2導(dǎo)電膜和強(qiáng)電介質(zhì)膜分別進(jìn)行構(gòu)圖，形成上部電極。然后，通常形成電容層間絕緣膜，進(jìn)而經(jīng)由布線工序、保護(hù)膜形成工序，完成強(qiáng)電介質(zhì)存儲器。
根據(jù)本實(shí)施例，與實(shí)施例1同樣，通過形成凹部12，促進(jìn)凹部12的絕緣膜8的階梯差緩和。其結(jié)果，晶片整個(gè)面的研磨速度的均勻性改善，可以抑制研磨殘留、下部電極的剝離及損傷的發(fā)生，而且可以降低總階梯差。
(實(shí)施例3)有關(guān)實(shí)施例3的強(qiáng)電介質(zhì)存儲器的制造方法，參照圖3來說明。圖3Aa～圖3Af表示強(qiáng)電介質(zhì)存儲器的制造工序的存儲器單元陣列部的剖面圖，圖3Ba～圖3Bf表示金屬布線部的剖面圖。圖3Aa～圖3Af的工序分別對應(yīng)于圖3Ba～圖3Bf的工序，各工序同時(shí)進(jìn)行。
首先，如圖3Aa所示，在存儲器單元陣列部，在半導(dǎo)體襯底10上形成隔離區(qū)1，在隔離區(qū)1之間形成高濃度的雜質(zhì)擴(kuò)散層2。然后，在隔離區(qū)1和雜質(zhì)擴(kuò)散層2上形成SiO2構(gòu)成的層間絕緣膜4，在層間絕緣膜4中形成與雜質(zhì)擴(kuò)散層2電連接的接觸栓塞3(鎢制)。而且，在層間絕緣膜4和接觸栓塞3上，作為第1導(dǎo)電膜5，例如形成氮化鈦?zhàn)钃鯇?厚度150nm)和鉑膜(厚度150nm)的疊層膜(厚度300nm)。同時(shí)，如圖3Ba所示，在金屬布線部，在半導(dǎo)體襯底10上，通過與存儲器單元陣列部相同的工序，形成高濃度的雜質(zhì)擴(kuò)散層2、層間絕緣膜4、以及第1導(dǎo)電膜5。
接著，通過以抗蝕劑圖形作為掩模的干法腐蝕對第1導(dǎo)電膜5進(jìn)行構(gòu)圖，如圖3Ab所示，在存儲器單元陣列部中，在接觸栓塞3上形成下部電極6(高度300nm)。而且，如圖3Bb所示，在金屬布線部中形成金屬布線7。
接著，如圖3Ac、圖3Bc所示，在存儲器單元陣列部和金屬布線部中分別覆蓋下部電極6和層間絕緣膜4、以及金屬布線7和層間絕緣膜4，在晶片整個(gè)表面上形成埋入用的絕緣膜8(高度400nm)。埋入用的絕緣膜8的膜厚優(yōu)選設(shè)定為，下部電極6的厚度加上用于后述的研磨時(shí)進(jìn)行階梯差緩和所需的切削余裕。
接著，如圖3Ad所示，在存儲器陣列部中，使用抗蝕劑掩模，在下部電極6上形成具有開口部的抗蝕劑圖形11。另一方面，如圖3Bd所示，在金屬布線部形成沒有開口部的抗蝕劑圖形11a。
接著，如圖3Ae所示，通過干法腐蝕除去抗蝕劑圖形11的開口部的一部分絕緣膜8，而形成凹部12。另一方面，在金屬布線7上的絕緣膜8不形成凹部12。凹部12的深度最好盡量深。由此，可以減少絕緣膜8的研磨量，而且可促進(jìn)階梯差緩和，減小與布線圖形密度低的區(qū)域的研磨速度之差。
而且，如圖3Af、圖3Bf所示，通過CMP對絕緣膜8進(jìn)行研磨使其表面平坦化，并使其表面平滑，進(jìn)一步進(jìn)行研磨直至露出下部電極6，獲得下部電極6和絕緣膜8為一平面的平坦?fàn)顟B(tài)。如果適當(dāng)調(diào)整在圖3Ae的工序中形成的凹部12的深度，則可以用與CMP同等的時(shí)間使下部電極6和金屬布線7露出。再有，在金屬布線7上不形成凹部12，所以不促進(jìn)階梯差緩和，如圖3Bf所示，有時(shí)在金屬布線7上殘存絕緣膜8，但這對強(qiáng)電介質(zhì)存儲器特性沒有影響，反而由于殘存的情況下能可靠地抑制金屬布線7的剝離造成的損傷，所以較好。
接著，圖示雖被省略，在其上依次形成作為電容絕緣膜的強(qiáng)電介質(zhì)膜、以及第2導(dǎo)電膜(鉑膜等)。然后，通過干法腐蝕對第2導(dǎo)電膜和強(qiáng)電介質(zhì)膜分別進(jìn)行構(gòu)圖，形成上部電極。然后，通常形成電容層間絕緣膜，再經(jīng)由布線工序、保護(hù)膜形成工序，完成強(qiáng)電介質(zhì)存儲器。
根據(jù)本實(shí)施例，通常在布線圖形密度低、促進(jìn)階梯差緩和的金屬布線部中，可以抑制因過研磨而使金屬布線7剝離并發(fā)生損傷的情況。
在本實(shí)施例中，示出了與實(shí)施例2同樣都通過CMP來進(jìn)行絕緣膜8的平坦化和露出下部電極6表面的例子。另一方面，即使是如實(shí)施例1那樣通過CMP進(jìn)行平坦化、通過干法腐蝕進(jìn)行下部電極6表面的露出的情況，采用本實(shí)施例也可獲得同樣的效果。以下說明的實(shí)施例也是一樣。
再有，在以上的實(shí)施例1～3中說明的絕緣膜8的成膜優(yōu)選使用臭氧和TEOS按常壓CVD法進(jìn)行。相反，例如在形成膜使用等離子體CVD時(shí)，等離子體中的氫通過包含于下部電極6中的Pt的催化作用而使下層的氧阻擋層還原，而對電容元件下部電極產(chǎn)生損害。如果是常壓CVD法，則不產(chǎn)生這樣的危害，并且通過所謂的自流效應(yīng)，可僅通過形成膜促進(jìn)階梯差緩和。
另外，實(shí)施例1～3中說明的導(dǎo)電膜，其表面為Pt、Ir、Ru、這些金屬的合金膜、或這些金屬的氧化物時(shí)，采用本實(shí)施例的效果顯著。因?yàn)檫@些材料不容易產(chǎn)生損傷。
另外，實(shí)施例1～3中說明的在絕緣膜8形成凹部12的工序中，作為干法腐蝕所使用的腐蝕氣體，例如使用Ar/C4F8/CH2F2/O2的混合氣體。作為腐蝕的條件，例如可以設(shè)壓力為0.665Pa、電源輸出功率為2KW、偏置輸出功率為2.2KW。
(實(shí)施例4)有關(guān)實(shí)施例4的強(qiáng)電介質(zhì)存儲器的制造方法，參照圖4來說明。圖4是表示強(qiáng)電介質(zhì)存儲器的制造工序的剖面圖。本實(shí)施例是沒有形成下部電極的區(qū)域鄰接形成了下部電極的區(qū)域的例子。
首先，如圖4A所示，在半導(dǎo)體襯底10上形成隔離區(qū)1，在隔離區(qū)1之間形成高濃度的雜質(zhì)擴(kuò)散層2。然后，在隔離區(qū)1和雜質(zhì)擴(kuò)散層2上形成SiO2構(gòu)成的層間絕緣膜4，在層間絕緣膜4中形成與雜質(zhì)擴(kuò)散層2電連接的接觸栓塞3(鎢制)。而且，在層間絕緣膜4和接觸栓塞3上，作為第1導(dǎo)電膜，例如形成氮化鈦?zhàn)钃鯇?厚度100nm)和鉑膜(厚度200nm)的疊層膜(厚度300nm)。接著，將抗蝕劑圖形作為掩模通過干法腐蝕對第1導(dǎo)電膜進(jìn)行構(gòu)圖，在接觸栓塞3上形成下部電極6(高度300nm)。如圖所示，沒有形成下部電極6的區(qū)域鄰接形成了下部電極6的區(qū)域。
接著，如圖4B所示，覆蓋下部電極6和層間絕緣膜4，例如在晶片整個(gè)表面上形成氧化硅膜(SiO2)構(gòu)成的埋入用的絕緣膜8(高度400nm)。埋入用的絕緣膜8的膜厚優(yōu)選設(shè)定為下部電極6的厚度加上用于后述的研磨時(shí)進(jìn)行階梯差緩和所需的切削余裕。
接著，如圖4C所示，使用抗蝕劑掩模，在下部電極6上形成具有開口部的抗蝕劑圖形11。接著，如圖4D所示，通過干法腐蝕除去抗蝕劑圖形11的開口部的一部分絕緣膜8，而形成凹部12。凹部12的深度為下部電極6的膜厚，即、與通過CMP進(jìn)行平坦化的階梯差實(shí)質(zhì)上同等的300nm。由此，如圖中的箭頭所示，凹部12的底面高度與沒有形成下部電極6的區(qū)域的絕緣膜8的高度實(shí)質(zhì)上相等。
接著，如圖4E所示，通過CMP對絕緣膜8進(jìn)行研磨使其表面平坦化，并使其表面平滑，再進(jìn)行過研磨直至絕緣膜8和下部電極6的表面為一平面并且平坦。
根據(jù)本實(shí)施例，除了與實(shí)施例1～3同樣的效果以外，還可獲得以下效果以固體膜的研磨速度來計(jì)算并估計(jì)絕緣膜8的表面和下部電極6的表面達(dá)到相同高度且平坦的研磨時(shí)間。其結(jié)果，可盡力降低布線圖形密度和存儲器單元陣列部的陣列面積對研磨時(shí)間所產(chǎn)生的影響。而且，與周邊電路部的研磨速度差消失，所以可以降低總階梯差。
(實(shí)施例5)有關(guān)實(shí)施例5的強(qiáng)電介質(zhì)存儲器的制造方法，參照圖5來說明。圖5是表示強(qiáng)電介質(zhì)存儲器的制造工序的剖面圖。
首先，如圖5A所示，在半導(dǎo)體襯底10上形成隔離區(qū)1，在隔離區(qū)1之間形成高濃度的雜質(zhì)擴(kuò)散層2。然后，在隔離區(qū)1和雜質(zhì)擴(kuò)散層2上形成SiO2構(gòu)成的層間絕緣膜4，在層間絕緣膜4中形成與雜質(zhì)擴(kuò)散層2電連接的接觸栓塞3(鎢制)。而且，在層間絕緣膜4和接觸栓塞3上，作為第1導(dǎo)電膜5，例如形成氮化鈦?zhàn)钃鯇?厚度100nm)和鉑膜(厚度200nm)的疊層膜。接著，將抗蝕劑圖形作為掩模通過干法腐蝕對第1導(dǎo)電膜進(jìn)行構(gòu)圖，在接觸栓塞3上形成下部電極6(高度300nm)。
接著，如圖5B所示，覆蓋下部電極6和層間絕緣膜4，例如在晶片整個(gè)表面上形成氧化硅膜(SiO2)構(gòu)成的埋入用的絕緣膜8(高度400nm)。埋入用的絕緣膜8的膜厚優(yōu)選設(shè)定為下部電極6的厚度加上用于后述的研磨時(shí)進(jìn)行階梯差緩和所需的切削余裕。
接著，如圖5C所示，使用抗蝕劑掩模，在下部電極6上形成具有開口部的抗蝕劑圖形11。接著，如圖5D所示，通過干法腐蝕除去抗蝕劑圖形11的開口部的一部分絕緣膜8，直至露出下部電極6，而形成凹部12。接著，如圖5E所示，通過CMP對絕緣膜8進(jìn)行研磨使其表面平坦化，并使其表面平滑，進(jìn)一步使絕緣膜8和下部電極6的表面為一平面。
根據(jù)本實(shí)施例，除了與實(shí)施例1～3同樣的效果以外，通過在形成凹部12時(shí)露出下部電極6的表面，更可靠地消除下部電極6上的研磨殘留。而且，如果適當(dāng)設(shè)定僅進(jìn)行階梯差平坦化、在通常的CMP中不露出電極的研磨時(shí)間，則可以更可靠地防止損傷的發(fā)生。
(實(shí)施例6)有關(guān)實(shí)施例6的強(qiáng)電介質(zhì)存儲器的制造方法，參照圖6來說明。圖6是表示強(qiáng)電介質(zhì)存儲器的制造工序的剖面圖。本實(shí)施例的圖6A～圖6C所示的工序與圖5A～圖5C所示的工序相同，在同一部分上附以相同的標(biāo)號并省略具體的說明。
接著圖6C所示的工序，如圖6D所示，通過干法腐蝕來除去抗蝕劑圖形11的開口部的絕緣膜8的一部分，而形成凹部12。在該工序中，進(jìn)行干法腐蝕，以使形成的凹部12的錐角(凹部12的側(cè)壁面對凹部底面方向構(gòu)成的角)低于90°。這可以通過在例如使用氬和氧構(gòu)成的混合氣體進(jìn)行干法腐蝕時(shí)，減少擔(dān)負(fù)各向異性高的物理反應(yīng)的氬的流量，增大設(shè)定擔(dān)負(fù)各向同性高的化學(xué)反應(yīng)的氧的流量，將錐角向平緩的方向進(jìn)行控制來實(shí)現(xiàn)。
接著，如圖6E所示，通過CMP對絕緣膜8進(jìn)行研磨使其表面平坦，再進(jìn)行過研磨，直至絕緣膜8和下部電極6的表面為一平面并且平坦。
根據(jù)本實(shí)施例，除了與實(shí)施例1～3同樣的效果以外，還可獲得以下效果通過在凹部12設(shè)置錐角，可以提高對抗蝕劑掩模的掩模偏移裕度，在下部電極6上更正確地形成凹部12。
(實(shí)施例7)有關(guān)實(shí)施例7的強(qiáng)電介質(zhì)存儲器的制造方法，參照圖7來說明。圖7是表示強(qiáng)電介質(zhì)存儲器的制造工序的剖面圖。本實(shí)施例的圖7A～圖7B所示的工序與圖5A～圖5B所示的工序相同，在同一部分上附以相同的標(biāo)號并省略具體的說明。
接著圖7B所示的工序，如圖7C所示，使用抗蝕劑掩模，在下部電極6上形成具有開口部的抗蝕劑圖形11。在本實(shí)施例中，將開口部的面積設(shè)定得比下部電極6的面積大。
接著，如圖7D所示，通過干法腐蝕來除去抗蝕劑圖形11的開口部的一部分絕緣膜8，而形成凹部12。因此，凹部12的面積比下部電極6的面積大。接著，如圖7E所示，通過CMP對絕緣膜8進(jìn)行研磨使其表面平坦，再進(jìn)行過研磨，直至絕緣膜8和下部電極6的表面為一平面且平坦。
根據(jù)本實(shí)施例，除了與實(shí)施例1～3同樣的效果以外，還可獲得以下效果通過增大凹部12的開口部，可降低絕緣膜8的研磨體積，進(jìn)一步縮短研磨時(shí)間。
(實(shí)施例8)有關(guān)實(shí)施例8的強(qiáng)電介質(zhì)存儲器的制造方法，參照圖8來說明。圖8是表示強(qiáng)電介質(zhì)存儲器的制造工序的剖面圖。本實(shí)施例的圖8A～圖8B所示的工序與圖5A～圖5B所示的工序相同，在同一部分上附以相同的標(biāo)號并省略具體的說明。
接著圖8B所示的工序，如圖8C所示，使用抗蝕劑掩模，沿強(qiáng)電介質(zhì)存儲器的單元極板(cell plate)方向形成具有開口部的抗蝕劑圖形11。開口部以在其中包含多個(gè)下部電極6上的區(qū)域來形成。
接著，如圖8D所示，通過干法腐蝕來除去抗蝕劑圖形11的開口部的一部分絕緣膜8，而形成凹部12。因此，在凹部12內(nèi)，包含多個(gè)下部電極6上的區(qū)域。此時(shí)，凹部12形成在集成了下部電極6的存儲器單元陣列部等的、布線圖形密度高、研磨速度慢的區(qū)域中。由此，在后面的研磨工序中促進(jìn)階梯差緩和。接著，如圖8E所示，通過CMP對絕緣膜8進(jìn)行研磨使其表面平坦，進(jìn)一步進(jìn)行過研磨，直至絕緣膜8和下部電極6的表面為一平面且平坦。
根據(jù)本實(shí)施例，通過增大凹部12的開口面積，可以降低下部電極6上的絕緣膜8的研磨體積，縮短研磨時(shí)間。
(實(shí)施例9)關(guān)于實(shí)施例9的強(qiáng)電介質(zhì)存儲器的結(jié)構(gòu)，其結(jié)構(gòu)特征在于例如在實(shí)施例1記載的強(qiáng)電介質(zhì)存儲器中，將存儲器單元陣列的面積設(shè)定在10,000～100,000μm2的范圍內(nèi)。該結(jié)構(gòu)基于如以發(fā)現(xiàn)，即，使下部電極6露出的CMP的表面研磨狀態(tài)因作為存儲器單元集合體的存儲器單元陣列的面積而受到影響。
圖9以不同的CMP的研磨時(shí)間(30秒～75秒)表示存儲器單元陣列面積(μm2)與下部電極6上的絕緣膜的殘膜厚度或下部電極6周邊發(fā)生的CMP凹部的關(guān)系。
從圖9可知，在研磨時(shí)間從30秒變化至75秒時(shí)，在面積為10,000μm2和100,000μm2的存儲器單元陣列中，研磨時(shí)間為約45秒時(shí)下部電極6(Pt)露出。如果研磨時(shí)間超過45秒，則產(chǎn)生深度與研磨時(shí)間相應(yīng)的凹部，盡管面積有所不同，但有同樣的凹進(jìn)深度。另外，在存儲器單元陣列面積超過100,000μm2，特別是1,000,000μm2時(shí)，可知研磨時(shí)間為45秒時(shí)，殘膜的厚度為40nm左右，下部電極6不露出，難以促進(jìn)階梯差緩和。
根據(jù)以上結(jié)果，優(yōu)選將存儲器單元陣列的面積設(shè)定在10,000～100,000μm2的范圍內(nèi)。由此，可以抑制研磨殘留、下部電極的剝離及損傷的發(fā)生，容易獲得降低總階梯差的效果。
(實(shí)施例10)實(shí)施例10有關(guān)強(qiáng)電介質(zhì)存儲器的結(jié)構(gòu)，其結(jié)構(gòu)特征在于例如在實(shí)施例1記載的強(qiáng)電介質(zhì)存儲器中，將相鄰的存儲器單元陣列部間的間隔S設(shè)定在10～100μm的范圍內(nèi)。該結(jié)構(gòu)基于如下發(fā)現(xiàn)，即，使下部電極6露出的CMP的研磨狀態(tài)因相鄰的存儲器單元陣列間設(shè)置的間隔S而受到影響。
在圖10中，以每個(gè)間隔S表示研磨時(shí)間和下部電極6上的絕緣膜的殘膜厚度的關(guān)系。從圖10可知，在間隔S＝3.0μm時(shí)，大致以固體膜的研磨速度進(jìn)行研磨，幾乎不促進(jìn)階梯差緩和。相反，在間隔S＝10μm時(shí)，可知能獲得與充分寬的間隔S＝100μm時(shí)情況大致同等的階梯差緩和特性。
根據(jù)以上結(jié)果，優(yōu)選將相鄰的存儲器單元陣列間的間隔S設(shè)定為不小于10μm。在實(shí)際應(yīng)用中，如果設(shè)定在10～100μm的范圍內(nèi)，則可抑制研磨殘留、下部電極的剝離及損傷的發(fā)生，并可降低總階梯差。
為了不使芯片面積增大，在間隔S的區(qū)域中，在排列存儲器單元時(shí)，例如可以適當(dāng)裝入讀出放大器部等周邊電路部。
權(quán)利要求
1.一種半導(dǎo)體器件的制造方法，包括以下工序在形成于襯底上的第1絕緣層和形成于所述第1絕緣層中的多個(gè)接觸栓塞上形成導(dǎo)電層的工序；對所述導(dǎo)電層進(jìn)行構(gòu)圖而形成多個(gè)電容元件下部電極的工序；在所述第1絕緣層和電容元件下部電極上形成第2絕緣層的工序；在所述電容元件下部電極的上部區(qū)域的所述第2絕緣層形成凹部的工序；對所述第2絕緣層進(jìn)行研磨而使其平坦化的工序；使所述電容元件下部電極露出的工序；以及在所述電容元件下部電極的上部形成電容絕緣膜和電容元件上部電極的工序。
2.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，通過回蝕法進(jìn)行使所述電容元件下部電極露出的工序。
3.如權(quán)利要求2所述的半導(dǎo)體器件的制造方法，其中，通過化學(xué)機(jī)械研磨法進(jìn)行對所述第2絕緣層進(jìn)行研磨而使其平坦化的工序。
4.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，通過單一的平坦化工序和露出工序來進(jìn)行對所述第2絕緣層進(jìn)行研磨而使其平坦化的工序和使所述電容元件下部電極露出的工序。
5.如權(quán)利要求4所述的半導(dǎo)體器件的制造方法，其中，通過化學(xué)機(jī)械研磨法進(jìn)行所述平坦化和露出工序。
6.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，在形成所述電容元件下部電極的工序中，對導(dǎo)電層進(jìn)行構(gòu)圖，與所述電容元件下部電極一起形成金屬布線。
7.如權(quán)利要求6所述的半導(dǎo)體器件的制造方法，其中，僅在配置了所述電容元件下部電極的區(qū)域，形成所述第2絕緣層的凹部。
8.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，所述導(dǎo)電層的表面為Pt、Ir、Ru、這些金屬的合金膜、或這些金屬的氧化物。
9.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，通過干法腐蝕進(jìn)行在所述第2絕緣層中形成凹部的工序。
10.如權(quán)利要求9所述的半導(dǎo)體器件的制造方法，其中，使所述第2絕緣層中形成的凹部的深度實(shí)質(zhì)上與所述電容元件下部電極的膜厚相等。
11.如權(quán)利要求9所述的半導(dǎo)體器件的制造方法，其中，在所述第2絕緣層中形成凹部時(shí)，露出所述電容元件下部電極的至少一部分。
12.如權(quán)利要求9所述的半導(dǎo)體器件的制造方法，其中，在所述第2絕緣層中形成的凹部的底部的角上，進(jìn)行所述干法腐蝕，以形成低于90°的錐角。
13.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，作為所述第2絕緣層，通過使用臭氧和原硅酸四乙酯(TEOS)的常壓CVD法形成SiO2膜。
14.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，使所述第2絕緣層的凹部區(qū)域大于其下層的上述電容元件下部電極。
15.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中，以跨越多個(gè)所述電容元件下部電極的上部區(qū)域的尺寸，來形成所述第2絕緣層的凹部。
16.一種半導(dǎo)體器件，其特征在于，包括形成于襯底上的第1絕緣層；形成于所述第1絕緣層中的接觸栓塞；與所述接觸栓塞連接并形成于所述第1絕緣層上的電容元件下部電極；埋入在所述電容元件下部電極周圍而形成的第2絕緣層；覆蓋所述電容元件下部電極而形成的電容絕緣膜；以及電容元件上部電極，在所述電容元件下部電極上中間隔著所述電容絕緣膜而形成，以使所述電容元件下部電極成為電容規(guī)定區(qū)；配置包含多個(gè)由所述電容元件下部電極、所述電容絕緣膜和所述電容元件上部電極形成的電容元件的電容元件組；將所述電容元件下部電極和所述第2絕緣層的表面進(jìn)行研磨而使其平坦化，所述電容元件組的面積為10,000～100,000μm2。
17.如權(quán)利要求16所述的半導(dǎo)體器件，其中，配置多組所述電容元件組，相鄰的所述電容元件組間的間隔為10～100μm。
全文摘要
一種半導(dǎo)體器件的制造方法，包括以下工序在形成于襯底(10)上的第1絕緣層(4)和形成于第1絕緣層中的多個(gè)接觸栓塞(3)上形成導(dǎo)電層(5)；對導(dǎo)電層進(jìn)行構(gòu)圖而形成多個(gè)電容元件下部電極(6)；在第1絕緣層和電容元件下部電極上形成第2絕緣層(8)；在電容元件下部電極的上部區(qū)域的第2絕緣層中形成凹部(12)；對第2絕緣層進(jìn)行研磨而使其平坦化；露出電容元件下部電極；以及在電容元件下部電極的上部形成電容絕緣膜和電容元件上部電極。在第2絕緣層的研磨時(shí)促進(jìn)階梯差緩和，抑制研磨殘留、下部電極的剝離及損傷的產(chǎn)生，并且可降低總階梯差。
文檔編號H01L21/02GK1482672SQ0315469
公開日2004年3月17日 申請日期2003年8月22日 優(yōu)先權(quán)日2002年8月26日
發(fā)明者三河巧, 十代勇治, 夏目進(jìn)也, 也, 治 申請人:松下電器產(chǎn)業(yè)株式會社