專利名稱：Cmis型半導(dǎo)體非易失存儲(chǔ)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種即使不施加電源電壓也能夠保持存儲(chǔ)數(shù)據(jù)的半導(dǎo)體非易失存儲(chǔ)器的結(jié)構(gòu)。
背景技術(shù)：
作為現(xiàn)在實(shí)際應(yīng)用或者開發(fā)中的非易失存儲(chǔ)器，有使用浮動(dòng)?xùn)艠O結(jié)構(gòu)的快閃EEPROM、使用鐵電膜的FeRAM、使用鐵磁膜的MRAM等。
圖14是表示現(xiàn)有存儲(chǔ)器的存儲(chǔ)單位(存儲(chǔ)器單元)的電路圖。圖14(1)被稱為掩模ROM，根據(jù)有無布線等，決定制造時(shí)各存儲(chǔ)器單元的“0”或者“1”的存儲(chǔ)信息，基本上，該信息是不能夠改寫的。本發(fā)明涉及能夠再改寫信息的非易失存儲(chǔ)器，該掩模ROM不屬于該分類。
圖14(2)是動(dòng)態(tài)RAM(DRAM)的存儲(chǔ)器單元，圖14(3)是靜態(tài)RAM(SRAM)的存儲(chǔ)器單元。這些存儲(chǔ)器單元只有在施加電源電壓的狀態(tài)下，才能夠保持存儲(chǔ)信息，如果切斷電源，就會(huì)丟失存儲(chǔ)內(nèi)容。特別是SRAM。它是只有MOS晶體管的電路結(jié)構(gòu)，可以用邏輯LSI用的標(biāo)準(zhǔn)CMOS工藝實(shí)現(xiàn)，不需要特殊的工藝。
圖14(4)是能夠用電改寫信息的ROM，至今被稱為EEPROM的存儲(chǔ)器單元。圖15表示構(gòu)成它的特殊晶體管的基本結(jié)構(gòu)。其特征在于，在原來的MOS晶體管的柵極與襯底之間具有被稱為浮動(dòng)?xùn)艠O(FG)的不電接于任何一方的電極。
引用圖16、圖17、圖18為例，說明該EEPROM的電路工作原理。首先，是信息的寫入動(dòng)作，如圖16那樣，例如在位線(BL)上施加6V、在字線上施加12V、在板線(PL＝plate line)上施加0V。由字線電壓在柵極上施加12V的電壓，而此時(shí)，在浮動(dòng)?xùn)艠O(FG)部分上只施加1V到3V程度的電壓，在襯底(p-sub)表面形成了成為電子的通道的溝道，晶體管在飽和區(qū)工作，其溝道在漏極附近被夾斷(ピンチオフ)，在漏極附近存在強(qiáng)電場部分，通過該電場被加速的電子的一部分躍遷到浮動(dòng)?xùn)艠O內(nèi)。由此，電子被保持在浮動(dòng)?xùn)艠O內(nèi)，結(jié)果，使在柵極端子(字線)看到的晶體管的閾值電壓向高電壓偏移。通過對(duì)每個(gè)單元選擇性地進(jìn)行向該浮動(dòng)?xùn)艠O的電子的注入，進(jìn)行信息的寫入。
另一方面，在圖17所示的讀出動(dòng)作中，以電流的形式讀出該偏移了的閾值電壓的差。例如，如果在字線上施加5V、在位線(BL)上施加1V、在板線上施加0V，則在具有連接于各字線上的浮動(dòng)?xùn)艠O的晶體管中流過讀出電流(單元電流)，根據(jù)閾值電壓的高低，單元電流會(huì)增減。通過增大該單元電流，能夠進(jìn)行信息的讀出。
另外，圖18示出單元內(nèi)的信息的擦除、即從浮動(dòng)?xùn)艠O抽出電子的原理。當(dāng)將字線固定在0V，在板線上施加12V時(shí)，板與浮動(dòng)?xùn)艠O之間就會(huì)產(chǎn)生大的電位差，在由此產(chǎn)生的電場中，浮動(dòng)?xùn)艠O的電子被拉出。共用板線的所有存儲(chǔ)器單元同時(shí)進(jìn)行該動(dòng)作。關(guān)于以上現(xiàn)有存儲(chǔ)器的詳細(xì)動(dòng)作，在諸多的參考文獻(xiàn)(例如，榎本忠儀「CMOS集稹回路—入門から実用まで一」、倍風(fēng)館、1996年、等)中有記載。
然而，在作為該現(xiàn)有的非易失存儲(chǔ)器的EEPROM中，需要制造具有浮動(dòng)?xùn)艠O的晶體管這樣的特殊結(jié)構(gòu)的晶體管，并且，即使在使用鐵電體、鐵磁體進(jìn)行非易失存儲(chǔ)的FeRAM、MRAM中，也需要分別進(jìn)行材料的制膜與加工，成為實(shí)用化的大問題。同時(shí)，會(huì)導(dǎo)致制造成本增加的問題。另一方面，作為不需要特殊的工藝的用電路存儲(chǔ)數(shù)據(jù)的存儲(chǔ)器，有SRAM、DRAM，特別是SRAM雖然對(duì)于CMOS型工藝完全不需要特殊的工藝，但一旦切斷電源，就會(huì)有存儲(chǔ)內(nèi)容被丟失的問題。
本發(fā)明要解決的問題是，通過CMOS型工藝的互換，實(shí)現(xiàn)具有非易失存儲(chǔ)功能的電路。

發(fā)明內(nèi)容
本發(fā)明中的第1發(fā)明的特征在于，有2個(gè)具有相同特性的MISFET型晶體管，通過在某個(gè)特定的期間，把第1晶體管的柵極的電壓控制為電源電位或者接地電位以外的電壓值，控制第1晶體管的導(dǎo)通狀態(tài)，引起導(dǎo)通電阻值的時(shí)效劣化，將由此產(chǎn)生的第1與第2晶體管的性能差，通過同時(shí)使兩個(gè)晶體管導(dǎo)通并根據(jù)其電流差來讀出，從而進(jìn)行“0”存儲(chǔ)及其讀出，另外與此相反，通過使第2晶體管側(cè)的性能的劣化嚴(yán)重于第1晶體管進(jìn)行“1”存儲(chǔ)。
本發(fā)明中的第2發(fā)明的特征在于，在第1發(fā)明的半導(dǎo)體非易失存儲(chǔ)電路中，在多個(gè)存儲(chǔ)單位之間共用第2晶體管。
本發(fā)明中的第3發(fā)明的特征在于，在第1發(fā)明的存儲(chǔ)1位的信息的半導(dǎo)體非易失存儲(chǔ)電路中，與存儲(chǔ)1位的信息的易失型存儲(chǔ)電路組合，作為1位部分的信息存儲(chǔ)單位，非易失存儲(chǔ)電路的信息經(jīng)由該易失存儲(chǔ)部分，進(jìn)行讀出與寫入。
本發(fā)明中的第4發(fā)明的特征在于，在由6個(gè)MIS晶體管構(gòu)成的靜態(tài)型半導(dǎo)體存儲(chǔ)器單元的2個(gè)存儲(chǔ)節(jié)點(diǎn)上，分別連接第1發(fā)明的半導(dǎo)體非易失存儲(chǔ)電路的2個(gè)晶體管的電流輸出端子，具有連接到該靜態(tài)型半導(dǎo)體存儲(chǔ)器單元的電源端子與實(shí)際的電源線之間的第3晶體管，并通過控制該第3晶體管的導(dǎo)通狀態(tài)，進(jìn)行對(duì)上述靜態(tài)型半導(dǎo)體存儲(chǔ)器單元的啟動(dòng)/不啟動(dòng)動(dòng)作的控制，將第1發(fā)明的半導(dǎo)體非易失存儲(chǔ)電路部分的信息傳送到靜態(tài)型存儲(chǔ)器單元。
根據(jù)本發(fā)明，不必在CMOS型工藝中追加工序、不必導(dǎo)入新材料，也能夠?qū)崿F(xiàn)非易失存儲(chǔ)，并達(dá)到成本降低、縮短開發(fā)期。


圖1是表示本發(fā)明的基本電路及其裝置的工作原理的說明圖。
圖2是表示在本發(fā)明基本電路中的寫入動(dòng)作及其裝置的工作原理的說明圖。
圖3是表示在本發(fā)明基本電路中的讀出動(dòng)作及其裝置的工作原理的說明圖。
圖4是表示在本發(fā)明差動(dòng)型基本電路中的改寫動(dòng)作的工作原理的說明圖。(實(shí)施例1)圖5是表示在本發(fā)明差動(dòng)型基本電路中的寫入動(dòng)作的工作原理的說明圖。(實(shí)施例1)圖6是表示在本發(fā)明差動(dòng)型基本電路中的讀出動(dòng)作的工作原理的說明圖。(實(shí)施例1)圖7是表示在本發(fā)明差動(dòng)型基本電路中的存儲(chǔ)電路的配置的說明圖。(實(shí)施例1)圖8是表示在本發(fā)明第2發(fā)明的存儲(chǔ)電路元件的配置的說明圖。(實(shí)施例2)圖9是表示本發(fā)明SRAM混合型基本電路中的基本結(jié)構(gòu)的說明圖。(實(shí)施例3)圖10是表示在本發(fā)明SRAM混合型基本電路中的SRAM部數(shù)據(jù)讀出動(dòng)作的說明圖。(實(shí)施例4)圖11是表示在本發(fā)明SRAM混合型基本電路中的SRAM部數(shù)據(jù)寫入動(dòng)作的說明圖。(實(shí)施例4)
圖12是表示在本發(fā)明SRAM混合型基本電路中的非易失數(shù)據(jù)保存動(dòng)作的說明圖。(實(shí)施例4)圖13是表示在本發(fā)明SRAM混合型基本電路中的非易失數(shù)據(jù)恢復(fù)動(dòng)作的說明圖。(實(shí)施例4)圖14是表示現(xiàn)有半導(dǎo)體存儲(chǔ)電路的例子的說明圖。
圖15是表示現(xiàn)有快閃EEPROM結(jié)構(gòu)的說明圖。
圖16是表示現(xiàn)有快閃EEPROM的寫入動(dòng)作的工作原理的說明圖。
圖17是表示現(xiàn)有快閃EEPROM的讀出動(dòng)作的工作原理的說明圖。
圖18是表示現(xiàn)有快閃EEPROM的擦除動(dòng)作的工作原理的說明圖。
下面進(jìn)行對(duì)符號(hào)的說明。
WL、WL1、WL2是字選擇線，WLW是非易失字選擇信號(hào)，RESTORE是非易失數(shù)據(jù)恢復(fù)信號(hào)，EQ_是補(bǔ)償(イコライズ)信號(hào)，C、C_是存儲(chǔ)器單元內(nèi)的差動(dòng)節(jié)點(diǎn)信號(hào)，MNT1、MNT2、MN1、MN2、MNRS是n型MIS晶體管，MP1、MP2、MPE0是p型MIS晶體管，t0、t1、t2、t3、t4、t5是時(shí)間，BL、BL_、BL1、BL1_、BL2、BL2_、BL3、BL3_是位線，其中在名稱后面有_的是形成差動(dòng)對(duì)的信號(hào)。例如，BL_為形成BL的差動(dòng)對(duì)的信號(hào)。
另外，COMM、COMM1，COMM2是共用線，WL_REF是標(biāo)準(zhǔn)晶體管選擇用字線，COMM_REF是標(biāo)準(zhǔn)晶體管用共用線，
n+是n型雜質(zhì)擴(kuò)散層，p-sub是p型襯底，PG是柵極，F(xiàn)G是浮動(dòng)?xùn)艠O，PL是板電極端子，OX是絕緣膜，MN00、MN01、MN02、MN03、MN10、MN11、MN12、MN13、MN20、MN21、MN22、MN23、MN001、MN002、MN011、MN012、MN101、MN102、MN111、MN112、MNM1、MNM2是非易失數(shù)據(jù)存儲(chǔ)用n型MIS晶體管，e是電子，VDD是電源端子，GND是接地端子，Vp1是板電極端子，Vt(MNM1)、Vt(MNM2)分別是MIS晶體管MNM1、MNM2的閾值電壓，Vt0、Vt1、Vt2、Vt3、Vt4、Vt5是進(jìn)行非易失存儲(chǔ)的nMIS晶體管的閾值電壓。
具體實(shí)施例方式
圖1是表示本發(fā)明的基本電路及其裝置的工作原理的說明圖。圖1中的例子表示作為MIS(金屬—絕緣膜—半導(dǎo)體)晶體管使用典型的n溝道型硅MOS晶體管的情況。WL是字選擇線，BL是位線，COMM是共用線，PG是柵極，OX是硅氧化膜，n+是n型雜質(zhì)擴(kuò)散層，p-sub是p型硅襯底。以圖2、圖3說明圖1的電路的工作原理。首先是信息的寫入動(dòng)作，如圖2所示，例如在位線(BL)上施加5V、在字線上施加2.5V、在共用線(COMM)上施加0V。根據(jù)字線電壓，在襯底(p-sub)表面形成成為電子的通道的溝道，而晶體管在飽和區(qū)工作，該溝道在漏極附近夾斷，在漏極附近存在強(qiáng)電場部分，通過該電場被加速的電子的一部分中具有躍遷到氧化膜內(nèi)的電子。該現(xiàn)象在MOS型晶體管中，作為隨熱載流子變化的晶體管性能的隨時(shí)間的變化是眾所周知的現(xiàn)象，為了長期保持半導(dǎo)體電路的性能，這本來不是所希望的現(xiàn)象，為避免該現(xiàn)象，通常采取以下措施例如，控制漏極擴(kuò)散層的濃度分布，使電場不集中在漏極端附近。但是，在本發(fā)明中積極地利用了該現(xiàn)象，將由于被捕獲到氧化膜內(nèi)的電子而使從柵極端子(字線)看到的晶體管的閾值電壓向高電壓的偏移用于信息寫入。通過對(duì)每個(gè)單元分別選擇性地進(jìn)行向該氧化膜的電子的注入，進(jìn)行信息的寫入。由于有裝置的微小化越發(fā)展，裝置內(nèi)局部的電場強(qiáng)度就越增加的傾向，因而電子注入該氧化膜的現(xiàn)象會(huì)更容易發(fā)生，因此根據(jù)本原理的信息寫入隨著微小化的進(jìn)展，有變得更加容易的傾向。
另一方面，在圖3所示的讀出動(dòng)作中，將該偏移后的閾值電壓之差以電流的形式讀出。例如，如果在字線上施加5V、在位線(BL)上施加1V、在共用線上施加0V，則在連接到字線的晶體管中流過讀出電流(單元電流)，根據(jù)閾值電壓的高低，單元電流會(huì)增減。通過增大該單元電流，能夠進(jìn)行信息的讀出?？墒?，雖然與現(xiàn)有技術(shù)部分中說明的EEPROM的存儲(chǔ)器電路結(jié)構(gòu)很相似，但從根本上不同的是，通過將注入到氧化膜的電子再次拉出而擦除信息，在技術(shù)上是非常困難的。由此，即使將電子注入到氧化膜中，能將晶體管閾值電壓向高電壓偏移，由于反過來卻不能向低電壓偏移，故基本上只能進(jìn)行一次寫入。
圖4表示用于為回避該問題點(diǎn)的對(duì)應(yīng)于本發(fā)明第1發(fā)明的一個(gè)實(shí)施例。使圖1中的晶體管以每2個(gè)為一組工作，將2個(gè)晶體管中的、例如第1晶體管(MNM1)的閾值電壓Vt(MNM1)比第2晶體管(MNM2)的閾值電壓Vt(MNM2)高的狀態(tài)設(shè)為信息的“0”存儲(chǔ)狀態(tài)，將與此相反的狀態(tài)設(shè)為“1”存儲(chǔ)狀態(tài)。即，在剛制造完時(shí)的最初狀態(tài)下，MNM1、MNM2任一的閾值電壓都是Vt0的時(shí)候，最初寫入“0”的情況如圖4中的①所示，使MNM1的閾值電壓稍微向高電壓偏移。這如圖5所示，首先通過將使字選擇信號(hào)WL為電源電壓(VDD)一半程度的2.5V、使位線(BL)電壓為與電源電壓相同的5V(VDD)、使作為位線的差動(dòng)對(duì)的BL_側(cè)為0V(GND)的狀態(tài)保持一定時(shí)間，在飽和區(qū)僅使MNM1工作，通過產(chǎn)生熱載流子，使MNM1的閾值電壓向高電壓方向(Vt1)偏移。只要偏移的閾值電壓的電壓量是能夠根據(jù)讀出電路的能力進(jìn)行判別的水平以上即可。然后，如想在該存儲(chǔ)器單元中寫入“1”的時(shí)候，如圖4的②所示，這次通過將MNM2的閾值電壓升高至超過MNM1的閾值電壓的Vt2來實(shí)現(xiàn)。在每次發(fā)生信息的翻轉(zhuǎn)時(shí)，MNM1或者M(jìn)NM2之一的閾值電壓將會(huì)升高，其信息改寫的界限是，例如MNM1或者M(jìn)NM2的閾值電壓升高至電源電壓的程度。但是，由于內(nèi)置有能夠產(chǎn)生大于等于電源電壓的電壓升壓電路，能夠改善該次數(shù)限制。通過構(gòu)成這樣的結(jié)構(gòu)，即使無法進(jìn)行如EEPROM那樣的信息擦除，信息“0”與“1”也能夠在有限的次數(shù)下改寫。圖6是表示圖4電路中讀出動(dòng)作的說明圖。讀出是使字選擇線電壓為電源電壓程度、使BL與BL_的電壓相同，將基于MNM1與MNM2的閾值電壓之差，以2個(gè)晶體管的電流能力差作為電流差讀出。在圖6的電路中示出了在將BL與BL_預(yù)先充電(充電)至電源電位程度后，使其為高阻抗?fàn)顟B(tài)，并連接于MNM1、MNM2而再次將電流差變換為BL與BL_電位差并讀出的例子。
圖7中是表示將圖4的電路排列為排列狀，作為實(shí)際存儲(chǔ)器使用的情況的結(jié)構(gòu)圖。在圖7中能夠保存4位部分信息。字選擇線(WL0，WL1)與位線對(duì)(BL0，BL0_，BL1，BL1_)是分別與橫向、縱向的存儲(chǔ)器單元共用的。關(guān)于共用線(COMM0，COMM1)，能夠在被2維排列的所有單元之間共用。
圖8是表示相當(dāng)于本發(fā)明第2發(fā)明的實(shí)施例。在第1發(fā)明中是如下的例子在由2個(gè)晶體管的對(duì)構(gòu)成的存儲(chǔ)器的存儲(chǔ)單位中，共用了其第2晶體管側(cè)。圖8雖然是能夠保存12位部分的信息的存儲(chǔ)器單元陣列，但基本上1個(gè)晶體管能夠存儲(chǔ)1位信息。應(yīng)該形成差動(dòng)對(duì)的晶體管，在位線只有1個(gè)被共用。例如，在圖8中，將MN00、MN01、MN02、MN03這4個(gè)晶體管與MNOR比較。即，連接位線BL0的晶體管之中、比MNOR的閾值電壓高的晶體管存儲(chǔ)“0”，比MNOR的閾值電壓低的晶體管存儲(chǔ)“1”。在改寫信息的時(shí)候，首先將MNOR的閾值，設(shè)定成高于連接于BL0的晶體管之中的應(yīng)要從“0”改寫為“1”的晶體管。此時(shí)，例如連接于BL0的晶體管的信息全部是存儲(chǔ)“1”的情況、只有從“1”變到“0”的晶體管的情況下，不需要使MNOR的閾值電壓改變。并且，在圖8中，每個(gè)位線分別共用了晶體管，但也可以以某個(gè)存儲(chǔ)容量為單位來共用。
圖9表示了相當(dāng)于本發(fā)明第3發(fā)明的實(shí)施例。在圖9中，MNM1、MNM2和圖4的電路相同，根據(jù)閾值電壓向一個(gè)方向的偏移進(jìn)行信息的寫入。但是，由于圖4中的電路的寫入次數(shù)有限制，故圖9中的電路中構(gòu)成以下電路，即在信息的存儲(chǔ)單位中同時(shí)設(shè)置有例如SRAM存儲(chǔ)器單元這樣的易失存儲(chǔ)器部和如圖4所示的第3發(fā)明的電路，并經(jīng)由易失存儲(chǔ)器部，根據(jù)需要，進(jìn)行非易失存儲(chǔ)器部的信息的讀寫。通過構(gòu)成這樣的結(jié)構(gòu)，使通常的讀寫動(dòng)作在易失存儲(chǔ)器部中進(jìn)行，例如通過在電源斷開前等的定時(shí)在非易失部寫入數(shù)據(jù)，能夠降低被限制的非易失存儲(chǔ)器部的寫入次數(shù)限制的影響。并且，在施加電源時(shí)，易失存儲(chǔ)器電路部為了響應(yīng)讀寫請(qǐng)求，通過與讀出、寫入速度快的易失存儲(chǔ)器組合，能夠?qū)⑼ǔ?dòng)作時(shí)的性能提高。
圖10表示本發(fā)明第4發(fā)明的實(shí)施例。圖10中的電路是使用SRAM存儲(chǔ)器單元作為第3發(fā)明的易失存儲(chǔ)器部的例子。在圖10的電路中，對(duì)于以往的SRAM單元，還追加了3個(gè)n溝道型MISFET(MNRS、MNM1、MNM2)和1個(gè)p溝道型MISFET(MPEQ)。在這些當(dāng)中，MNM1、MNM2成為根據(jù)各自的MISFET閾值變化狀態(tài)來非易失存儲(chǔ)信息的兩個(gè)晶體管。如果將RESTORE信號(hào)設(shè)定為高電平(電源電位)、WLW信號(hào)設(shè)定為低電平(接地電位)、EQ_信號(hào)設(shè)定為高電平，那么MNM1、MNM2、MPEQ為非導(dǎo)通狀態(tài)，MNRS為導(dǎo)通狀態(tài)，成為與圖14(3)中的以往的SRAM相同的電路結(jié)構(gòu)。在這樣的狀態(tài)下，通過字線(WL)和位線對(duì)(BL、BL_)的操作，如圖10、圖11中分別所示，以和現(xiàn)有的SRAM相同的方法，能夠?qū)⑿盘?hào)寫入存儲(chǔ)單元內(nèi)或讀出存儲(chǔ)單元內(nèi)的信號(hào)。為了進(jìn)行信號(hào)的非易失存儲(chǔ)，如圖12所示，在一定期間，將非易失寫入用字線(WLW)設(shè)為電源電位和接地電位之間的電位。此時(shí)，根據(jù)收納在SRAM存儲(chǔ)器單元內(nèi)的信息，C、C_節(jié)點(diǎn)電位中的任一個(gè)成為電源電位，而另一個(gè)成為接地電位。由此，例如當(dāng)C的節(jié)點(diǎn)電位高時(shí)，MNM1的漏極電壓會(huì)成為高狀態(tài)，MNM1上流有漏極電流。此時(shí)，因?yàn)镸NM1的柵極電壓是電源電位和接地電位之間的電位，隨著漏極電流，在溝道內(nèi)熱載流子被感應(yīng)，其一部分被捕獲在MIS結(jié)構(gòu)的絕緣體膜中。結(jié)果，發(fā)生晶體管性能的變動(dòng)，即發(fā)生微少的閾值電壓的偏移。通過將該狀態(tài)維持一定期間，能夠使MNM1的閾值電壓發(fā)生某種程度(從數(shù)mv到數(shù)十mv)的變動(dòng)。通過這樣的方法，給MNM1和MNM2特意設(shè)定閾值電壓差。
然后，為將該閾值電壓變動(dòng)作為信息讀出，如13所示，首先將字線(WL)設(shè)成低電平，將RESTORE信號(hào)降為低電平。此時(shí)，通過將EQ_信號(hào)在一定期間也設(shè)定為低電平，從而把C和C_的節(jié)點(diǎn)之間設(shè)定成同電位。通過設(shè)定這樣的信號(hào)線電位，形成由MNM1、MNM2、MP1、MP2這4個(gè)晶體管構(gòu)成的鎖存電路。然后，通過將WLW從低電平慢慢提高到高電平，雖然MNM1和MNM2的漏極電壓最初是高水平，但因?yàn)镸NM1和MNM2的閾值電壓上設(shè)有差，故所流的電流也存在差。由于根據(jù)熱載流子的閾值電壓偏移的情況下，一般閾值電壓會(huì)上升，故在上述例中MNM1比MNM2閾值電壓高。因此，MNM2所流的電流更多。因此，通過鎖存電路的工作，MNM2的漏極端子(MNM1的柵極端子)比MNM1的漏極端子(MNM2的柵極端子)電位多少高一點(diǎn)。最后，通過將RESTORE信號(hào)設(shè)為高電平，將信息傳送并保持在由MP1、MP2、MN1、MN2這4個(gè)晶體管構(gòu)成的以往的SRAM單元的鎖存電路部分中，由此，存儲(chǔ)在MNM1和MNM2上的信息通過經(jīng)由通常的SRAM的讀出動(dòng)作，能夠向單元外讀出。在這種情況下，利用由MNM2和MNM1的閾值電壓差而產(chǎn)生的電流差進(jìn)行了非易失信息的傳送，但利用閾值電壓差，并應(yīng)用閾值電壓低的晶體管先導(dǎo)通(ON)這一原理，同樣也可設(shè)計(jì)讀出電路。
另外，在本發(fā)明的本實(shí)施例中，以根據(jù)熱載流子的閾值變化為例說明了元件特性的變化，但只要是通過在晶體管中持續(xù)流有漏極電流，而引起其特性的經(jīng)年變化的因素的話，任何現(xiàn)象均可。并且，圖10中，將存儲(chǔ)器單元與位線連接的晶體管(圖10中的MNT1、MNT2)兼用在通常的SRAM動(dòng)作和非易失存儲(chǔ)用的信息寫入兩者中，但是為了將作為電路的性能最佳化等，也可單獨(dú)設(shè)置晶體管。而且，雖然在本發(fā)明的說明中，把第1晶體管的閾值電壓高的狀態(tài)存儲(chǔ)為“0”，把第2晶體管閾值電壓高的狀態(tài)存儲(chǔ)為“1”，但反之也可。
產(chǎn)業(yè)上利用的可能性本發(fā)明的效果是，根據(jù)權(quán)利要求書中所記載的結(jié)構(gòu)，不必在CMOS型工藝中追加工序、不必導(dǎo)入新材料，就可實(shí)現(xiàn)非易失存儲(chǔ)，并達(dá)到成本降低、縮短開發(fā)期的目的。
權(quán)利要求
1.一種半導(dǎo)體非易失存儲(chǔ)電路，其特征在于有2個(gè)具有相同特性的MISFET型晶體管，通過在某個(gè)特定的期間，把第1晶體管的柵極的電壓控制為電源電位或者接地電位以外的電壓值，控制第1晶體管的導(dǎo)通狀態(tài)，引起導(dǎo)通電阻值的時(shí)效劣化，將由此產(chǎn)生的第1與第2晶體管的性能差，通過同時(shí)使兩個(gè)晶體管導(dǎo)通并根據(jù)其電流差來讀出，從而進(jìn)行“0”存儲(chǔ)及其讀出，另外與此相反，通過使第2晶體管側(cè)的性能的劣化嚴(yán)重于第1晶體管進(jìn)行“1”存儲(chǔ)。
2.如權(quán)利要求1所述的半導(dǎo)體非易失存儲(chǔ)電路，其特征在于在多個(gè)存儲(chǔ)單位之間共用第2晶體管。
3.如權(quán)利要求1所述的半導(dǎo)體非易失存儲(chǔ)電路，存儲(chǔ)1位信息，其特征在于與存儲(chǔ)1位信息的易失存儲(chǔ)電路組合，作為1位的信息存儲(chǔ)單位，非易失存儲(chǔ)電路的信息經(jīng)由該易失存儲(chǔ)部分，進(jìn)行讀出和寫入。
4.一種半導(dǎo)體非易失存儲(chǔ)電路，其特征在于在由6個(gè)MIS晶體管構(gòu)成的靜態(tài)型半導(dǎo)體存儲(chǔ)器單元的2個(gè)存儲(chǔ)節(jié)點(diǎn)上，分別連接有權(quán)利要求1所記載的半導(dǎo)體非易失存儲(chǔ)電路的2個(gè)晶體管的電流輸出端子，具有連接到該靜態(tài)型半導(dǎo)體存儲(chǔ)器單元的電源端子與實(shí)際的電源線之間的第3晶體管，并通過控制該第3晶體管的導(dǎo)通狀態(tài)，進(jìn)行對(duì)上述靜態(tài)型半導(dǎo)體存儲(chǔ)器單元的啟動(dòng)/不啟動(dòng)動(dòng)作的控制，將權(quán)利要求1所記載的半導(dǎo)體非易失存儲(chǔ)電路部分的信息傳送到靜態(tài)型存儲(chǔ)器單元。
全文摘要
本發(fā)明是一種半導(dǎo)體非易失存儲(chǔ)電路，其特征在于，有2個(gè)具有相同特性的MISFET型晶體管，通過在某個(gè)特定的期間，把第1晶體管的柵極的電壓控制為電源電位或者接地電位以外的電壓值，控制第1晶體管的導(dǎo)通狀態(tài)，引起導(dǎo)通電阻值的劣化，將由此產(chǎn)生的第1與第2晶體管的性能差，通過同時(shí)使兩個(gè)晶體管導(dǎo)通并根據(jù)其電流差來讀出，從而進(jìn)行“0”存儲(chǔ)及其讀出，另外與此相反，通過使第2晶體管側(cè)的性能的劣化，而對(duì)第1晶體管不進(jìn)行劣化來進(jìn)行“1”存儲(chǔ)。
文檔編號(hào)H01L27/10GK1726562SQ200380106548
公開日2006年1月25日 申請(qǐng)日期2003年12月17日 優(yōu)先權(quán)日2002年12月19日
發(fā)明者中村和之 申請(qǐng)人:恩艾斯克株式會(huì)社