專利名稱：非易失性半導(dǎo)體存儲(chǔ)器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲(chǔ)器件，特別是涉及具有單層?xùn)沤Y(jié)構(gòu)的存儲(chǔ)單元的非易失性半導(dǎo)體存儲(chǔ)器件。
背景技術(shù)：
現(xiàn)有的閃速存儲(chǔ)器的存儲(chǔ)單元具有在溝道區(qū)上隔著隧道氧化膜形成浮置柵，進(jìn)而隔著絕緣膜在浮置柵上形成了控制柵的疊層?xùn)沤Y(jié)構(gòu)。但是，采用這樣的疊層?xùn)沤Y(jié)構(gòu)，其構(gòu)成和制造工序是復(fù)雜的。
對(duì)此，為了使構(gòu)成和制造工序變得簡(jiǎn)易，提出了將溝道區(qū)上的柵僅制成為浮置柵的單層?xùn)沤Y(jié)構(gòu)的存儲(chǔ)單元。
在現(xiàn)有的單層?xùn)沤Y(jié)構(gòu)的存儲(chǔ)單元中，由于襯底與浮置柵形成電容耦合，所以當(dāng)對(duì)襯底施加電壓時(shí)，浮置柵的電位也自動(dòng)地成為與襯底的電位接近的值。因此，在襯底與浮置柵之間供給大的電位差是困難的。
因此，由于用電學(xué)的方式進(jìn)行擦除基本上是不可能的，只有用紫外線照射的擦除才有可能，所以現(xiàn)有的單層?xùn)沤Y(jié)構(gòu)的存儲(chǔ)單元只能用于0TPROM(一次可編程只讀存儲(chǔ)器)等的幾乎不進(jìn)行改寫的用途。
另外，在單層?xùn)沤Y(jié)構(gòu)的存儲(chǔ)單元中，可進(jìn)行電擦除的構(gòu)成例如在特表平8-506693號(hào)公報(bào)、特開(kāi)平3-57280號(hào)公報(bào)等中已予以公開(kāi)。
按照該構(gòu)成，通過(guò)使在半導(dǎo)體襯底的表面所形成的雜質(zhì)擴(kuò)散區(qū)與浮置柵相向，浮置柵的電位受該雜質(zhì)擴(kuò)散區(qū)的控制便成為可能。
然而，上述兩個(gè)公報(bào)中公開(kāi)了的存儲(chǔ)晶體管是n溝道MOS(金屬-氧化物-半導(dǎo)體)晶體管，存在在低電壓下數(shù)據(jù)寫入困難這樣的問(wèn)題。以下，對(duì)此進(jìn)行說(shuō)明。
在存儲(chǔ)晶體管是n溝道MOS晶體管的情況下，在寫入工作時(shí)，借助于對(duì)漏施加高的正電壓，從源引出的電子在半導(dǎo)體襯底表面的溝道內(nèi)以高速走向漏，在漏附近形成被稱之為熱電子的高能狀態(tài)。該熱電子被注入浮置柵，成為數(shù)據(jù)被寫入了的狀態(tài)。
這時(shí)，由于對(duì)漏施加高的正電壓，所以如果在半導(dǎo)體襯底與浮置柵之間不供給大的電位差，則熱電子僅注入漏側(cè)而難以注入浮置柵。因此，在存儲(chǔ)晶體管是n溝道MOS晶體管的情況下，在寫入工作時(shí)，存在必須施加高電壓，而在低電壓下數(shù)據(jù)寫入困難這樣的問(wèn)題。
特別是，在單層?xùn)沤Y(jié)構(gòu)的情況下，由于在浮置柵上沒(méi)有控制柵，所以在因浮置柵與半導(dǎo)體襯底之間的電容耦合而產(chǎn)生的電位差下，一定將熱電子注入到浮置柵內(nèi)。這樣，當(dāng)不供給高電壓時(shí)，數(shù)據(jù)的寫入是困難的，但由于在單層?xùn)沤Y(jié)構(gòu)中供給高電位也很難，所以存在數(shù)據(jù)的寫入工作發(fā)生困難這樣的問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種用電學(xué)方式可擦除數(shù)據(jù)、而且在低電壓下數(shù)據(jù)寫入容易的非易失性半導(dǎo)體器件。
本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件具備半導(dǎo)體襯底、成為源/漏的1對(duì)p型雜質(zhì)擴(kuò)散區(qū)、浮置柵和控制用雜質(zhì)擴(kuò)散區(qū)。半導(dǎo)體襯底有主表面。成為源/漏的1對(duì)p型雜質(zhì)擴(kuò)散區(qū)在半導(dǎo)體襯底的主表面上形成。浮置柵在被1對(duì)p型雜質(zhì)擴(kuò)散區(qū)夾持的半導(dǎo)體襯底的區(qū)域上隔著隧道絕緣層形成?？刂朴秒s質(zhì)擴(kuò)散區(qū)在半導(dǎo)體襯底的主表面上形成，用于控制浮置柵的電位。
按照本發(fā)明的非易失性半導(dǎo)體器件，用于控制浮置柵的電位的控制用雜質(zhì)擴(kuò)散區(qū)在半導(dǎo)體襯底的主表面上形成，使在襯底與浮置柵之間供給大的電位差變得容易。由此，拉走浮置柵電子變得容易，用電學(xué)方式擦除成為可能。
另外，由于源/漏是p型雜質(zhì)擴(kuò)散區(qū)，所以存儲(chǔ)晶體管是p溝道晶體管。在該p溝道晶體管的情況下，在寫入工作時(shí)通過(guò)對(duì)漏施加負(fù)的電壓，由源供給的空穴在半導(dǎo)體襯底表面的溝道內(nèi)以高速走向漏，使之在漏附近與原子發(fā)生碰撞，產(chǎn)生電子-空穴對(duì)。該電子-空穴對(duì)中的電子被注入浮置柵，成為數(shù)據(jù)被寫入了的狀態(tài)。
這時(shí)，由于施加于漏的電壓是負(fù)的電壓，電子難以注入漏側(cè)，而注入柵側(cè)變得容易。因此，即使在半導(dǎo)體襯底與浮置柵之間不供給那么大的電位差，電子也能注入浮置柵，低電壓下數(shù)據(jù)的寫入成為可能。


圖1是概略地示出本發(fā)明的實(shí)施例1中的半導(dǎo)體存儲(chǔ)器件的構(gòu)成的平面圖。
圖2A和圖2B是沿圖1的IIA-IIA線的概略剖面圖和沿圖1的IIB-IIB線的概略剖面圖。
圖3是沿圖1的III-III線的概略剖面圖。
圖4是概略地示出本發(fā)明的實(shí)施例2中的半導(dǎo)體存儲(chǔ)器件的構(gòu)成的平面圖。
圖5是沿圖4的V-V線的概略剖面圖。
圖6是概略地示出本發(fā)明的實(shí)施例3中的半導(dǎo)體存儲(chǔ)器件的構(gòu)成的平面圖。
圖7A和圖7B是沿圖6的VIIA-VIIA線的概略剖面圖和沿圖6的VIIB-VIIB線的概略剖面圖。
圖8是沿圖6的VIII-VIII線的概略剖面圖。
圖9是概略地示出本發(fā)明的實(shí)施例4中的半導(dǎo)體存儲(chǔ)器件的構(gòu)成的平面圖。
圖10A和圖10B是沿圖9的XA-XA線的概略剖面圖和沿圖9的XB-XB線的概略剖面圖。
圖11是沿圖9的XI-XI線的概略剖面圖。
圖12是概略地示出本發(fā)明的實(shí)施例5中的半導(dǎo)體存儲(chǔ)器件的構(gòu)成的平面圖。
圖13是沿圖12的XIII-XIII線的概略剖面圖。
圖14是概略地示出本發(fā)明的實(shí)施例6中的半導(dǎo)體存儲(chǔ)器件的構(gòu)成的平面圖。
圖15A和圖15B是沿圖14的XVA-XVA線的概略剖面圖和沿圖14的XVB-XVB線的概略剖面圖。
圖16是概略地示出本發(fā)明的實(shí)施例7中的半導(dǎo)體存儲(chǔ)器件的構(gòu)成的平面圖。
圖17是沿圖16的XVII-XVII線的概略剖面圖。
圖18是概略地示出本發(fā)明的實(shí)施例8中的半導(dǎo)體存儲(chǔ)器件的構(gòu)成的平面圖。
圖19A和圖19B是沿圖18的XIXA-XIXA線的概略剖面圖和沿圖18的XIXB-XIXB線的概略剖面圖。
圖20是沿圖18的XX-XX線的概略剖面圖。
圖21是概略地示出本發(fā)明的實(shí)施例9中的半導(dǎo)體存儲(chǔ)器件的構(gòu)成的平面圖。
圖22A和圖22B是沿圖21的XXIIA-XXIIA線的概略剖面圖和沿圖21的XXIIB-XXIIB線的概略剖面圖。
圖23是沿圖21的XXIII-XXIII線的概略剖面圖。
圖24是概略地示出本發(fā)明的實(shí)施例10中的半導(dǎo)體存儲(chǔ)器件的構(gòu)成的平面圖。
圖25是沿圖24的XXV-XXV線的概略剖面圖。
具體實(shí)施例方式
以下，根據(jù)

本發(fā)明的實(shí)施例。
(實(shí)施例1)原來(lái)，存儲(chǔ)單元對(duì)每一位具有選擇用的晶體管，但由于選擇用的晶體管與本實(shí)施例的工作原理無(wú)關(guān)，所以在圖1以外沒(méi)有圖示，其說(shuō)明也予以省略。另外，關(guān)于選擇用的晶體管的處理也與其它實(shí)施例相同。
參照?qǐng)D1～圖3，本實(shí)施例的存儲(chǔ)單元主要具有浮置柵晶體管10和控制浮置柵5的部分。
參照?qǐng)D2A，在浮置柵晶體管形成區(qū)，在p型半導(dǎo)體襯底1的主表面上形成n型阱區(qū)2a，在n型阱區(qū)2a形成作為p溝道MOS晶體管的浮置柵晶體管10。浮置柵晶體管10具有成為源/漏的1對(duì)p型雜質(zhì)擴(kuò)散區(qū)3、3，隧道絕緣層4a和浮置柵5。成為源/漏的1對(duì)p型雜質(zhì)擴(kuò)散區(qū)3、3在n型阱區(qū)2a內(nèi)的半導(dǎo)體襯底1的主表面上形成。浮置柵5在被1對(duì)p型雜質(zhì)擴(kuò)散區(qū)3、3夾持的半導(dǎo)體襯底1的區(qū)域上隔著隧道絕緣層4a形成。
參照?qǐng)D2B，浮置柵5從浮置柵晶體管形成區(qū)延伸至浮置柵控制區(qū)。在該浮置柵控制區(qū)，形成用于控制浮置柵5的電位的控制用雜質(zhì)擴(kuò)散區(qū)6。該控制用雜質(zhì)擴(kuò)散區(qū)6由在半導(dǎo)體襯底1的主表面上所形成的p型雜質(zhì)擴(kuò)散區(qū)構(gòu)成，隔著絕緣層4b與浮置柵5相向。該控制用雜質(zhì)擴(kuò)散區(qū)6在半導(dǎo)體襯底1的主表面上所形成的n型阱區(qū)2b內(nèi)形成。
參照?qǐng)D3，在浮置柵晶體管形成區(qū)與浮置柵控制區(qū)之間的半導(dǎo)體襯底1的主表面上形成場(chǎng)絕緣層7。該場(chǎng)絕緣層7的正下方位于半導(dǎo)體襯底1的p型區(qū)。
接著，說(shuō)明本實(shí)施例中的存儲(chǔ)單元的寫入和擦除的工作。
再有，所謂本實(shí)施例中的存儲(chǔ)單元的“寫入”狀態(tài)是指電子被蓄積于浮置柵5的狀態(tài)，所謂“擦除”狀態(tài)是指電子從浮置柵5被拉走的狀態(tài)。
參照?qǐng)D2A和圖2B，向存儲(chǔ)單元的寫入系通過(guò)將浮置柵晶體管10中的因碰撞電離發(fā)生的熱載流子被注入到浮置柵5中而進(jìn)行的。熱載流子的發(fā)生系通過(guò)將表1所示的電壓施加于各區(qū)而引起。
表1

*對(duì)另一p型雜質(zhì)擴(kuò)散區(qū)3和n型阱區(qū)2a施加相同的電壓。
*對(duì)控制用雜質(zhì)擴(kuò)散區(qū)6和n型阱區(qū)2b施加相同的電壓。
這時(shí)，控制用雜質(zhì)擴(kuò)散區(qū)6起控制浮置柵5的電位的作用。具體地說(shuō)，由于浮置柵5的(從另一p型雜質(zhì)擴(kuò)散區(qū)3見(jiàn)到的)電位為-1V左右時(shí)熱載流子的發(fā)生變得最多，所以對(duì)控制用雜質(zhì)擴(kuò)散區(qū)6施加能形成這樣的電位的電壓，以控制浮置柵5的電位。
另外，對(duì)一個(gè)p型雜質(zhì)擴(kuò)散區(qū)3、另一p型雜質(zhì)擴(kuò)散區(qū)3和n型阱區(qū)2a中的每一個(gè)施加高的電位，利用FN(Fowler-Nordheim)隧道效應(yīng)拉走蓄積于浮置柵5上的電子，以此對(duì)存儲(chǔ)單元進(jìn)行擦除。為了引起FN隧道效應(yīng)，要對(duì)一個(gè)p型雜質(zhì)擴(kuò)散區(qū)3、另一p型雜質(zhì)擴(kuò)散區(qū)3和n型阱區(qū)2a中的每一個(gè)施加如表2所示的正電位。
表2

*對(duì)一個(gè)p型雜質(zhì)擴(kuò)散區(qū)3、另一p型雜質(zhì)擴(kuò)散區(qū)3和n型阱區(qū)2a施加相同的電壓。
這時(shí)，還對(duì)控制用雜質(zhì)擴(kuò)散區(qū)6施加如表2所示的負(fù)電壓，降低浮置柵5的(從一個(gè)p型雜質(zhì)擴(kuò)散區(qū)3見(jiàn)到的)電位。為了高效地進(jìn)行擦除，希望浮置柵5與一個(gè)p型雜質(zhì)擴(kuò)散區(qū)3、另一p型雜質(zhì)擴(kuò)散區(qū)3和n型阱區(qū)2a中的每個(gè)區(qū)之間的結(jié)電容比值盡可能地小以增大其間的電位差。
按照本實(shí)施例，由于浮置柵5的電位可受到控制用雜質(zhì)擴(kuò)散區(qū)6控制，所以在半導(dǎo)體襯底1與浮置柵5之間可施加大的電位差。由此，可利用FN隧道效應(yīng)拉走浮置柵5內(nèi)的電子，從而可進(jìn)行數(shù)據(jù)的電擦除。
另外，浮置柵晶體管10由p溝道MOS晶體管構(gòu)成。因此，在寫入工作時(shí)，通過(guò)對(duì)漏施加負(fù)的電壓，由源供給的空穴在半導(dǎo)體襯底1表面的溝道內(nèi)以高速走向漏，使之在漏附近與原子發(fā)生碰撞，產(chǎn)生電子-空穴對(duì)。該電子-空穴對(duì)中的電子被注入浮置柵5，成為數(shù)據(jù)被寫入了的狀態(tài)。
這時(shí)，由于施加于漏的電壓是負(fù)的電壓，電子難以注入漏側(cè)，而注入浮置柵5側(cè)變得容易。因此，即使在半導(dǎo)體襯底1與浮置柵5之間不供給那么大的電位差，電子也能注入浮置柵5，低電壓下數(shù)據(jù)的寫入成為可能。
(實(shí)施例2)參照?qǐng)D4和圖5，本實(shí)施例的存儲(chǔ)單元的構(gòu)成具有元件隔離用的p型雜質(zhì)擴(kuò)散區(qū)8，與實(shí)施例1的構(gòu)成相比，在這一點(diǎn)上是不同的。
該元件隔離用的p型雜質(zhì)擴(kuò)散區(qū)8在浮置柵晶體管區(qū)與浮置柵控制區(qū)之間的半導(dǎo)體襯底1的主表面上形成的場(chǎng)絕緣層7的正下方的半導(dǎo)體襯底1上形成。該元件隔離用的p型雜質(zhì)擴(kuò)散區(qū)8具有比半導(dǎo)體襯底1高的載流子濃度。
再有，關(guān)于上述以外的構(gòu)成，由于與實(shí)施例1的構(gòu)成大致相同，所以對(duì)同一構(gòu)成要素標(biāo)以同一符號(hào)而省略其說(shuō)明。
按照本實(shí)施例，可得到以下的效果。
在寫入和擦除時(shí)，如表1和表2所示的電壓被施加于n型阱區(qū)2a、2b，但這時(shí)在p型半導(dǎo)體襯底1與各n型阱區(qū)2a、2b的pn結(jié)部生成耗盡層。隨著該耗盡層的延伸增大，因穿通而造成漏泄電流增加。
按照本實(shí)施例，由于該元件隔離用的p型雜質(zhì)擴(kuò)散區(qū)8具有比半導(dǎo)體襯底1高的載流子濃度，所以可抑制該耗盡層的延伸。由此，可減小n型阱區(qū)2a與n型阱區(qū)2b的間隔，其結(jié)果是，與實(shí)施例1相比，可減小存儲(chǔ)單元尺寸。
(實(shí)施例3)參照?qǐng)D6～圖8，本實(shí)施例的存儲(chǔ)單元的構(gòu)成與實(shí)施例1的構(gòu)成相比，在浮置柵控制區(qū)內(nèi)的控制用雜質(zhì)擴(kuò)散區(qū)的構(gòu)成方面不同。
本實(shí)施例中的控制用雜質(zhì)擴(kuò)散區(qū)由1對(duì)n型的源/漏用雜質(zhì)擴(kuò)散區(qū)11、11構(gòu)成。1對(duì)源/漏用雜質(zhì)擴(kuò)散區(qū)11、11以?shī)A持位于浮置柵5的下側(cè)的半導(dǎo)體襯底1的區(qū)域的方式在p型半導(dǎo)體襯底1的主表面上形成。由該1對(duì)源/漏用雜質(zhì)擴(kuò)散區(qū)11、11、絕緣層4b和浮置柵5構(gòu)成作為n溝道MOS晶體管的控制晶體管20。
再有，關(guān)于上述以外的構(gòu)成，由于與實(shí)施例1的構(gòu)成大致相同，所以對(duì)同一構(gòu)成要素標(biāo)以同一符號(hào)而省略其說(shuō)明。
接著，說(shuō)明本實(shí)施例中的存儲(chǔ)單元的寫入和擦除的工作。
參照?qǐng)D7A和圖7B，向存儲(chǔ)單元的寫入系通過(guò)將浮置柵晶體管10中的因碰撞電離發(fā)生的熱載流子注入到浮置柵5中而進(jìn)行的。熱載流子的發(fā)生系通過(guò)將表3所示的電壓施加于各區(qū)而引起。
表3

*對(duì)另一p型雜質(zhì)擴(kuò)散區(qū)3和n型阱區(qū)2a施加相同的電壓。
這時(shí)，控制晶體管20的1對(duì)源/漏用雜質(zhì)擴(kuò)散區(qū)11、11起控制浮置柵5的電位的作用。具體地說(shuō)，由于浮置柵5的(從一個(gè)p型雜質(zhì)擴(kuò)散區(qū)3見(jiàn)到的)電位為-1V左右時(shí)熱載流子的發(fā)生變得最多，所以對(duì)1對(duì)源/漏用雜質(zhì)擴(kuò)散區(qū)11、11施加能形成這樣的電位的電壓，以控制浮置柵5的電位。
另外，對(duì)一個(gè)p型雜質(zhì)擴(kuò)散區(qū)3(或者另一p型雜質(zhì)擴(kuò)散區(qū)3)施加高的電位，利用FN(Fowler-Nordheim)隧道效應(yīng)拉走蓄積于浮置柵5上的電子，以此對(duì)存儲(chǔ)單元進(jìn)行擦除。為了引起FN隧道效應(yīng)，要對(duì)一個(gè)p型雜質(zhì)擴(kuò)散區(qū)3(或者另一p型雜質(zhì)擴(kuò)散區(qū)3)施加如表4所示的正電位。
表4

*對(duì)一個(gè)p型雜質(zhì)擴(kuò)散區(qū)3和另一p型雜質(zhì)擴(kuò)散區(qū)3施加相同的電壓。
*一個(gè)源/漏用雜質(zhì)擴(kuò)散區(qū)11與另一源/漏用雜質(zhì)擴(kuò)散區(qū)11的電壓可以相反。
這時(shí)，還對(duì)1對(duì)p型雜質(zhì)擴(kuò)散區(qū)3、3施加如表4所示的負(fù)電壓，降低浮置柵5的(從一個(gè)p型雜質(zhì)擴(kuò)散區(qū)3見(jiàn)到的)電位。為了高效地進(jìn)行擦除，希望在浮置柵5與一個(gè)源/漏用雜質(zhì)擴(kuò)散區(qū)11(或者另一源/漏用雜質(zhì)擴(kuò)散區(qū)11)之間的結(jié)電容比值盡可能地小以增大其間的電位差。
按照本實(shí)施例，由于浮置柵5的電位可受到1對(duì)源/漏用雜質(zhì)擴(kuò)散區(qū)11、11控制，所以半導(dǎo)體襯底1與浮置柵5之間可施加大的電位差。由此，可利用FN隧道效應(yīng)拉走浮置柵5內(nèi)的電子，從而可進(jìn)行數(shù)據(jù)的電擦除。
另外，由于浮置柵晶體管10由p溝道MOS晶體管構(gòu)成，所以與實(shí)施例1一樣，與使用n溝道MOS晶體管的情形相比，在低電壓下進(jìn)行寫入成為可能。
(實(shí)施例4)參照?qǐng)D9～圖11，本實(shí)施例的存儲(chǔ)單元的構(gòu)成與實(shí)施例3的構(gòu)成相比，在浮置柵控制區(qū)內(nèi)增加了p型阱區(qū)12，在這方面是不同的。
P型阱區(qū)12在半導(dǎo)體襯底1的主表面上形成。在p型阱區(qū)12內(nèi)形成1對(duì)源/漏用雜質(zhì)擴(kuò)散區(qū)11、11。p型阱區(qū)12具有比半導(dǎo)體襯底1高的載流子濃度。
再有，關(guān)于上述以外的構(gòu)成，由于與實(shí)施例3的構(gòu)成大致相同，所以對(duì)同一構(gòu)成要素標(biāo)以同一符號(hào)而省略其說(shuō)明。
按照本實(shí)施例，可得到以下的效果。
在寫入和擦除時(shí)，如表3和表4所示的電壓被施加于n型阱區(qū)2a與一個(gè)源/漏用雜質(zhì)擴(kuò)散區(qū)11(或者另一源/漏用雜質(zhì)擴(kuò)散區(qū)11)上，但這時(shí)在n型阱區(qū)2a與p型半導(dǎo)體襯底1的pn結(jié)部和一個(gè)源/漏用雜質(zhì)擴(kuò)散區(qū)11(或者另一源/漏用雜質(zhì)擴(kuò)散區(qū)11)與p型區(qū)的pn結(jié)部生成耗盡層。隨著該耗盡層的延伸增大，因穿通而造成漏泄電流增加。
按照本實(shí)施例，由于p型阱區(qū)12具有比半導(dǎo)體襯底1高的載流子濃度，所以可抑制該耗盡層的延伸。由此，可減小n型阱區(qū)2a與一個(gè)源/漏用雜質(zhì)擴(kuò)散區(qū)11(或者另一源/漏用雜質(zhì)擴(kuò)散區(qū)11)的間隔，其結(jié)果是，與實(shí)施例3相比，可減小存儲(chǔ)單元尺寸。
(實(shí)施例5)參照?qǐng)D12和圖13，本實(shí)施例的存儲(chǔ)單元的構(gòu)成與實(shí)施例4的構(gòu)成相比，具有元件隔離用的p型雜質(zhì)擴(kuò)散區(qū)8，在這方面是不同的。
該元件隔離用的p型雜質(zhì)擴(kuò)散區(qū)8在浮置柵晶體管區(qū)與浮置柵控制區(qū)之間的半導(dǎo)體襯底1的主表面上形成的場(chǎng)絕緣層7的正下方的半導(dǎo)體襯底1上形成。該元件隔離用的p型雜質(zhì)擴(kuò)散區(qū)8具有比半導(dǎo)體襯底1高的載流子濃度。
再有，關(guān)于上述以外的構(gòu)成，由于與實(shí)施例1的構(gòu)成大致相同，所以對(duì)同一構(gòu)成要素標(biāo)以同一符號(hào)而省略其說(shuō)明。
按照本實(shí)施例，可得到以下的效果。
在寫入和擦除時(shí)，如表3和表4所示的電壓被施加于n型阱區(qū)2a與一個(gè)源/漏用雜質(zhì)擴(kuò)散區(qū)11(或者另一源/漏用雜質(zhì)擴(kuò)散區(qū)11)上，但這時(shí)在n型阱區(qū)2a與p型半導(dǎo)體襯底1的pn結(jié)部和一個(gè)源/漏用雜質(zhì)擴(kuò)散區(qū)11(或者另一源/漏用雜質(zhì)擴(kuò)散區(qū)11)與p型區(qū)的pn結(jié)部生成耗盡層。隨著該耗盡層的延伸增大，因穿通而造成漏泄電流增加。
按照本實(shí)施例，由于元件隔離用的p型雜質(zhì)擴(kuò)散區(qū)8具有比半導(dǎo)體襯底1高的載流子濃度，所以可抑制該耗盡層的延伸。由此，可減小n型阱區(qū)2a與一個(gè)源/漏用雜質(zhì)擴(kuò)散區(qū)11(或者另一源/漏用雜質(zhì)擴(kuò)散區(qū)11)的間隔，其結(jié)果是，與實(shí)施例4相比，可減小存儲(chǔ)單元尺寸。
(實(shí)施例6)參照?qǐng)D14和圖15，本實(shí)施例的存儲(chǔ)單元的構(gòu)成與實(shí)施例1的構(gòu)成相比，在浮置柵控制區(qū)內(nèi)的控制用雜質(zhì)擴(kuò)散區(qū)等的構(gòu)成方面不同。
本實(shí)施例中的控制用雜質(zhì)擴(kuò)散區(qū)由1對(duì)p型的源/漏用雜質(zhì)擴(kuò)散區(qū)22、22構(gòu)成。另外，在p型半導(dǎo)體襯底1的主表面上形成n型阱區(qū)21。1對(duì)源/漏用雜質(zhì)擴(kuò)散區(qū)22、22以?shī)A持位于浮置柵5的下側(cè)的半導(dǎo)體襯底1的區(qū)域的方式在n型阱區(qū)21內(nèi)在p型半導(dǎo)體襯底1的主表面上形成。由該1對(duì)源/漏用雜質(zhì)擴(kuò)散區(qū)22、22、絕緣層4b和浮置柵5構(gòu)成作為p溝道MOS晶體管的控制晶體管30。
再有，關(guān)于上述以外的構(gòu)成，由于與實(shí)施例1的構(gòu)成大致相同，所以對(duì)同一構(gòu)成要素標(biāo)以同一符號(hào)而省略其說(shuō)明。
接著，說(shuō)明本實(shí)施例中的存儲(chǔ)單元的寫入和擦除的工作。
參照?qǐng)D15A和圖15B，向存儲(chǔ)單元的寫入系通過(guò)將浮置柵晶體管10中的因碰撞電離發(fā)生的熱載流子注入到浮置柵5中而進(jìn)行的。熱載流子的發(fā)生系通過(guò)將表5所示的電壓施加于各區(qū)而引起。
表5

*對(duì)另一p型雜質(zhì)擴(kuò)散區(qū)3和n型阱區(qū)2a施加相同的電壓。
*對(duì)一個(gè)源/漏用雜質(zhì)擴(kuò)散區(qū)22、另一源/漏用雜質(zhì)擴(kuò)散區(qū)22和n型阱區(qū)21施加相同的電壓。
這時(shí)，控制晶體管30的1對(duì)源/漏用雜質(zhì)擴(kuò)散區(qū)22、22起控制浮置柵5的電位的作用。具體地說(shuō)，由于浮置柵5的(從一個(gè)p型雜質(zhì)擴(kuò)散區(qū)3見(jiàn)到的)電位為-1V左右時(shí)熱載流子的發(fā)生變得最多，所以對(duì)1對(duì)源/漏用雜質(zhì)擴(kuò)散區(qū)22、22和n型阱區(qū)21施加能形成這樣的電位的電壓，以控制浮置柵5的電位。
另外，對(duì)一個(gè)源/漏用雜質(zhì)擴(kuò)散區(qū)22、另一源漏用雜質(zhì)擴(kuò)散區(qū)22和n型阱區(qū)21施加高電位，利用FN隧道效應(yīng)拉走蓄積于浮置柵5上的電子，以此對(duì)存儲(chǔ)單元進(jìn)行擦除。為了引起FN隧道效應(yīng)，要對(duì)一個(gè)源/漏用雜質(zhì)擴(kuò)散區(qū)22(或者另一源漏用雜質(zhì)擴(kuò)散區(qū)22)和n型阱區(qū)21施加如表6所示的正電位。
表6

*對(duì)一個(gè)p型雜質(zhì)擴(kuò)散區(qū)3和第2p型雜質(zhì)擴(kuò)散區(qū)3施加相同的電壓。
*對(duì)一個(gè)源/漏用雜質(zhì)擴(kuò)散區(qū)22、另一源/漏用雜質(zhì)擴(kuò)散區(qū)22和n型阱區(qū)21施加相同的電壓。
這時(shí)，還對(duì)1對(duì)p型雜質(zhì)擴(kuò)散區(qū)3、3施加如表6所示的負(fù)電壓，降低浮置柵5的(從一個(gè)p型雜質(zhì)擴(kuò)散區(qū)3見(jiàn)到的)電位。為了高效地進(jìn)行擦除，希望在浮置柵5與一個(gè)源/漏用雜質(zhì)擴(kuò)散區(qū)22、另一源/漏用雜質(zhì)擴(kuò)散區(qū)22和n型阱區(qū)21之間的結(jié)電容比值盡可能地小以增大其間的電位差。
按照本實(shí)施例，由于浮置柵5的電位可受到1對(duì)源/漏用雜質(zhì)擴(kuò)散區(qū)22、22控制，所以半導(dǎo)體襯底1與浮置柵5之間可施加大的電位差。由此，可利用FN隧道效應(yīng)拉走浮置柵5內(nèi)的電子，從而可進(jìn)行數(shù)據(jù)的電擦除。
另外，由于浮置柵晶體管10由p溝道MOS晶體管構(gòu)成，所以與實(shí)施例1一樣，與使用n溝道MOS晶體管的情形相比，在低電壓下進(jìn)行寫入成為可能。
(實(shí)施例7)參照?qǐng)D16和圖17，本實(shí)施例的存儲(chǔ)單元的構(gòu)成與實(shí)施例6的構(gòu)成相比，具有元件隔離用的p型雜質(zhì)擴(kuò)散區(qū)8，在這方面是不同的。
該元件隔離用的p型雜質(zhì)擴(kuò)散區(qū)8在浮置柵晶體管區(qū)與浮置柵控制區(qū)之間的半導(dǎo)體襯底1的主表面上形成的場(chǎng)絕緣層7的正下方的半導(dǎo)體襯底1上形成。該元件隔離用的p型雜質(zhì)擴(kuò)散區(qū)8具有比半導(dǎo)體襯底1高的載流子濃度。
再有，關(guān)于上述以外的構(gòu)成，由于與實(shí)施例1的構(gòu)成大致相同，所以對(duì)同一構(gòu)成要素標(biāo)以同一符號(hào)而省略其說(shuō)明。
按照本實(shí)施例，可得到以下的效果。
在寫入和擦除時(shí)，如表5和表6所示的電壓被施加于n型阱區(qū)21，但這時(shí)在p型半導(dǎo)體襯底1與n型阱區(qū)21的pn結(jié)部生成耗盡層。隨著該耗盡層的延伸增大，因穿通而造成漏泄電流增加。
按照本實(shí)施例，由于該元件隔離用的p型雜質(zhì)擴(kuò)散區(qū)8具有比半導(dǎo)體襯底1高的載流子濃度，所以可抑制該耗盡層的延伸。由此，可減小n型阱區(qū)2a與n型阱區(qū)21的間隔，其結(jié)果是，與實(shí)施例6相比，可減小存儲(chǔ)單元尺寸。
(實(shí)施例8)參照?qǐng)D18～圖20，本實(shí)施例的存儲(chǔ)單元的構(gòu)成與實(shí)施例1的構(gòu)成相比，在浮置柵控制區(qū)內(nèi)的控制用雜質(zhì)擴(kuò)散區(qū)的構(gòu)成方面不同。
本實(shí)施例中的控制用雜質(zhì)擴(kuò)散區(qū)由n型雜質(zhì)擴(kuò)散區(qū)31構(gòu)成。N型雜質(zhì)擴(kuò)散區(qū)31在p型半導(dǎo)體襯底1的主表面上形成，與浮置柵5隔著絕緣層4b相向。
再有，關(guān)于上述以外的構(gòu)成，由于與實(shí)施例1的構(gòu)成大致相同，所以對(duì)同一構(gòu)成要素標(biāo)以同一符號(hào)而省略其說(shuō)明。
接著，說(shuō)明本實(shí)施例中的存儲(chǔ)單元的寫入和擦除的工作。
參照?qǐng)D19A和圖19B，向存儲(chǔ)單元的寫入系通過(guò)將浮置柵晶體管10中的因碰撞電離發(fā)生的熱載流子注入到浮置柵5中而進(jìn)行的。熱載流子的發(fā)生系通過(guò)將表7所示的電壓施加于各區(qū)而引起。
表7

*對(duì)另一p型雜質(zhì)擴(kuò)散區(qū)3和n型阱區(qū)2a施加相同的電壓。
這時(shí)，控制用雜質(zhì)擴(kuò)散區(qū)(n型雜質(zhì)擴(kuò)散區(qū))31起控制浮置柵5的電位的作用。具體地說(shuō)，由于浮置柵5的(從一個(gè)p型雜質(zhì)擴(kuò)散區(qū)3見(jiàn)到的)電位為-1V左右時(shí)熱載流子的發(fā)生變得最多，所以對(duì)控制用雜質(zhì)擴(kuò)散區(qū)31施加能形成這樣的電位的電壓，以控制浮置柵5的電位。
另外，對(duì)控制用雜質(zhì)擴(kuò)散區(qū)31施加高的電位，利用FN隧道效應(yīng)拉走蓄積于浮置柵5上的電子，以此對(duì)存儲(chǔ)單元進(jìn)行擦除。為了引起FN隧道效應(yīng)，要對(duì)控制用雜質(zhì)擴(kuò)散區(qū)31施加如表8所示的正電位。
表8

*對(duì)一個(gè)p型雜質(zhì)擴(kuò)散區(qū)3和另一p型雜質(zhì)擴(kuò)散區(qū)3施加相同的電壓。
這時(shí)，還對(duì)1對(duì)p型雜質(zhì)擴(kuò)散區(qū)3、3施加如表6所示的負(fù)電壓，降低浮置柵5的(從一個(gè)p型雜質(zhì)擴(kuò)散區(qū)3見(jiàn)到的)電位。為了高效地進(jìn)行擦除，希望在浮置柵5與一個(gè)p型雜質(zhì)擴(kuò)散區(qū)3、另一p型雜質(zhì)擴(kuò)散區(qū)22和n型阱區(qū)2a中的每個(gè)區(qū)之間的結(jié)電容比值盡可能地小以增大其間的電位差。
按照本實(shí)施例，由于浮置柵5的電位可受到控制用雜質(zhì)擴(kuò)散區(qū)31控制，所以半導(dǎo)體襯底1與浮置柵5之間可施加大的電位差。由此，可利用FN隧道效應(yīng)拉走浮置柵5內(nèi)的電子，從而可進(jìn)行數(shù)據(jù)的電擦除。
另外，由于浮置柵晶體管10由p溝道MOS晶體管構(gòu)成，所以與實(shí)施例1一樣，與使用n溝道MOS晶體管的情形相比，在低電壓下進(jìn)行寫入成為可能。
(實(shí)施例9)參照?qǐng)D21～圖23，本實(shí)施例的存儲(chǔ)單元的構(gòu)成與實(shí)施例8的構(gòu)成相比，在浮置柵控制區(qū)內(nèi)增加了p型阱區(qū)32，在這方面是不同的。
P型阱區(qū)32在半導(dǎo)體襯底1的主表面上形成。在p型阱區(qū)32內(nèi)形成控制用雜質(zhì)擴(kuò)散區(qū)(n型雜質(zhì)擴(kuò)散區(qū))31。p型阱區(qū)32具有比半導(dǎo)體襯底1高的載流子濃度。
再有，關(guān)于上述以外的構(gòu)成，由于與實(shí)施例3的構(gòu)成大致相同，所以對(duì)同一構(gòu)成要素標(biāo)以同一符號(hào)而省略其說(shuō)明。
按照本實(shí)施例，可得到以下的效果。
在寫入和擦除時(shí)，如表7和表8所示的電壓被施加于n型阱區(qū)2a和控制用雜質(zhì)擴(kuò)散區(qū)(n型雜質(zhì)擴(kuò)散區(qū))31，但這時(shí)在n型阱區(qū)2a與p型半導(dǎo)體襯底1的pn結(jié)部和控制用雜質(zhì)擴(kuò)散區(qū)(n型雜質(zhì)擴(kuò)散區(qū))31與p型區(qū)的pn結(jié)部生成耗盡層。隨著該耗盡層的延伸增大，因穿通而造成漏泄電流增加。
按照本實(shí)施例，由于p型阱區(qū)32具有比半導(dǎo)體襯底1高的載流子濃度，所以可抑制該耗盡層的延伸。由此，可減小n型阱區(qū)2a與控制用雜質(zhì)擴(kuò)散區(qū)(n型雜質(zhì)擴(kuò)散區(qū))31的間隔，其結(jié)果是，與實(shí)施例8相比，可減小存儲(chǔ)單元尺寸。
(實(shí)施例10)參照?qǐng)D24和圖25，本實(shí)施例的存儲(chǔ)單元的構(gòu)成與實(shí)施例9的構(gòu)成相比，具有元件隔離用的p型雜質(zhì)擴(kuò)散區(qū)8，在這方面是不同的。
該元件隔離用的p型雜質(zhì)擴(kuò)散區(qū)8在浮置柵晶體管區(qū)與浮置柵控制區(qū)之間的半導(dǎo)體襯底1的主表面上形成的場(chǎng)絕緣層7的正下方的半導(dǎo)體襯底1上形成。該元件隔離用的p型雜質(zhì)擴(kuò)散區(qū)8具有比半導(dǎo)體襯底1高的載流子濃度。
再有，關(guān)于上述以外的構(gòu)成，由于與實(shí)施例1的構(gòu)成大致相同，所以對(duì)同一構(gòu)成要素標(biāo)以同一符號(hào)而省略其說(shuō)明。
按照本實(shí)施例，可得到以下的效果。
在寫入和擦除時(shí)，如表7和表8所示的電壓被施加于n型阱區(qū)2a，但這時(shí)在p型半導(dǎo)體襯底1與n型阱區(qū)2a的pn結(jié)部生成耗盡層。隨著該耗盡層的延伸增大，因穿通而造成漏泄電流增加。
按照本實(shí)施例，由于該元件隔離用的p型雜質(zhì)擴(kuò)散區(qū)8具有比半導(dǎo)體襯底1高的載流子濃度，所以可抑制該耗盡層的延伸。由此，可減小n型阱區(qū)2a與n型阱區(qū)31的間隔，其結(jié)果是，與實(shí)施例9相比，可減小存儲(chǔ)單元尺寸。
雖然詳細(xì)地說(shuō)明并揭示了本發(fā)明，但這僅僅是例示性的而不是限定性的，顯然可理解為發(fā)明的宗旨和范圍僅由所附權(quán)利要求的范圍來(lái)限定。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于，具備具有主表面的半導(dǎo)體襯底(1)；在上述半導(dǎo)體襯底(1)的主表面上形成的成為源/漏的1對(duì)p型雜質(zhì)擴(kuò)散區(qū)(3)；在被上述1對(duì)p型雜質(zhì)擴(kuò)散區(qū)(3)夾持的上述半導(dǎo)體襯底(1)的區(qū)域上隔著隧道絕緣層(4a)形成的浮置柵(5)；以及在上述半導(dǎo)體襯底(1)的主表面上形成的、用于控制上述浮置柵(5)的電位的控制用雜質(zhì)擴(kuò)散區(qū)(6)。
2.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于上述控制用雜質(zhì)擴(kuò)散區(qū)(6)具有p型的導(dǎo)電類型，并且隔著絕緣層(4b)與上述浮置柵(5)相向。
3.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于上述控制用雜質(zhì)擴(kuò)散區(qū)(11)是以?shī)A持位于上述浮置柵(5)的下側(cè)的上述半導(dǎo)體襯底(1)的區(qū)域的方式在上述半導(dǎo)體襯底(1)的主表面上形成的1對(duì)源/漏用雜質(zhì)擴(kuò)散區(qū)。
4.如權(quán)利要求3所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于上述1對(duì)源/漏用雜質(zhì)擴(kuò)散區(qū)(11)具有n型的導(dǎo)電類型。
5.如權(quán)利要求4所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于還包括在上述半導(dǎo)體襯底(1)的主表面上形成的p型阱區(qū)(12)，n型的上述1對(duì)源/漏用雜質(zhì)擴(kuò)散區(qū)(11)在上述p型阱區(qū)(12)內(nèi)形成。
6.如權(quán)利要求3所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于上述1對(duì)源/漏用雜質(zhì)擴(kuò)散區(qū)(22)具有p型的導(dǎo)電類型。
7.如權(quán)利要求6所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于還包括在上述半導(dǎo)體襯底(1)的主表面上形成的n型阱區(qū)(21)，p型的上述1對(duì)源/漏用雜質(zhì)擴(kuò)散區(qū)(22)在上述n型阱區(qū)(21)內(nèi)形成。
8.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于上述控制用雜質(zhì)擴(kuò)散區(qū)(31)具有n型的導(dǎo)電類型，并且隔著絕緣層(4b)與上述浮置柵(5)相向。
9.如權(quán)利要求8所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于還包括在上述半導(dǎo)體襯底(1)的主表面上形成的p型阱區(qū)(32)，n型的上述控制用雜質(zhì)擴(kuò)散區(qū)(31)在上述p型阱區(qū)(32)內(nèi)形成。
10.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)器件，其特征在于，還包括在上述1對(duì)p型雜質(zhì)擴(kuò)散區(qū)(3)的形成區(qū)與上述控制用雜質(zhì)擴(kuò)散區(qū)(6)的形成區(qū)之間的上述半導(dǎo)體襯底(1)的主表面上形成的場(chǎng)絕緣層(7)；以及在上述場(chǎng)絕緣層(7)的正下方的上述半導(dǎo)體襯底(1)上形成的元件隔離用p型雜質(zhì)擴(kuò)散區(qū)(8)。
全文摘要
本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)器件具備具有主表面的半導(dǎo)體襯底1；在半導(dǎo)體襯底1的主表面上形成的成為源/漏的1對(duì)p型雜質(zhì)擴(kuò)散區(qū)3、3；在被1對(duì)p型雜質(zhì)擴(kuò)散區(qū)3、3夾持的半導(dǎo)體襯底1的區(qū)域上隔著隧道絕緣層4a形成的浮置柵5；以及在半導(dǎo)體襯底1的主表面上形成的、用于控制浮置柵5的電位的控制用雜質(zhì)擴(kuò)散區(qū)6。由此，得到了可用電學(xué)方式擦除數(shù)據(jù)、并且在低電壓下容易進(jìn)行數(shù)據(jù)寫入的非易失性半導(dǎo)體存儲(chǔ)器件。
文檔編號(hào)H01L29/792GK1577868SQ20041003046
公開(kāi)日2005年2月9日 申請(qǐng)日期2004年3月15日 優(yōu)先權(quán)日2003年7月15日
發(fā)明者遠(yuǎn)藤誠(chéng)一, 石井元治 申請(qǐng)人:株式會(huì)社瑞薩科技