專利名稱：半導(dǎo)體集成電路、電子機(jī)器及晶體管的背柵電位控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于實現(xiàn)半導(dǎo)體集成電路的電力低消耗化的晶體管的背柵電位控制技術(shù)。
背景技術(shù)：
在特開平9-83335號公報中公開了一種技術(shù)，是將VLSI(Very LargeScale Integration超大規(guī)模集成電路)電路分割為多個電路塊，在共用電源供給線或共用接地電源線中的至少一方和電路塊之間配置開關(guān)晶體管，在電路塊為待機(jī)狀態(tài)(standby state)時，控制背柵電位以便讓開關(guān)晶體管的閾值電壓上升，使開關(guān)晶體管截止。通過利用該技術(shù)，可以使待機(jī)狀態(tài)中的漏電流(截止電流)減少，降低消耗電力。
然而，在上述的以往技術(shù)中，由于在芯片上的全部電路中，或者每個CPU核心或協(xié)處理器等比較大的電路塊中，進(jìn)行開關(guān)晶體管的背柵電位的控制，故存在不能進(jìn)行用于使漏電流減少的精細(xì)控制，若從電路整體來看，則待機(jī)中的漏電流增大，電力消耗增加的問題。另外，存在成為控制對象的電路規(guī)模越大，背柵電位切換時的電位穩(wěn)定就越需要時間，就會在從待機(jī)狀態(tài)到動作狀態(tài)的移動中產(chǎn)生滯后的問題。再有，在上述的以往技術(shù)中，雖然進(jìn)行用于切斷電路塊的電源，減少此時的漏電流的控制，但若切斷電路塊的電源，則電路塊不能保持其內(nèi)部狀態(tài)。因此，例如在由時序邏輯電路構(gòu)成電路塊的情況下，使其從待機(jī)狀態(tài)移向動作狀態(tài)時，有必要進(jìn)行時序邏輯電路的初始設(shè)定或復(fù)原設(shè)定，產(chǎn)生電路規(guī)模增大或從待機(jī)狀態(tài)向動作狀態(tài)的移動延遲等不利之處。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提出一種實現(xiàn)半導(dǎo)體集成電路的進(jìn)一步電力低消耗化，同時加快從電路的待機(jī)狀態(tài)向動作狀態(tài)的移動的改良技術(shù)。
為了解決上述課題，本發(fā)明的半導(dǎo)體集成電路具備多個電路塊，具有從動作狀態(tài)向待機(jī)狀態(tài)或從待機(jī)狀態(tài)向動作狀態(tài)的狀態(tài)遷移；和控制電路，根據(jù)預(yù)先規(guī)定多個電路塊各自的狀態(tài)遷移之有限狀態(tài)機(jī)，按事件驅(qū)動(event-driven)方式控制形成電路塊的邏輯元件的晶體管的背柵電位。根據(jù)該構(gòu)成，由于可以根據(jù)電路塊的動作狀態(tài)來控制晶體管的背柵電位，故可以有效地減少整個半導(dǎo)體集成電路的漏電流。
在本發(fā)明的優(yōu)選方式中，控制電路在電路塊為待機(jī)狀態(tài)時控制背柵電位，以使晶體管的閾值電壓增加。通過在電路塊為待機(jī)狀態(tài)時控制背柵電位，以使晶體管的閾值電壓增加，從而可以使待機(jī)狀態(tài)時的漏電流減少。特別是，由于通過將電路塊細(xì)分割為多個，從而可以精細(xì)地控制每個電路塊的漏電流，故可以大幅度地降低整個半導(dǎo)體集成電路的漏電流。
在本發(fā)明的優(yōu)選方式中，控制電路在電路塊為動作狀態(tài)時控制背柵電位，以使晶體管的閾值電壓減少。通過在電路塊為動作狀態(tài)時控制背柵電位，以使晶體管的閾值電壓減少，從而可以進(jìn)行電路的低電壓動作。
在本發(fā)明的優(yōu)選方式中，半導(dǎo)體集成電路還具備共用電源線，用于分別向多個電路塊進(jìn)行電源供給；共用接地線，用于將多個電路塊分別接地；和開關(guān)元件，進(jìn)行共用電源線或共用接地線的至少一方與電路塊之間的通電/斷電；控制電路根據(jù)有限狀態(tài)機(jī)，按事件驅(qū)動方式控制開關(guān)元件的通電/斷電。通過設(shè)置接通/斷開控制向各電路塊的電力供給的開關(guān)元件，從而可以降低來自待機(jī)時的電路塊的漏電流。
本發(fā)明的半導(dǎo)體集成電路具備多個電路塊，具有從動作狀態(tài)向待機(jī)狀態(tài)或從待機(jī)狀態(tài)向動作狀態(tài)的狀態(tài)遷移；信道，用于通過CSP方式的電路塊相互間的通信而自律地進(jìn)行動作請求，或者他律地接受動作請求；和端口，通過信道將電路塊之間連接，端口根據(jù)電路塊的動作狀態(tài)，控制構(gòu)成電路塊的邏輯元件的晶體管的背柵電位。根據(jù)該構(gòu)成，由于每個電路塊利用CSP方式，進(jìn)行與其他電路塊的通信，在有自律地或他律地進(jìn)行動作的必要時，通過端口控制背柵電位，故可以有效地降低整個半導(dǎo)體集成電路的漏電流。
在本發(fā)明的優(yōu)選方式中，信道及端口在電路塊為待機(jī)狀態(tài)時控制背柵電位，以使晶體管的閾值電壓增加。根據(jù)該構(gòu)成，可以降低來自待機(jī)狀態(tài)中的各電路塊的漏電流。
在本發(fā)明的優(yōu)選方式中，信道及端口在電路塊為動作狀態(tài)時控制背柵電位，以使晶體管的閾值電壓減少。根據(jù)該構(gòu)成，能夠進(jìn)行晶體管的低電壓驅(qū)動，可以達(dá)到半導(dǎo)體集成電路的電力低消耗化的目的。
在本發(fā)明的優(yōu)選方式中，半導(dǎo)體集成電路還具備共用電源線，用于分別向多個電路塊進(jìn)行電源供給；共用接地線，用于將多個電路塊分別接地；和開關(guān)元件，進(jìn)行共用電源線或共用接地線的至少一方與電路塊之間的通電/斷電，端口根據(jù)電路塊的狀態(tài)遷移來控制開關(guān)元件的通電/斷電。通過設(shè)置接通/斷開控制向每個電路塊的電力供給的開關(guān)元件，從而可以降低來自待機(jī)時的電路塊的漏電流。
在本發(fā)明的優(yōu)選方式中，形成電路塊的邏輯元件的晶體管或開關(guān)控制向電路塊的電源供給的開關(guān)元件，可以是MOS晶體管。如果是MOS晶體管，通過控制背柵電位，從而可以抑制漏電流。
在本發(fā)明的優(yōu)選方式中，控制電路控制MOS晶體管的背柵電位，以使MOS晶體管斷電狀態(tài)時的閾值電壓比通電狀態(tài)時的閾值電壓還增加。由此，可以有效地抑制來自電路塊的漏電流。
優(yōu)選將形成有構(gòu)成電路塊的邏輯元件的阱、和形成有開關(guān)控制向電路塊的電源供給的MOS晶體管的阱分離。根據(jù)該構(gòu)成，作為開關(guān)元件的MOS晶體管的背柵電位與形成邏輯元件的晶體管的背柵電位可以互不影響地進(jìn)行電位控制。
在本發(fā)明的優(yōu)選方式中，形成電路塊的邏輯元件的晶體管或開關(guān)控制向電路塊的電源供給的開關(guān)元件，可以是具備了雙柵極結(jié)構(gòu)的TFT(雙柵極TFT)。如果是雙柵極TFT，與體(bulk)結(jié)構(gòu)的MOS晶體管相比，可以實現(xiàn)高速化、電力低消耗化。
作為這種雙柵極TFT，優(yōu)選在溝道端部與漏區(qū)域或源區(qū)域的接觸面上具備了LDD區(qū)域的TFT。通過形成LDD區(qū)域，從而漏極端耗盡區(qū)域的電場變?nèi)酰梢越档吐╇娏鳌?br> 另外，優(yōu)選雙柵極TFT的柵電極與背柵電極夾持溝道區(qū)域，而對向配置，且兩者向上述溝道區(qū)域的投影形狀形成為大致相同的形狀，以便重合。通過由柵電極與背柵電極夾持溝道區(qū)域的表背，從而減小亞閾值(subthreshold)系數(shù)，可以提高電場移動度。
再有，背柵電極優(yōu)選形成為向溝道區(qū)域的投影形狀與LDD區(qū)域的全部或一部分重合。由此，可以兼顧晶體管待機(jī)時的漏電流的減少和晶體管動作時的電場移動度的提高。
本發(fā)明的電子機(jī)器具備本發(fā)明的半導(dǎo)體集成電路。由于通過安裝本發(fā)明的半導(dǎo)體集成電路，可以降低電力消耗，故主要適用于蓄電池驅(qū)動的便攜機(jī)器等。
本發(fā)明的背柵電位控制方法，根據(jù)預(yù)先規(guī)定具有從動作狀態(tài)向待機(jī)狀態(tài)或從待機(jī)狀態(tài)向動作狀態(tài)的狀態(tài)遷移的多個電路塊的每個狀態(tài)遷移之有限狀態(tài)機(jī)，按事件驅(qū)動方式對形成電路塊的邏輯元件的晶體管的背柵電位控制。根據(jù)該構(gòu)成，由于可以根據(jù)電路塊的動作狀態(tài)，控制晶體管的背柵電位，故可以有效地減少整個半導(dǎo)體集成電路的漏電流。
本發(fā)明的背柵電位控制方法，是半導(dǎo)體集成電路的背柵電位控制方法，該半導(dǎo)體集成電路具備多個電路塊，具有從動作狀態(tài)向待機(jī)狀態(tài)或從待機(jī)狀態(tài)向動作狀態(tài)的狀態(tài)遷移；信道，用于通過CSP方式的電路塊相互間的通信而自律地進(jìn)行動作請求，或者他律地接受動作請求；和端口，通過信道而連接電路塊之間，其特征在于，信道及端口根據(jù)電路塊的動作狀態(tài)，控制構(gòu)成電路塊的邏輯元件的晶體管的背柵電位。根據(jù)該構(gòu)成，由于每個電路塊利用CSP方式，進(jìn)行與其他電路塊的通信，在有自律地或他律地進(jìn)行動作的必要時，通過端口控制背柵電位，故可以有效地降低整個半導(dǎo)體集成電路的漏電流。


圖1是第1實施方式的系統(tǒng)框圖。
圖2是進(jìn)行電力分配控制的有限狀態(tài)機(jī)的狀態(tài)遷移圖。
圖3是表示向電路塊的電源供給系統(tǒng)的電路圖(構(gòu)成例1)。
圖4是背柵電位的時序圖。
圖5是表示VLSI芯片的阱結(jié)構(gòu)的圖。
圖6是表示VLSI芯片的阱結(jié)構(gòu)的圖。
圖7是表示向電路塊的電源供給系統(tǒng)的電路圖(構(gòu)成例2)。
圖8是背柵電位的時序圖。
圖9是表示VLSI芯片的阱結(jié)構(gòu)的圖。
圖10是表示VLSI芯片的阱結(jié)構(gòu)的圖。
圖11是第2實施方式的系統(tǒng)框圖。
圖12是CSP方式的電力分配控制的說明圖。
圖13是向電路塊的電源供給的時序圖。
圖14是雙柵極TFT的剖面圖。
圖15是雙柵極TFT的俯視圖。
圖16是應(yīng)用了本發(fā)明的PDA的框圖。
圖17是應(yīng)用了本發(fā)明的移動電話的框圖。
具體實施例方式
(實施方式1)圖1是主單元集中地控制多個電路塊的背柵電位的系統(tǒng)的框圖。VLSI芯片內(nèi)的半導(dǎo)體集成電路，分割為具有從待機(jī)狀態(tài)向動作狀態(tài)或從動作狀態(tài)向待機(jī)狀態(tài)的狀態(tài)遷移的M個電路塊(邏輯塊)20-1、20-2、…、20-M。在降低整個VLSI芯片的消耗電力時，希望分割為按功能分類的多個電路塊。主單元(控制電路)10是一種事件驅(qū)動系統(tǒng)，采用VLSI的邏輯設(shè)計電平構(gòu)筑了用來統(tǒng)一集中控制這些電路塊20-1、20-2、…、20-M的數(shù)據(jù)流與控制邏輯。
圖2是實現(xiàn)主單元10的背柵電位控制邏輯的有限狀態(tài)機(jī)(Finite StateMachine)的狀態(tài)遷移圖。使M個電路塊20-1、20-2、…、20-M的待機(jī)狀態(tài)與“0”對應(yīng)，動作狀態(tài)與“1”對應(yīng)，若用M位的二進(jìn)制數(shù)標(biāo)記有限狀態(tài)機(jī)，則為了進(jìn)行全部電路塊20-1、20-2、…、20-M的背柵電位控制，最大必需2M個的狀態(tài)數(shù)。構(gòu)成有限狀態(tài)機(jī)的各狀態(tài)規(guī)定為電路塊20-1、20-2、…、20-M的待機(jī)狀態(tài)“0”與動作狀態(tài)“1”的全部組合。若標(biāo)記有限狀態(tài)機(jī)的狀態(tài)的二進(jìn)制數(shù)的上位第k(1≤k≤M)位的“0”、“1”表示電路塊20-k的“待機(jī)狀態(tài)”、“動作狀態(tài)”，則圖中標(biāo)號31所表示的狀態(tài)，由于二進(jìn)制數(shù)的上位第2位為“1”，故表示電路20-2為動作狀態(tài)。同樣，標(biāo)號32所表示的狀態(tài)，由于二進(jìn)制數(shù)的上位第1位與第2位為“1”，故表示電路塊20-1與20-2為“動作狀態(tài)”。有限狀態(tài)機(jī)的狀態(tài)遷移按事件驅(qū)動方式進(jìn)行，主單元10通過使各電路塊20-1、20-2、…、20-M的動作狀態(tài)與有限狀態(tài)機(jī)的狀態(tài)對應(yīng)，從而進(jìn)行VLSI芯片內(nèi)的全部電路塊的背柵電位控制。
再有，在這里，為了方便說明，省略了有限狀態(tài)機(jī)的各狀態(tài)中的“輸入”與“輸出”的關(guān)系。另外，在通過后述的開關(guān)元件進(jìn)行向電路塊20-1、20-2、…、20-M的電源供給時，主單元10在進(jìn)行構(gòu)成邏輯元件的晶體管的背柵電位控制的基礎(chǔ)上，也一并進(jìn)行該開關(guān)元件的柵極電位與背柵電位的控制。在以下的說明中，將通過開關(guān)元件，接通/斷開控制向這些電路塊20-1、20-2、…、20-M的電源供給的構(gòu)成作為第1構(gòu)成例，將電路塊20-1、20-2、…、20-M與電源供給線始終連接并進(jìn)行電源供給的構(gòu)成作為第2構(gòu)成例。
(第1構(gòu)成例)圖3是表示第1構(gòu)成例中的向電路塊的電源供給系統(tǒng)的電路圖。在這里，圖中示出第i個電路塊20-i的電源供給系統(tǒng)，但對于其他的電路塊也具備同樣的電路構(gòu)成。在該圖中，共用電源線Vdd是用來向全部的電路塊20-1、20-2、…、20-M進(jìn)行電源供給的電源線，共用接地線Vss是用來將全部的電路塊20-1、20-2、…、20-M接地的接地線。在電路塊20-i中，用來局部地進(jìn)行電源供給的部分電源供給線Lai和用來局部地接地的部分接地線Lbi通過作為各自開關(guān)元件的PMOS晶體管MPi與NMOS晶體管MNi，分別與共用電源線Vdd與共用接地線Vss連接。
再有，在本圖中，φPi表示PMOS晶體管MPi的柵極電位，VNWi表示該晶體管MPi的背柵電位，φNi表示NMOS晶體管MNi的柵極電位，VPWi表示該晶體管MNi的背柵電位，Xi表示向電路塊20-i的輸入信號，Yi表示該電路塊20-i輸出的輸出信號，VNi表示構(gòu)成電路塊20-i的邏輯元件的PMOS晶體管的背柵電位，VPi表示構(gòu)成電路塊20-i的邏輯元件的NMOS晶體管的背柵電位。
圖5表示VLSI芯片的阱結(jié)構(gòu)。成為在P型基板40上分別形成各自獨立的N阱41、42、44、45，還在N阱41內(nèi)形成P阱43，在N阱44內(nèi)形成P阱46的三重阱結(jié)構(gòu)。P阱43是用來形成上述NMOS晶體管MNi的阱，其阱電位VPWi表示該晶體管MNi的背柵電位。另外，N阱42是用來形成上述PMOS晶體管MPi的阱，其阱電位VNWi表示該晶體管MPi的背柵電位。再有，N阱45、P阱46是用來形成構(gòu)成電路塊20-i內(nèi)的邏輯元件的PMOS晶體管、NMOS晶體管的阱。阱電位VPi表示NMOS晶體管的背柵電位，阱電位VNi表示PMOS晶體管的背柵電位。
VLSI芯片的阱結(jié)構(gòu)并未限于上述構(gòu)成，例如，也可以是圖6所示的阱結(jié)構(gòu)。該圖所示的阱結(jié)構(gòu)，取代上述P型基板40，以N型基板50作為基底。在N型基板50上分別形成各自獨立的P阱51、52、54、55，還在P阱51內(nèi)形成N阱53，在P阱54內(nèi)形成N阱56，成為三重阱結(jié)構(gòu)。N阱53是用來形成上述PMOS晶體管MPi的阱，其阱電位VNWi表示該晶體管MPi的背柵電位。另外，P阱52是用來形成上述NMOS晶體管MNi的阱，其阱電位VPWi表示該晶體管MNi的背柵電位。再有，P阱55、N阱56是用來形成構(gòu)成電路塊20-i內(nèi)的邏輯元件的NMOS晶體管、PMOS晶體管的阱。阱電位VPi表示NMOS晶體管的背柵電位，阱電位VNi表示PMOS晶體管的背柵電位。
圖4是表示電路塊20-i的動作狀態(tài)/待機(jī)狀態(tài)中的背柵電位的變化的時序圖。如上所述，主單元10根據(jù)按事件驅(qū)動方式遷移的有限狀態(tài)機(jī)的各狀態(tài)，控制電路塊20-i的待機(jī)狀態(tài)/動作狀態(tài)。主單元10在使電路塊20-i向待機(jī)狀態(tài)遷移時，向PMOS晶體管MPi的柵極電位φPi提供邏輯電平H，向NMOS晶體管MNi的柵極電位φNi提供邏輯電平L。這樣，PMOS晶體管MPi與NMOS晶體管MNi一起成為斷開狀態(tài)，部分電源供給線Lai與部分接地線Lbi成為分別與共用電源線Vdd與共用接地線Vss電切離的狀態(tài)。
再有，主單元10使PMOS晶體管MPi的背柵電位VNWi升壓得比動作時的電位VNW-AC還高，成為VNW-SB，使NMOS晶體管MNi的背柵電位VPWi降壓得比動作時的電位VPW-AC還低，成為VPW-SB。這樣，由于這些PMOS晶體管MPi與NMOS晶體管MNi的每一個利用體效應(yīng)(body effect)增加閾值電壓，故可以減少待機(jī)時的漏電流。
主單元10對于構(gòu)成電路塊20-i內(nèi)的邏輯元件的PMOS晶體管的背柵電位VNi也同樣，使其升壓得比動作時的電位VN-AC還高，成為VN-SB，對于NMOS晶體管的背柵電位VPi也同樣，使其降壓得比動作時的電位VP-AC還低，成為VP-SB。由此，使構(gòu)成電路塊20-i的邏輯元件的晶體管的閾值電壓增加成為可能，可以使待機(jī)狀態(tài)中的電路塊20-i的漏電流減少。
另一方面，主單元10在使電路塊20-i向動作狀態(tài)遷移時，向PMOS晶體管MPi的柵極電位φPi提供邏輯電平L，向NMOS晶體管MNi的柵極電位φNi提供邏輯電平H。這樣，PMOS晶體管MPi與NMOS晶體管MNi共同成為接通狀態(tài)，部分電源供給線Lai與部分接地線Lbi成為分別電連接了共用電源線Vdd與共用接地線Vss的狀態(tài)。
還有，主單元10使PMOS晶體管MPi的背柵電位VNWi降壓得比待機(jī)時的電位VNW-SB還低，成為VNW-AC，使NMOS晶體管MNi的背柵電位VPWi升壓得比待機(jī)時的電位VPW-SB還高，成為VPW-AC。這樣，由于這些PMOS晶體管MPi與NMOS晶體管MNi的每一個減少閾值電壓，故可以快速地進(jìn)行向電路塊20-i的電源供給。與此同時，主單元10使構(gòu)成電路塊20-i內(nèi)的邏輯元件的PMOS晶體管的背柵電位VNi降壓得比待機(jī)時的電位VN-SB還低，成為VN-AC，使NMOS晶體管的背柵電位VPi升壓得比待機(jī)時的電位VP-SB還高，成為VP-AC。雖然通過使構(gòu)成邏輯元件的晶體管的閾值電壓減少，從而在低電壓動作中可以抑制電路塊的動作速度的降低，但代價是漏電流增加。根據(jù)本發(fā)明，使每個電路塊精細(xì)，低低地抑制可以將待機(jī)時的漏電流抑制成低，結(jié)果，可以抑制整個電路的消耗電力。
(第2構(gòu)成例)圖7是表示第2構(gòu)成例中的向電路塊的電源供給系統(tǒng)的電路圖。在這里，圖中示出第i個電路塊20-i的電源供給系統(tǒng)，但對于其他電路塊也具備同樣的電路構(gòu)成。在本圖中，共用電源線Vdd是用來向全部的電路塊20-1、20-2、…、20-M進(jìn)行電源供給的電源線，共用接地線Vss是用來將全部的電路塊20-1、20-2、…、20-M接地的接地線。這樣，電路塊20-i成為始終接受電源供給的構(gòu)成。另外，在該圖中，Xi表示向電路塊20-i的輸入信號，Yi表示從該電路塊20-i輸出的輸出信號，VNi表示構(gòu)成電路塊20-i的邏輯元件的PMOS晶體管的背柵電位，VPi表示構(gòu)成電路塊20-i的邏輯元件的NMOS晶體管的背柵電位。
圖9表示用來形成電路塊20-i的邏輯元件的阱結(jié)構(gòu)。如該圖所示，將P型基板40作為基底，形成N阱47、48，在N阱47內(nèi)形成了P阱49，成為三重阱結(jié)構(gòu)。阱電位VPi表示構(gòu)成邏輯元件的NMOS晶體管的背柵電位，阱電位VNi表示構(gòu)成邏輯元件的PMOS晶體管的背柵電位。電路塊20-i的阱結(jié)構(gòu)并未限于圖9所示的結(jié)構(gòu)，例如，也可以是圖10所示的結(jié)構(gòu)。該圖所示的結(jié)構(gòu)，以N型基板50為基底，形成P阱57、58，在P阱57內(nèi)形成了N阱59，成為三重阱結(jié)構(gòu)。阱電位VPi表示構(gòu)成邏輯元件的NMOS晶體管的背柵電位，阱電位VNi表示構(gòu)成邏輯元件的PMOS晶體管的背柵電位。
圖8是表示電路塊20-i的動作狀態(tài)/待機(jī)狀態(tài)中的背柵電位的變化的時序圖。如上所述，主單元10根據(jù)按事件驅(qū)動方式遷移的有限狀態(tài)機(jī)的各狀態(tài)，對電路塊20-i的待機(jī)狀態(tài)/動作狀態(tài)中的背柵電位進(jìn)行控制。在電路塊20-i為待機(jī)狀態(tài)時，主單元10使背柵電位VNi升壓得比動作狀態(tài)時的電位VN-AC還高，成為VN-SB，使背柵電位VPi降壓得比動作狀態(tài)時的電位VP-AC還低，成為VP-SB。由此，由于可以使構(gòu)成邏輯元件的晶體管的閾值電壓增加，故可以使待機(jī)狀態(tài)中的電路塊20-i的漏電流減少。另一方面，在電路塊20-i成為動作狀態(tài)時，主單元10使背柵電位VNi降壓得比待機(jī)時的電位VN-SB還低，成為VN-AC，使背柵電位VPi升壓得比待機(jī)時的電位VP-SB還高，成為VP-AC。由此，能夠使構(gòu)成邏輯元件的晶體管的閾值電壓降低，進(jìn)行低電壓驅(qū)動。
這樣，根據(jù)本實施方式，由于是將VLSI芯片內(nèi)的半導(dǎo)體集成電路細(xì)分割為多個電路塊20-1、20-2、…、20-M，控制背柵電位，以使形成待機(jī)狀態(tài)中的電路塊20-1、20-2、…、20-M的邏輯元件的晶體管的閾值電壓增加的構(gòu)成，故可以大幅度地減少待機(jī)時的漏電流。尤其是，由于在移動電話等以蓄電池為主電源的可移動性電子機(jī)器中，低電力消耗化為大的課題，故本發(fā)明的有用性高，可以構(gòu)筑通用性高的低電力消耗的SOC(System On Chip)、SOB(System On Board)、SOP(System On Panel)。另外，即使在新追加·刪除·變更成為電力分配控制對象的電路塊的情況下，也可以通過重新構(gòu)筑控制邏輯，再設(shè)計有限狀態(tài)機(jī)來進(jìn)行對應(yīng)。還有，本發(fā)明只要是具有阱結(jié)構(gòu)且進(jìn)行背柵的電壓控制的開關(guān)元件，并未限于MOS晶體管，就都可以適用。
(實施方式2)圖11是構(gòu)成半導(dǎo)體集成電路的多個電路塊之間相互進(jìn)行通信，并利用CSP(Communicating Sequential Processes)方式自律或他律地進(jìn)行背柵電位控制的系統(tǒng)的框圖。VLSI芯片內(nèi)的半導(dǎo)體集成電路在邏輯上分割為具有從待機(jī)狀態(tài)到動作狀態(tài)或從動作狀態(tài)到待機(jī)狀態(tài)的狀態(tài)遷移的N個電路塊(邏輯塊)70-1、70-2、…、70-N。為了降低整個VLSI芯片的電力消耗，希望分割成按照功能分類的多個電路塊。這些電路塊70-1、70-2、…、70-N并不是以系統(tǒng)中央控制用的全局時鐘(global clock)為基準(zhǔn)進(jìn)行動作，而是構(gòu)成為在判斷為每個電路塊70-1、70-2、…、70-N有自律或他律地動作的必要時，接受電源供給而進(jìn)行動作的非同步系統(tǒng)。主單元60(控制電路)雖然主要是與外部電路及電路塊70-1、70-2、…、70-N進(jìn)行直接或間接通信，發(fā)揮管理整個系統(tǒng)的調(diào)整的功能的電路塊，但并不是直接地控制向電路塊70-1、70-2、…、70-N的電源供給的部件。向各電路塊的電源供給雖然由內(nèi)置或附帶于各電路塊的電源控制電路直接控制，但從動作狀態(tài)向待機(jī)狀態(tài)遷移的時序由各電路塊自己自律地確定，從待機(jī)狀態(tài)向動作狀態(tài)的遷移則接受來自其他電路塊的請求而他律地確定。在這些時序中，電路塊通過自己內(nèi)置或附帶的電源控制電路，控制自己的電源供給。
圖12是表示向CSP方式的電路塊進(jìn)行背柵電位控制的樣子的說明圖。在這里，為了說明方便雖然例示4個電路塊70-1～70-4進(jìn)行說明，但實際上通過N個電路塊70-1、70-2、…、70-N與主單元60相互進(jìn)行通信，從而進(jìn)行向電路塊70-1、70-2、…、70-N的背柵電位控制。向電路塊70-1～70-4的電源供給由事件驅(qū)動控制，在判斷為必須自律地動作的情況和判斷為必須他律地動作的情況下，接受電源供給并進(jìn)行動作。各電路塊70-1～70-4通過“信道”與其他電路塊70-1～70-4或主單元60連接，在局部性協(xié)調(diào)之下進(jìn)行事件驅(qū)動。信道的兩端與“端口”連接。
在本圖所示的示例中，電路塊70-1具備端口a1、a2、a3，電路塊70-2具備端口b1、b2、b3，電路塊70-3具備端口c1、c2，電路塊70-4具備端口d1、d2，主單元60具備端口x1、x2、x3。若著眼于電路塊70-1，則電路塊70-1通過信道1、2、3，連接主單元60、電路塊70-2、70-3。
在通過了信道的端口間通信中，向全部端口付與“Active(主動)”或“Passive(被動)”中的任何一種屬性。例如，在電路塊70-1通過信道2自律地向電路塊70-2請求數(shù)據(jù)轉(zhuǎn)送時，對電路塊70-1的端口a2付與“Send Active”的屬性，對他律地接受數(shù)據(jù)轉(zhuǎn)送請求的電路塊70-2的端口b1付與“Receive Passive”的屬性。與此相反，在電路塊70-1通過信道2自立地從電路塊70-2請求數(shù)據(jù)轉(zhuǎn)送時，向端口a2付與“ReceiveActive”，對他律地進(jìn)行數(shù)據(jù)轉(zhuǎn)送的電路塊70-2的端口b1付與“SendPassive”的屬性。在端口間通信中，通過收發(fā)req/ack信號，可以進(jìn)行2相式或4相式的同步交換(handshake)。
電路塊70-i的電源供給系統(tǒng)的電路構(gòu)成可以形成為與上述圖3或圖7同樣的構(gòu)成。在將電路塊70-i做成圖3所示的電路構(gòu)成時，在進(jìn)行形成電路塊70-i的邏輯元件的晶體管的背柵電位VPi、VNi的控制的基礎(chǔ)上，也必須進(jìn)行開關(guān)晶體管的柵極電位φPi、φNi與背柵電位VNWi、VPWi的控制。對于VLSI芯片的阱結(jié)構(gòu)也形成上述圖5或圖6所示的三重阱結(jié)構(gòu)。另一方面，在將電路塊70-i做成圖7所示的電路構(gòu)成時，必須進(jìn)行形成電路塊70-i的邏輯元件的晶體管的背柵電位的VPi、VNi的控制。對于VLSI芯片的阱結(jié)構(gòu)也可以形成上述圖9或圖10所示的三重阱結(jié)構(gòu)。
在上述第1實施方式中，雖然主單元10進(jìn)行了電路塊70-i的背柵電位控制，但在本實施方式中，利用上述的“信道”與“端口”，自律或他律地進(jìn)行電路塊70-i的背柵電位控制?！靶诺馈迸c“端口”構(gòu)成為與電路塊70-i的動作狀態(tài)無關(guān)，始終接受電源供給而動作。
圖13是用來說明向電路塊的電源供給的時序圖。在這里，雖然著眼于電路塊70-1進(jìn)行說明，但對于其他電路塊也同樣。如上所述，電路塊70-1通過信道1～3，與主單元60、電路塊70-2、70-3連接。在時刻t0處，系統(tǒng)啟動，應(yīng)答來自主單元60的請求，在電路塊70-1接受數(shù)據(jù)接收請求的情況下，成為Receive Passive，在時刻t2～時刻t4期間，進(jìn)行所希望的動作處理。電路塊70-1，在時刻t1通過信道2自律地請求向電路塊70-2的數(shù)據(jù)傳送時，成為Send Active，在時刻t3～t5為止的期間內(nèi)進(jìn)行所期望的動作處理。電路塊70-1在時刻t6通過信道3接受來自電路塊70-3的數(shù)據(jù)傳送請求時，成為Send Passive，在時刻t7～時刻t8為止的期間內(nèi)進(jìn)行所希望的動作處理。
由于在時刻t0～t5為止的期間和時刻t6～t8為止的期間內(nèi)，電路塊70-1通過主單元60與電路塊70-2、70-3的通信，自律或他律地動作(動作狀態(tài))，故信道1、2、3與端口a1、a2、a3在同一期間內(nèi)控制背柵電位VPi、VNi，以便減少構(gòu)成電路塊70-1的邏輯元件的閾值電壓。在電路塊70-1如圖3所示地通過開關(guān)元件接受電源供給時，一并進(jìn)行柵極電位φPi、φNi與背柵電位VNWi、VPWi的控制，以使開關(guān)元件接通。具體的控制方法如圖4或圖8所示地進(jìn)行就可以。
另一方面，由于在時刻t5～時刻t6為止的期間內(nèi)，電路塊70-1不需動作(待機(jī)狀態(tài))，故信道1、2、3與端口a1、a2、a3在同一期間內(nèi)控制背柵電位VPi、VNi，以便增加構(gòu)成電路塊70-1的邏輯元件的閾值電壓。在電路塊70-1如圖3所示地通過開關(guān)元件接受電源供給時，一并進(jìn)行柵極電位φPi、φNi與背柵電位VNWi、VPWi的控制，以使開關(guān)元件斷開。具體的控制方法如圖4或圖8所示地進(jìn)行就可以。
這樣，根據(jù)本實施方式，由于能夠利用CSP方式進(jìn)行向電路塊70-1、70-2、…、70-N的極精細(xì)的背柵電位控制，而且即使產(chǎn)生電路塊的追加·刪除·變更，也只需重新設(shè)計與相關(guān)電路塊的通信內(nèi)容·通信方法，故在系統(tǒng)再構(gòu)筑的方便性上優(yōu)越。
(實施方式3)圖14與圖15中表示雙柵極TFT(Thin Film Transistor)100。圖14是俯視圖，圖15是沿其15-15線的剖面圖。在絕緣基板101上隔著底層102形成有背柵電極103。作為絕緣基板101，例如可以利用玻璃基板、石英基板、塑料基板等。在背柵電極103與底層102的上面，依次層疊有背柵絕緣膜104、活性層110、柵極絕緣膜111、柵電極112及層間絕緣膜115?；钚詫?10由島狀的多晶硅等構(gòu)成，由形成于上下兩個柵極間的溝道區(qū)域105、形成于其兩側(cè)的漏區(qū)域106及源區(qū)域107構(gòu)成。背柵電極103與柵電極112將溝道區(qū)域105夾持于其間，對向配置。漏區(qū)域106、源區(qū)域107各自通過接觸孔形成由漏電極113、源電極114。在這里，所謂的背柵電極103，在TFT結(jié)構(gòu)為頂柵(top gate)型時，是指以相對于柵電極112的方式形成于底部側(cè)(絕緣基板側(cè))的電極，在TFT結(jié)構(gòu)為底柵(bottom)型時，是指與柵電極112相對地形成于頂部側(cè)的電極。本圖所示的TFT結(jié)構(gòu)雖然為頂柵型，但也可以是底柵型。
在本實施方式中，構(gòu)成上述第1實施方式的電路塊20-1、20-2、…、20-M的邏輯元件的NMOS晶體管或PMOS晶體管、或者作為通電/斷電向電路塊20-i的電源供給的開關(guān)元件的PMOS晶體管MPi或NMOS晶體管MNi、或者構(gòu)成上述第2實施方式的電路塊70-1、70-2、…、70-N的邏輯元件的NMOS晶體管或PMOS晶體管，采用雙柵極TFT100構(gòu)成。雙柵極TFT100在待機(jī)狀態(tài)時，通過調(diào)整背柵電極103的電位，以使晶體管的閾值電壓增加，從而可以充分地降低漏電流。另一方面，雙柵極TFT100在動作狀態(tài)時，通過調(diào)整背柵電極103的電位，以使晶體管的閾值電壓減少，從而可以使接通電流增大，提高驅(qū)動能力。背柵電極103的電位控制可以與第1實施方式同樣地利用主單元10按事件驅(qū)動方式進(jìn)行控制，也可以與第2實施方式同樣，利用CSP方式自律或他律進(jìn)行控制。另外，在用雙柵極TFT100構(gòu)成電路塊20-1、20-2、…、20-M或70-1、70-2、…、70-N的邏輯元件的情況下，通過以相同的邏輯控制柵電極112與背柵電極103，從而縮短晶體管的上升時間或下降時間，可以提高開關(guān)速度。再有，通過提高驅(qū)動能力，可以縮小晶體管尺寸，能夠?qū)崿F(xiàn)高集成化。
還有，若與第1或第2實施方式中所說明的體結(jié)構(gòu)的MOS晶體管相比，雙柵極TFT100由于不具有半導(dǎo)體阱，故其漏極電容只是溝道·漏極接觸面的反向偏置區(qū)域部分極小的電容，開關(guān)時的充放電量與被驅(qū)動側(cè)晶體管的柵極電容相比，非常小。因此，與具有相同移動度的體結(jié)構(gòu)的MOS晶體管相比，能夠?qū)崿F(xiàn)進(jìn)一步的高速化、低電力消耗化。再有，由于雙柵極TFT100具有絕緣基板101及底層102，故布線的對電源線電容極小。因此，與具有相同移動度的體結(jié)構(gòu)的MOS晶體管相比，能夠?qū)崿F(xiàn)進(jìn)一步的高速化、低電力消耗化。
作為這種雙柵極TFT100的結(jié)構(gòu)，例如優(yōu)選在與漏區(qū)域106或源區(qū)域107連接的溝道區(qū)域105的端面上形成雜質(zhì)被輕摻雜(light dope)的LDD(Lightly Doped Drain)區(qū)域108、109(參照圖15)。通過追加LDD區(qū)域108、109，漏極端耗盡區(qū)域的電場變?nèi)?，抑制伴隨電子與空穴的對生成快的普洱·弗蘭克效應(yīng)(Poole-Frenkel Effect)的聲子受助現(xiàn)象(PhononAssisted Tunneling)，只成為熱激勵現(xiàn)象，故可以降低雙柵極TFT100的漏電流(截止電流)。此外，優(yōu)選柵電極112與背柵電極103形成為大致相同的形狀(參照圖14)，以使向溝道區(qū)域105的投影形狀重合。通過利用柵電極112與背柵電極103夾持溝道區(qū)域105的表背，從而可以減小亞閾值系數(shù)，提高電場移動度。還有，優(yōu)選背柵電極103形成向溝道區(qū)域105的投影形狀與LDD區(qū)域108、109的全部或一部分重合的形狀(或大小)。由此，可以兼顧晶體管待機(jī)時的漏電流的減少和晶體管動作時的電場運動度的提高。
(實施方式4)以下例示裝載了本發(fā)明的半導(dǎo)體集成電路的電子機(jī)器的示例。圖16是裝載了通信功能的便攜式個人數(shù)字助理(PDA)的框圖。如該圖所示，PDA80構(gòu)成為具備液晶顯示電路81、操作鍵82、CPU83、ROM84、RAM85、無線通信部86和天線87。CPU83、無線通信部86等由安裝了本發(fā)明的半導(dǎo)體集成電路的IC芯片構(gòu)成，實現(xiàn)整個裝置的低電力消耗化。特別是，由于PDA等便攜信息終端需要確保蓄電池的持續(xù)時間，故特別適用。
圖17是數(shù)字通信方式的移動電話的框圖。移動電話90構(gòu)成為具備天線91、天線共用器92、接收部93、頻率合成器(synthesizer)94、傳送部95、TDMA多重分離電路96、揚聲器97和麥克風(fēng)98。接收部93、傳送部95、TDMA多重分離電路96等由安裝了本發(fā)明的半導(dǎo)體集成電路的IC芯片構(gòu)成，實現(xiàn)整個裝置的低電力消耗化。
更詳細(xì)講，接收部93構(gòu)成為包含高頻放大器、接收混頻器(mixer)、IF放大器、延遲檢波電路等，這些由安裝了本發(fā)明的半導(dǎo)體集成電路的1個或多于等于2個的IC芯片構(gòu)成。同樣，傳送部95構(gòu)成為包含IQ信號產(chǎn)生電路、正交調(diào)制器、發(fā)送混頻器、發(fā)送功率放大器等，對于這些部件，也由安裝了本發(fā)明的半導(dǎo)體集成電路的1個或多于等于2個的IC芯片構(gòu)成。
由于便攜式電子機(jī)器特別要求低電力消耗化，故通過由安裝了本發(fā)明的半導(dǎo)體集成電路的IC芯片構(gòu)成電子機(jī)器，從而可以盡可能地延長裝載在電子機(jī)器內(nèi)的蓄電池的持續(xù)時間。作為由安裝了本發(fā)明的半導(dǎo)體集成電路的IC芯片構(gòu)成的電子機(jī)器，除了PDA或移動電話以外，例如還包括蓄電池驅(qū)動的便攜機(jī)器、錄音再生機(jī)器、錄像再生機(jī)器、薄型計算機(jī)(sheetcomputer)、電子紙、可穿戴計算機(jī)(wearable computer)、IC卡、智能卡(smart card)、攝像機(jī)、個人計算機(jī)、頭載顯示器(head mount display)、投影儀、可穿戴型健康管理機(jī)器、可穿戴型玩具、偏在型無線傳感器、RFID、粘貼型溫度計、帶顯示功能的傳真裝置、便攜式TV、電子記事本、電光布告牌、廣告宣傳用顯示器、帶顯示功能的無線標(biāo)簽、SOP(System OnPanel)、SOG(System On Glass)、SOB(System On Board)等。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于，具備多個電路塊，具有從動作狀態(tài)向待機(jī)狀態(tài)或從待機(jī)狀態(tài)向動作狀態(tài)的狀態(tài)遷移；和控制電路，根據(jù)預(yù)先規(guī)定所述多個電路塊各自的狀態(tài)遷移之有限狀態(tài)機(jī)，按事件驅(qū)動方式控制形成所述電路塊的邏輯元件的晶體管的背柵電位。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，所述控制電路在所述電路塊為待機(jī)狀態(tài)時控制所述背柵電位，以使所述晶體管的閾值電壓增加。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，所述控制電路在所述電路塊為動作狀態(tài)時控制所述背柵電位，以使所述晶體管的閾值電壓減少。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，還具備共用電源線，用于分別向所述多個電路塊進(jìn)行電源供給；共用接地線，用于將所述多個電路塊分別接地；和開關(guān)元件，進(jìn)行所述共用電源線或所述共用接地線的至少一方與所述電路塊之間的通電/斷電；所述控制電路根據(jù)所述有限狀態(tài)機(jī)，按事件驅(qū)動方式控制所述開關(guān)元件的通電/斷電。
5.一種半導(dǎo)體集成電路，其特征在于，具備多個電路塊，具有從動作狀態(tài)向待機(jī)狀態(tài)或從待機(jī)狀態(tài)向動作狀態(tài)的狀態(tài)遷移；信道，用于通過CSP方式的所述電路塊相互間的通信而自律地進(jìn)行動作請求，或者他律地接受動作請求；和端口，通過所述信道將所述電路塊之間連接；所述信道及端口根據(jù)所述電路塊的動作狀態(tài)，控制構(gòu)成所述電路塊的邏輯元件的晶體管的背柵電位。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路，其特征在于，所述信道及端口在所述電路塊為待機(jī)狀態(tài)時控制所述背柵電位，以使所述晶體管的閾值電壓增加。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路，其特征在于，所述信道及端口在所述電路塊為動作狀態(tài)時控制所述背柵電位，以使所述晶體管的閾值電壓減少。
8.根據(jù)權(quán)利要求5所述的半導(dǎo)體集成電路，其特征在于，還具備共用電源線，用于分別向所述多個電路塊進(jìn)行電源供給；共用接地線，用于將所述多個電路塊分別接地；和開關(guān)元件，進(jìn)行所述共用電源線或所述共用接地線的至少一方與所述電路塊之間的通電/斷電；所述信道及端口根據(jù)所述電路塊的狀態(tài)遷移來控制所述開關(guān)元件的通電/斷電。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，所述晶體管是雙柵極TFT。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路，其特征在于，所述雙柵極TFT在溝道端部與漏區(qū)域或源區(qū)域的接觸面上具備LDD區(qū)域。
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路，其特征在于，所述雙柵極TFT的柵電極與背柵電極夾持溝道區(qū)域，成相向配置，且兩者向所述溝道區(qū)域的投影形狀按重合方式形成為大致相同的形狀。
12.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路，其特征在于，所述背柵電極形成為向溝道區(qū)域的投影形狀與所述LDD區(qū)域的全部或一部分重合。
13.一種電子機(jī)器，其特征在于，具備了權(quán)利要求1～12中任一項所述的半導(dǎo)體集成電路。
14.一種背柵電位控制方法，其特征在于，根據(jù)預(yù)先規(guī)定具有從動作狀態(tài)向待機(jī)狀態(tài)或從待機(jī)狀態(tài)向動作狀態(tài)的狀態(tài)遷移的多個電路塊的每個狀態(tài)遷移之有限狀態(tài)機(jī)，按事件驅(qū)動方式對形成所述電路塊的邏輯元件的晶體管的背柵電位進(jìn)行控制。
15.根據(jù)權(quán)利要求14所述的背柵電位控制方法，其特征在于，在所述電路塊為待機(jī)狀態(tài)時控制所述背柵電位，以使所述晶體管的閾值電壓增加。
16.根據(jù)權(quán)利要求14所述的背柵電位控制方法，其特征在于，在所述電路塊為動作狀態(tài)時控制所述背柵電位，以使所述晶體管的閾值電壓減少。
17.一種背柵電位控制方法，是半導(dǎo)體集成電路的背柵電位控制方法，該半導(dǎo)體集成電路具備多個電路塊，具有從動作狀態(tài)向待機(jī)狀態(tài)或從待機(jī)狀態(tài)向動作狀態(tài)的狀態(tài)遷移；信道，用于通過CSP方式的電路塊相互間的通信而自律地進(jìn)行動作請求，或者他律地接受動作請求；和端口，通過信道將電路塊之間連接，其特征在于，所述信道及端口根據(jù)所述電路塊的動作狀態(tài)，控制構(gòu)成所述電路塊的邏輯元件的晶體管的背柵電位。
18.根據(jù)權(quán)利要求17所述的背柵電位控制方法，其特征在于，在所述電路塊為待機(jī)狀態(tài)時控制所述背柵電位，以使所述晶體管的閾值電壓增加。
19.根據(jù)權(quán)利要求17所述的背柵電位控制方法，其特征在于，在所述電路塊為動作狀態(tài)時控制所述背柵電位，以使所述晶體管的閾值電壓減少。
全文摘要
本發(fā)明提供一種半導(dǎo)體集成電路，具備多個電路塊，具有從動作狀態(tài)向待機(jī)狀態(tài)或從待機(jī)狀態(tài)向動作狀態(tài)的狀態(tài)遷移；和主單元，根據(jù)預(yù)先規(guī)定多個電路塊各自的狀態(tài)遷移之有限狀態(tài)機(jī)，按事件驅(qū)動方式控制形成電路塊的邏輯元件的晶體管的背柵電位。由此，可以實現(xiàn)半導(dǎo)體集成電路的進(jìn)一步電力低消耗化，同時加快從電路的待機(jī)狀態(tài)向動作狀態(tài)的移動。
文檔編號H01L21/8238GK1538521SQ200410034860
公開日2004年10月20日 申請日期2004年4月16日 優(yōu)先權(quán)日2003年4月16日
發(fā)明者唐木信雄 申請人:精工愛普生株式會社