專利名稱：具有高介電常數(shù)柵極介電層的半導(dǎo)體組件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于半導(dǎo)體組件制造方法，且特別是有關(guān)于一種具有高介電常數(shù)柵極介電層的半導(dǎo)體組件及其制造方法，可避免制作過程中高介電常數(shù)材料(high k dielectric)殘留，以提供良好的組件結(jié)構(gòu)與電性品質(zhì)。
背景技術(shù)：
金屬氧化半導(dǎo)體晶體管(Metal-Oxide-Semiconductor Transistor，于下文中簡稱為MOS晶體管)是在集成電路技術(shù)技術(shù)中相當(dāng)重要的一種基本半導(dǎo)體組件，其由三種主要的組成結(jié)構(gòu)，即金屬層(又稱柵極導(dǎo)體層；gate conductor)、氧化層(又稱柵極介電層；gate dielectric)與半導(dǎo)體(semiconductor)等以組成位在一半導(dǎo)體基底上的柵極晶體管。此外，還包括了兩個(gè)位在柵極晶體管兩旁，且電性與半導(dǎo)體基底相反的半導(dǎo)體區(qū)，稱為源極(source)與漏極(drain)。目前制作MOS晶體管時(shí)，上述金屬層多由經(jīng)摻雜的復(fù)晶硅(Polysilicon)與金屬共同組成，亦可自金屬、金屬氧化物、金屬氮化物或金屬硅化物等材料中選用，而氧化層多采用由熱氧化法所形成的二氧化硅材質(zhì)以作為此柵極介電材料。此外，在柵極的側(cè)壁多以氮化硅(Si3N4)作為絕緣側(cè)壁(spacer)。
雖然上述的晶體管結(jié)構(gòu)長久以來已被廣泛的使用，然而隨著半導(dǎo)體技術(shù)對(duì)積集度要求的提高，組件尺寸不斷的縮小，若仍使用二氧化硅為柵極介電層便會(huì)有諸多不良影響，使組件的限縮受到限制。舉例而言，當(dāng)組件尺寸縮小時(shí)，柵極介電層的厚度也必須變小，但是當(dāng)柵極介電層變薄時(shí)，對(duì)于某一固定的操作電壓，其電場強(qiáng)度就增加了。如此一來，電子就可經(jīng)由隧穿(tunneling)的方法產(chǎn)生漏電流或是崩潰。
因此，為了使MOS晶體管的技術(shù)可以配合組件尺寸縮小化的發(fā)展與符合組件積集度的需求，當(dāng)柵極介電層的厚度更縮減時(shí)(例如為1.5nm)，直接穿遂漏電流隨著厚度減小而大幅增加因而控制漏電流Ioff，便可采用與二氧化硅材料具有相同有效氧化層厚度(effective oxide thickness，EOT)的高介電常數(shù)材料的介電薄膜(例如五氧化二鉭(Ta2O5)、BST((Ba，Sr)TiO3)或PZT(Pb(Zrl-xTix)O3等高介電鐵電材料族群)以有效減低漏電流Ioff并改善崩潰現(xiàn)象。
然而采用高介電常數(shù)材料作為介電層，也有部分問題需要克服，例如高介電常數(shù)材料于半導(dǎo)體組件圖案化過程(如微影蝕刻程序)后的殘留問題，將會(huì)影響到后續(xù)制程與組件的電性表現(xiàn)(如局部的雜散電容的出現(xiàn)、組件漏電流甚至組件間短路等不期望的情形)。
請(qǐng)參見圖1a-圖1c，說明目前一般利用高介電常數(shù)材料作為柵極介電層的半導(dǎo)體組件制作方法。首先參見圖1a，在一半導(dǎo)體基底10上依序形成一高介電常數(shù)的介電層12，與一復(fù)晶硅層14。接著參見圖1b，加光阻并定義出一光阻的柵極圖形16后，去除此柵極圖形16外的復(fù)晶硅與高介電常數(shù)的介電層以形成一柵極。再參見圖1c，再利用適當(dāng)溶劑去除此光阻的柵極圖案16，以留下一位于半導(dǎo)體基底10上的柵極組件結(jié)構(gòu)。
然而于蝕刻去除高介電常數(shù)介電層12時(shí)需特別注意，倘若有高介電常數(shù)材料殘留于如柵極兩側(cè)的半導(dǎo)體基底10上表面區(qū)域18內(nèi)，對(duì)于后續(xù)的半導(dǎo)體制程，易于表面區(qū)域18上形成如局部的雜散電容、組件漏電流甚至組件間的短路等情形。因此，要在半導(dǎo)體組件中采用高介電常數(shù)的介電材料，必須面對(duì)組件制程中于蝕刻高介電常數(shù)材料后的高介電常數(shù)材料殘留問題。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的就是提供可有效改善高介電常數(shù)材料殘留問題的一種半導(dǎo)體組件制造方法，并提供了一種使用高介電常數(shù)柵極介電層的半導(dǎo)體組件結(jié)構(gòu)。
為達(dá)上述目的，本發(fā)明所提供的使用高介電常數(shù)柵極介電層的半導(dǎo)體組件及其制造方法，藉由蝕刻去除高介電常數(shù)介電層時(shí)并更進(jìn)一步蝕刻半導(dǎo)體基底以形成凹處(recess)于半導(dǎo)體基底上，以完全去除半導(dǎo)體基底表面上的高介電常數(shù)材料，并形成一座落于一半導(dǎo)體臺(tái)地上的具有高介電常數(shù)柵極介電層的柵極組件。
簡言之，本發(fā)明的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件，其結(jié)構(gòu)包括一半導(dǎo)體臺(tái)地，位于一平整的半導(dǎo)體基底上；一高介電常數(shù)柵極介電層，位于上述半導(dǎo)體臺(tái)地上；以及一柵極導(dǎo)電層，位于上述高介電常數(shù)柵極介電層上。而上述半導(dǎo)體臺(tái)地與半導(dǎo)體基底交接處可為一圓滑化的邊角或一正交化的邊角。
除此之外，上述組件結(jié)構(gòu)更包括位于組件兩側(cè)的半導(dǎo)體基底內(nèi)的源極/漏極區(qū)，以及連接于此源極/漏極區(qū)的淡摻雜源極/漏極區(qū)，以構(gòu)成一具有高介電常數(shù)柵極介電層的MOS組件。而位置于此MOS組件兩側(cè)的源極/漏極區(qū)亦可以一隆起型源極/漏極區(qū)(raised source/drain)結(jié)構(gòu)表示。
且為達(dá)上述目的，本發(fā)明所提供的使用高介電常數(shù)柵極介電層的半導(dǎo)體組件其制造方法包括下列步驟形成一高介電常數(shù)介電層于一半導(dǎo)體基底上；沉積一導(dǎo)電層于上述高介電常數(shù)介電層上；以及定義上述導(dǎo)電層及上述高介電常數(shù)介電層，并蝕刻上述半導(dǎo)體基底以形成凹處(recess)，以形成一突出的半導(dǎo)體平臺(tái)于半導(dǎo)體基底上以及位于半導(dǎo)體平臺(tái)上的一高介電常數(shù)柵極介電層及一柵極導(dǎo)電層。
除此之外，上述制造方法可更包括下列步驟形成一淡摻雜源極/漏極區(qū)于上述半導(dǎo)體組件下方的半導(dǎo)體基底中；形成一絕緣側(cè)壁于上述半導(dǎo)體組件的兩側(cè)；以及形成一源極/漏極區(qū)于此半導(dǎo)體組件的兩側(cè)，以構(gòu)成一具有高介電常數(shù)柵極介電層的MOS組件。
由于本發(fā)明的制造方法可解決高介電常數(shù)材料殘留問題，因此在后續(xù)的半導(dǎo)體組件結(jié)構(gòu)形成后，可防止因高介電常數(shù)材料殘留所造成的如雜散電容的出現(xiàn)、半導(dǎo)體組件漏電流甚至組件間的短路情形等不期望的情形發(fā)生，如此可提高組件電性表現(xiàn)，以改善組件的可靠度。


圖1a～圖1c為一系列剖面圖，用以說明現(xiàn)有方法制作具有高介電常數(shù)柵極介電層的半導(dǎo)體組件及其制造方法。
圖2a～圖2f為一系列剖面圖，用以說明第一實(shí)施例中制作具有高介電常數(shù)柵極介電層的半導(dǎo)體組件及其制造方法。
圖3a～圖3f為一系列剖面圖，用以說明第二實(shí)施例中制作具有高介電常數(shù)柵極介電層的半導(dǎo)體組件及其制造方法。
圖4a～圖4b為本發(fā)明的半導(dǎo)體組件利用軟件仿真的電性評(píng)估結(jié)果。
符號(hào)說明10、100～半導(dǎo)體基底； 12、102、202～介電層；14～復(fù)晶硅層； 104、204～導(dǎo)電層；16、106、206～柵極圖案；18～表面區(qū)域；100a、100b～半導(dǎo)體臺(tái)地；108、208～淡摻雜離子植入；110、210～淡摻雜源極/漏極區(qū)；112、212～間隔物； 114、214～離子植入；116、216～源極/漏極區(qū)；118、218～自對(duì)準(zhǔn)金屬硅化物；120～經(jīng)摻雜的硅層；
120’、220’～隆起型源極/漏極區(qū)。
具體實(shí)施例方式
第一實(shí)施例本實(shí)施例將配合圖2a至圖2f作一詳細(xì)敘述如下，首先如圖2a所示，其顯示本發(fā)明的起始步驟，于圖2a中，半導(dǎo)體基底100為一半導(dǎo)體材質(zhì)，如方向?yàn)?00的P型硅基底或具P井的硅基底(silicon)，鍺(germanium)，或砷化鎵(gallium-arsenide)材料，而形成方式則有磊晶(expitaxial)或絕緣層上有硅(silicon on insulator；SOI)的半導(dǎo)體基底等，為方便說明，本實(shí)施例采用具P井的硅半導(dǎo)體基底100為例。在半導(dǎo)體基底100上以傳統(tǒng)的隔離方法，如區(qū)域氧化法(LOCOS)或淺溝槽隔離法(STI)定義主動(dòng)區(qū)(active area)后，在半導(dǎo)體基底100上依序形成具高介電常數(shù)的介電層102，以及導(dǎo)電層104，上述介電層的厚度介于10～100埃，而導(dǎo)電層的厚度則介于500～2000埃。在本發(fā)明中，介電層102是用來取代現(xiàn)有以熱氧化法形成的柵氧化層，其介電常數(shù)最好大于3.9，適當(dāng)?shù)牟牧侠缬醒趸?ZrO2)、氧化鉿(HfO2)、五氧化二鉭(Ta2O5)、氧化鈦(TiO2)、以及氧化鋁(Al2O3)等。導(dǎo)電層104是用來作為柵極導(dǎo)電層(gateelectrode)之用，在本發(fā)明中，導(dǎo)電層104較佳為由復(fù)晶硅、復(fù)晶硅鍺(poly-SiGe)、金屬、金屬氧化物、金屬氮化物或金屬硅化物其中之一選用。接著以傳統(tǒng)的微影與蝕刻方式，在圖2a內(nèi)的堆棧結(jié)構(gòu)上形成一光阻的柵極圖案106。
請(qǐng)參閱圖2b，去除柵極圖案106外的導(dǎo)電層104后，將著以干蝕刻法如電漿蝕刻或反應(yīng)性離子蝕刻法(RIE)的蝕刻程序，選用含CF4或CH2F2的蝕刻氣體，沿著柵極圖案106蝕刻介電層102，并蝕刻半導(dǎo)體基底100以于其上形成凹處(recess)，以定義出一堆棧柵極。此堆棧柵極包括了一突出的半導(dǎo)體基底部分，在此以一半導(dǎo)體臺(tái)地100a表示以及依序座落于此半導(dǎo)體臺(tái)地100a上的一介電層102及一導(dǎo)電層104以作為一高介電常數(shù)柵極介電層與一導(dǎo)電柵極層之用。而于去除柵極圖案106以外的介電層104的干蝕刻過程中，同時(shí)于半導(dǎo)體基底100形成凹處，可避免介電層102材料(為高介電常數(shù)材料；high k dieletric)殘留于半導(dǎo)體基底100上，以解決因高介電常數(shù)材料殘留所造成的雜散電容、漏電流或甚至線間短路(line to line short)等影響產(chǎn)品電性表現(xiàn)等問題。值得注意的，由于上述蝕刻程序?yàn)橐桓晌g刻程序，故于其蝕刻半導(dǎo)體基底100過程中所產(chǎn)生半導(dǎo)體平臺(tái)100a與此半導(dǎo)體基底100間交接處具有一正交化的邊角，而此半導(dǎo)體平臺(tái)100a距此半導(dǎo)體基底100一介于1～30埃的預(yù)定高度，且此預(yù)定高度較佳地為5～30埃。接著以柵極圖案106與柵極為罩幕，以磷為離子源，進(jìn)行一介于1～75度的斜角度的淡摻雜離子植入108，而此淡摻雜離子植入108具有一較佳地植入角度介于10～35度。
請(qǐng)參閱圖2c，接著以適當(dāng)溶劑去除柵極圖案106后，經(jīng)過一快速熱回火程序(未顯示)以形成淡摻雜源極/漏極區(qū)110于半導(dǎo)體基底100內(nèi)并延伸至此堆棧柵極下方的半導(dǎo)體臺(tái)地100a內(nèi)，作為防止短通道效應(yīng)(short channel effects；SCE)之用。接著依照沉積-回蝕刻的方式，在此堆棧柵極兩側(cè)壁上形成一間隔物112，以作為導(dǎo)電層104的絕緣側(cè)壁，一般為二氧化硅層，其能以四乙氧基硅甲烷(TEOStetra-ethyl-ortho-silicate)為主反應(yīng)物，并藉低壓化學(xué)氣相沉積(LPCVD)制程產(chǎn)生，此外，間隔物112亦可為氮化硅(Si3N4)層或氮氧化硅層(Oxynitride；SiOxNy)。至此，柵極結(jié)構(gòu)的制作已經(jīng)告一段落，但為完成整個(gè)MOS組件的制作，后續(xù)步驟尚包括形成源極/漏極區(qū)。
請(qǐng)參照?qǐng)D2d，隨后，以磷或砷為離子源，對(duì)半導(dǎo)體基底100進(jìn)行高濃度且深度較深的離子植入114，即濃摻雜，以形成源極/漏極區(qū)116于其內(nèi)，以構(gòu)成一具有高介電常數(shù)柵極介電層的MOS組件。
如圖2e所示，當(dāng)選用復(fù)晶硅為導(dǎo)電層104的材質(zhì)時(shí)，可更在導(dǎo)電層104與源極/漏極區(qū)116的表面上形成自對(duì)準(zhǔn)金屬硅化物(salicide)118。通常是先利用濺鍍沉積的方式形成鈦膜，并以一道650～750℃的快速熱回火制程(未顯示)，使鈦金屬與源極/漏極區(qū)上的硅與柵極上的復(fù)晶硅反應(yīng)，以形成電阻值約60～80μΩcm的C49相硅化鈦(TiSi2)。而未參與反應(yīng)或反應(yīng)后所剩余的金屬鈦，則以濕蝕刻的方式加以清除。之后，再以一道較高溫度的快速熱回火，在700～900℃下將C49相硅化鈦轉(zhuǎn)換成電阻值較低(16～20μΩcm)的C54相硅化鈦。此外，除了硅化鈦之外，亦可形成其它金屬硅化物，例如硅化鈷(CoSi2)、硅化鎳(NiSi)。
除此之外，利用本發(fā)明的方法于半導(dǎo)體基底100上形成如圖2c內(nèi)的組件結(jié)構(gòu)，包括了一突出的半導(dǎo)體臺(tái)地100a以及座落于其上的介電層102及導(dǎo)電層104，以及兩側(cè)的間隔物112的淡摻雜源極/漏極區(qū)110，可確定于半導(dǎo)體基底100上無高介電常數(shù)材料殘留，故可接續(xù)圖2c的制造程序，利用一磊晶成長程序，于700～950℃溫度下，選擇性于導(dǎo)電層104以與柵極兩側(cè)的半導(dǎo)體基底100上磊晶成長一硅層120，并更經(jīng)由一離子植入程序(未顯示)，以磷或砷為離子源，植入于磊晶成長的硅層進(jìn)行離子植入，并配合一快速熱退火制程，以于柵極兩側(cè)形成隆起型源極/漏極區(qū)120’(raised source/drain)，以及位于柵極上的經(jīng)摻雜(doped)的硅層120，其結(jié)構(gòu)如圖2f所示。而上述隆起型源極/漏極區(qū)120’尚包含有位于半導(dǎo)體基底100內(nèi)的部分。而其隆起于半導(dǎo)體基底100的高度距半導(dǎo)體表面100約50～800埃，以避免半導(dǎo)體基底100上的隆起型源極/漏極區(qū)120’與導(dǎo)電層104上的經(jīng)摻雜的硅層120間產(chǎn)生橋接(bridge)現(xiàn)象而產(chǎn)生短路情形。
第二實(shí)施例本實(shí)施例將配合圖3a至圖3f作一詳細(xì)敘述如下，首先如圖3a所示，其顯示本發(fā)明的起始步驟，于圖3a中，半導(dǎo)體基底100為一半導(dǎo)體材質(zhì)，如方向?yàn)?00的P型硅基底或具P井的硅基底(silicon)，鍺(germanium)，或砷化鎵(gallium-arsenide)材料，而形成方式則有磊晶(expitaxial)或絕緣層上有硅(silicon on insulator；SOI)的半導(dǎo)體基底等，為方便說明，本實(shí)施例采用具P井的硅半導(dǎo)體基底100為例。在半導(dǎo)體基底100上以傳統(tǒng)的隔離方法，如區(qū)域氧化法(LOCOS)或淺溝槽隔離法(STI)定義主動(dòng)區(qū)(active area)后，在半導(dǎo)體基底100上依序形成高介電常數(shù)的介電層202，以及導(dǎo)電層204，上述介電層的厚度介于10～100埃，而導(dǎo)電層的厚度則介于500～2000埃。在本發(fā)明中，介電層202是用來取代現(xiàn)有以熱氧化法形成的柵氧化層，其介電常數(shù)最好大于3.9，適當(dāng)?shù)牟牧侠缬醒趸?ZrO2)、氧化鉿(HfO2)、五氧化二鉭(Ta2O5)、氧化鈦(TiO2)、以及氧化鋁(Al2O3)等。導(dǎo)電層204是用來作為柵極導(dǎo)電層之用，在本發(fā)明中，導(dǎo)電層204較佳為由復(fù)晶硅、復(fù)晶硅鍺(poly-SiGe)、金屬、金屬氧化物、金屬氮化物或金屬硅化物其中之一選用。接著以傳統(tǒng)的微影與蝕刻方式，在圖3a內(nèi)的堆棧結(jié)構(gòu)上形成一光阻的柵極圖案206。
請(qǐng)參閱圖3b，于去除柵極圖案206外的導(dǎo)電層204后，利用適當(dāng)溶劑去除柵極圖案206的光阻材料。接著先以干蝕刻法如電漿蝕刻或反應(yīng)性離子蝕刻法(RIE)的蝕刻程序，選用含CF4或CH2F2的蝕刻氣體，蝕刻介電層202后，直到介電層204剩余一10～30埃的厚度，再利用一濕蝕刻法，由硫酸(H2SO4)、硫酸與雙氧水(H2O2)的混合物及氫氟酸(HF)中選用適當(dāng)?shù)臐裎g刻化學(xué)品以蝕刻剩余的介電層202，并蝕刻半導(dǎo)體基底200以于其上形成凹處(recess)，以定義出一堆棧柵極組件，其中包括了一突出的半導(dǎo)體基底部分，在此以一半導(dǎo)體臺(tái)地100b表示以及依序座落于半導(dǎo)體臺(tái)地100b上的介電層202及導(dǎo)電層204以作為一高介電常數(shù)柵極介電層與一導(dǎo)電柵極層之用。而于此兩步驟的介電層蝕刻程序中于半導(dǎo)體基底200上形成凹處，可徹底去除因殘留于半導(dǎo)體基底100上的介電層202材料(為高介電常數(shù)材料；high k dieletric)，以解決因上述殘留問題所造成的雜散電容、漏電流或甚至線間短路(line to line short)等影響產(chǎn)品電性表現(xiàn)等問題。值得注意的，由于上述介電層蝕刻程序?yàn)橐粌刹襟E的蝕刻程序，故于其蝕刻半導(dǎo)體基底200過程中所產(chǎn)生半導(dǎo)體平臺(tái)100b與此半導(dǎo)體基底100間交接處具有一圓滑化的邊角，而此半導(dǎo)體平臺(tái)100b距此半導(dǎo)體基底100一介于1～200埃的預(yù)定高度，此預(yù)定高度較佳地為5～50埃。接著以磷為離子源，進(jìn)行0度角的淡摻雜離子植入208。
請(qǐng)參閱圖3c，經(jīng)過一快速熱回火程序(未顯示)以形成淡摻雜源極/漏極區(qū)210于半導(dǎo)體基底100內(nèi)并延伸至此堆棧柵極下方的半導(dǎo)體臺(tái)地100b內(nèi)，作為防止短通道效應(yīng)(short channel effects；SCE)之用。接著依照沉積-回蝕刻的方式，在堆棧柵極的兩側(cè)壁形成一間隔物212，以作為導(dǎo)電層204的絕緣側(cè)壁，一般為氧化硅層，其能以四乙氧基硅甲烷(TEOStetra-ethyl-ortho-silicate)為主反應(yīng)物，并藉低壓化學(xué)氣相沉積(LPCVD)制程產(chǎn)生，此外，間隔物212亦可為氮化硅(Si3N4)層或氮氧化硅層(Oxynitride；SiOxNy)。至此，柵極結(jié)構(gòu)的制作已經(jīng)告一段落，但為完成整個(gè)MOS組件的制作，后續(xù)步驟尚包括形成源極/漏極區(qū)。
請(qǐng)參照?qǐng)D3d，隨后，以磷或砷為離子源，對(duì)半導(dǎo)體基底100進(jìn)行高濃度且深度較深的離子植入214，即濃摻雜，以形成源極/漏極區(qū)216。
如圖3e所示，當(dāng)選用復(fù)晶硅為導(dǎo)電層204的材質(zhì)時(shí)，可更在導(dǎo)電層204與源極/漏極區(qū)216的表面上形成自對(duì)準(zhǔn)金屬硅化物(salicide)218。通常是先利用濺鍍沉積的方式形成鈦膜，并以一道650～750℃的快速熱回火制程，使鈦金屬與源極/漏極區(qū)上的硅與柵極上的復(fù)晶硅反應(yīng)，以形成電阻值約60～80μΩcm的C49相硅化鈦(TiSi2)。而未參與反應(yīng)或反應(yīng)后所剩余的金屬鈦，則以濕蝕刻的方式加以清除。之后，再以一道較高溫度的快速熱回火，在700～900℃下將C49相硅化鈦轉(zhuǎn)換成電阻值較低(16～20μΩcm)的C54相硅化鈦。此外，除了硅化鈦之外，亦可形成其它金屬硅化物，例如硅化鈷(CoSi2)、硅化鎳(NiSi)。
除此之外，利用本發(fā)明的方法于半導(dǎo)體基底100上形成如圖3c內(nèi)的組件結(jié)構(gòu)，包括了一突出的半導(dǎo)體臺(tái)地100b以及座落于其上的介電層202及導(dǎo)電層204，以及兩側(cè)的間隔物212及淡摻雜源極/漏極區(qū)210，可確定于半導(dǎo)體基底100上無高介電常數(shù)材料殘留，故可接續(xù)圖3c的制造程序，利用一磊晶成長程序，于700～950℃溫度下，選擇性于導(dǎo)電層204以與柵極兩側(cè)的半導(dǎo)體基底200上磊晶成長一硅層220，并經(jīng)由一離子植入程序(未顯示)，以磷或砷為離子源，植入于磊晶成長的硅層進(jìn)行離子植入，并配合一快速熱退火制程，以于柵極兩側(cè)形成隆起型源極/漏極區(qū)220’(raised source/drain)，以及位于柵極上的經(jīng)摻雜(doped)的硅層220。而上述隆起型源極/漏極區(qū)220’尚包含有位于半導(dǎo)體基底100內(nèi)的部分。而其隆起于半導(dǎo)體基底100的高度距半導(dǎo)體基底100表面約為50～800埃，以避免半導(dǎo)體基底100上的隆起型源極/漏極區(qū)220’與導(dǎo)電層204上的經(jīng)摻雜的硅層220間產(chǎn)生橋接(bridge)現(xiàn)象而產(chǎn)生短路情形。
電性評(píng)估一圖4a為利用計(jì)算機(jī)軟件TSuprem4 & Medici評(píng)估如本發(fā)明第一實(shí)施例中圖2d內(nèi)具有高介電常數(shù)柵極介電層結(jié)構(gòu)的MOS組件的Idsat-Ioff電性仿真結(jié)果。假設(shè)此MOS組件線寬縮減至30nm，且此時(shí)的此MOS組件是位于一等尺寸的半導(dǎo)體平臺(tái)100a上。此半導(dǎo)體平臺(tái)100a與半導(dǎo)體基底交接處具有正交化的邊角，且半導(dǎo)體平臺(tái)100a距半導(dǎo)體基底100一預(yù)定高度時(shí)(即為于半導(dǎo)體基底100上凹處(recess)的深度)，觀察此MOS組件的Idsat-Ioff的電性表現(xiàn)。如圖4a所示，假設(shè)Ioff約為100nA/μm時(shí)，觀察當(dāng)上述預(yù)定高度(即凹處(recess)的深度)分別為25埃(A)、50埃(A)與100埃(A)時(shí)的Idsat電流流量，可得知當(dāng)預(yù)定高度較低時(shí)(低于50埃左右)其Idsat電流流量表現(xiàn)越好。當(dāng)此預(yù)定高度為100埃時(shí)，由于嚴(yán)重的短通道效應(yīng)(SCE)其Idsat電流流量已較預(yù)定高度為25埃時(shí)Idsat電流流量減少約53％，較無法提供于此線寬下的MOS組件所需的理想電流流量。
電性評(píng)估二圖4b為利用計(jì)算機(jī)軟件TSuprem4 & Medici評(píng)估如本發(fā)明第二實(shí)施例中圖3d內(nèi)具有高介電常數(shù)柵極介電層結(jié)構(gòu)的MOS組件的Idsat-Ioff電性仿真結(jié)果。假設(shè)此MOS組件線寬縮減至30nm，且此時(shí)的此MOS組件是位于一等尺寸的半導(dǎo)體平臺(tái)100b上。此半導(dǎo)體平臺(tái)100b與半導(dǎo)體基底100交接處具有圓滑化的邊角，且半導(dǎo)體平臺(tái)100b距半導(dǎo)體基底100一預(yù)定高度(即為于半導(dǎo)體基底100上凹處(recess)的深度)時(shí)，觀察此MOS組件Idsat-Ioff的電性表現(xiàn)。如圖4b所示，假設(shè)Ioff約為100nA/μm時(shí)，觀察當(dāng)上述預(yù)定高度(即凹處(recess)的深度)分別為25埃(A)、50埃(A)與100埃(A)時(shí)，可得知預(yù)定高度較低其Idsat電流流量表現(xiàn)越好，當(dāng)此預(yù)定高度為100埃時(shí)，其Idsat電流流量表現(xiàn)僅較預(yù)定高度為25埃減少約6％，受短通道效應(yīng)(SCE)影響較小。當(dāng)此半導(dǎo)體平臺(tái)100b與半導(dǎo)體基底100交接處具有圓滑化的邊角時(shí)，半導(dǎo)體平臺(tái)100b距半導(dǎo)體基底100一預(yù)定高度可為更高而不至于影響于此線寬下MOS組件的Idsat電流流量表現(xiàn)。
在此，藉由本發(fā)明的半導(dǎo)體組件制造方法，于蝕刻去除高介電常數(shù)介電層時(shí)并更進(jìn)一步蝕刻半導(dǎo)體基底以形成凹處(recess)于半導(dǎo)體基底上，可完全去除半導(dǎo)體基底表面上的高介電常數(shù)材料，并形成一座落于一半導(dǎo)體臺(tái)地上的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件。本發(fā)明可解決高介電常數(shù)材料于半導(dǎo)體組件圖案化過程(如微影蝕刻程序)后的殘留問題，具有改善現(xiàn)有技術(shù)中因高介電常數(shù)材料殘留對(duì)于后續(xù)制程與組件如局部的雜散電容的出現(xiàn)、組件漏電流甚至組件間短路等不期望的電性表現(xiàn)的功效。
且經(jīng)由比較上述兩電性評(píng)估結(jié)果，藉以評(píng)估利用本發(fā)明的半導(dǎo)體組件制造方法以解決高介電常數(shù)材料殘留問題所形成的具有高介電常數(shù)柵極介電層MOS組件。當(dāng)其所在的半導(dǎo)體平臺(tái)與半導(dǎo)體基底交接處為一圓滑化邊角時(shí)，此MOS組件所座落的半導(dǎo)體平臺(tái)可距半導(dǎo)體基底一較高的預(yù)定高度。于相同組件線寬下，其受短通道效應(yīng)(SCE)影響較小，其組件的Idsat電流流量表現(xiàn)為較大。而當(dāng)其所在的半導(dǎo)體平臺(tái)與半導(dǎo)體基底交接處為一正交化邊角時(shí)，此MOS組件所座落的半導(dǎo)體平臺(tái)僅可距半導(dǎo)體基底一較低的預(yù)定高度(約少于50埃)，以避免嚴(yán)重的短通道效應(yīng)(SCE)產(chǎn)生，進(jìn)而提供此MOS組件一正常的操作。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作更動(dòng)與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求書所界定者為準(zhǔn)。
權(quán)利要求
1.一種具有高介電常數(shù)柵極介電層的半導(dǎo)體組件，包括一半導(dǎo)體臺(tái)地，位于一平整的半導(dǎo)體基底上；一高介電常數(shù)柵極介電層，位于該半導(dǎo)體臺(tái)地上；以及一柵極導(dǎo)電層，位于該高介電常數(shù)柵極介電層上。
2.根據(jù)權(quán)利要求1所述的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件，其中該半導(dǎo)體臺(tái)地與該半導(dǎo)體基底交接處具有一圓滑化的邊角。
3.根據(jù)權(quán)利要求2所述的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件，其中該半導(dǎo)體臺(tái)地距該半導(dǎo)體基底一介于1～200埃的預(yù)定高度。
4.根據(jù)權(quán)利要求1所述的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件，其中該半導(dǎo)體臺(tái)地與該半導(dǎo)體基底交接處具有一正交化的邊角。
5.根據(jù)權(quán)利要求4所述的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件，其中該半導(dǎo)體臺(tái)地距該半導(dǎo)體基底一介于1～30埃的預(yù)定高度。
6.根據(jù)權(quán)利要求1所述的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件，其中更包括位于該半導(dǎo)體組件兩側(cè)的該半導(dǎo)體基底內(nèi)的源極/漏極區(qū)，以構(gòu)成一具有高介電常數(shù)柵極介電層的MOS組件。
7.根據(jù)權(quán)利要求6所述的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件，其中位于該MOS組件兩側(cè)的該源極/漏極區(qū)間的半導(dǎo)體基底及半導(dǎo)體臺(tái)地內(nèi)更包括一連接于該源極/漏極區(qū)的淡摻雜源極/漏極區(qū)。
8.根據(jù)權(quán)利要求1所述的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件，其中更包括位于該半導(dǎo)體組件兩側(cè)的該半導(dǎo)體基底內(nèi)以及位于該MOS組件兩側(cè)的隆起型源極/漏極區(qū)，以構(gòu)成一具有高介電常數(shù)柵極介電層的MOS組件。
9.根據(jù)權(quán)利要求8所述的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件，其中位于該MOS組件兩側(cè)的該源極/漏極區(qū)間的半導(dǎo)體基底及半導(dǎo)體臺(tái)地內(nèi)更包括一連接于該隆起型源極/漏極區(qū)的淡摻雜源極/漏極區(qū)。
10.根據(jù)權(quán)利要求1所述的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件，其中該高介電常數(shù)柵極介電層材質(zhì)為介電常數(shù)大于3.9的介電材料。
11.根據(jù)權(quán)利要求1所述的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件，其中該柵極導(dǎo)電層是由復(fù)晶硅、復(fù)晶硅鍺、金屬、金屬氧化物、金屬氮化物或金屬硅化物中選用。
12.根據(jù)權(quán)利要求1所述的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件，其中該半導(dǎo)體基底為一絕緣層上有硅的半導(dǎo)體基底。
13.一種具有高介電常數(shù)柵極介電層的半導(dǎo)體組件的制造方法，包括下列步驟形成一高介電常數(shù)介電層于一半導(dǎo)體基底上；沉積一導(dǎo)電層于該高介電常數(shù)介電層上；以及定義該導(dǎo)電層及該高介電常數(shù)介電層，并蝕刻該半導(dǎo)體基底以形成凹處，以形成一突出的半導(dǎo)體平臺(tái)于該半導(dǎo)體基底上以及位于該半導(dǎo)體平臺(tái)上的一高介電常數(shù)柵極介電層及一柵極導(dǎo)電層。
14.根據(jù)權(quán)利要求13所述的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件的制造方法，其中定義該高介電常數(shù)介電層并蝕刻該半導(dǎo)體基底以形成凹處是利用干蝕刻法的單一程序以形成該半導(dǎo)體臺(tái)地與該半導(dǎo)體基底交接處的正交化邊角。
15.根據(jù)權(quán)利要求13所述的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件的制造方法，其中定義該高介電常數(shù)介電層并蝕刻該半導(dǎo)體基底以形成凹處是利用干蝕刻法及濕蝕刻法的兩步驟程序以形成該半導(dǎo)體臺(tái)地與該半導(dǎo)體基底交接處的圓滑化邊角。
16.根據(jù)權(quán)利要求13所述的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件的制造方法，更包括下列步驟形成一淡摻雜源極/漏極區(qū)于該半導(dǎo)體組件下方的半導(dǎo)體基底中；形成一絕緣側(cè)壁于該半導(dǎo)體組件的兩側(cè)；以及形成一源極/漏極區(qū)于此半導(dǎo)體組件的兩側(cè)，以構(gòu)成一具有高介電常數(shù)柵極介電層的MOS組件。
17.根據(jù)權(quán)利要求16所述的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件的制造方法，其中形成該淡摻雜源極/漏極區(qū)的方法為一植入角度介于1～75度的斜角度離子植入。
18.根據(jù)權(quán)利要求13所述的具有高介電常數(shù)柵極介電層的半導(dǎo)體組件的制造方法，更包括下列步驟形成一淡摻雜源極/漏極區(qū)于該半導(dǎo)體組件下方的半導(dǎo)體基底中；形成一絕緣側(cè)壁于該半導(dǎo)體組件的兩側(cè)；以及形成一隆起型源極/漏極區(qū)于此半導(dǎo)體組件的兩側(cè)，以構(gòu)成一具有高介電常數(shù)柵極介電層的MOS組件。
全文摘要
本發(fā)明是關(guān)于一種具有高介電常數(shù)柵極介電層的半導(dǎo)體組件及其制造方法，其結(jié)構(gòu)包括一半導(dǎo)體臺(tái)地，位于一平整的半導(dǎo)體基底上；一高介電常數(shù)柵極介電層，位于上述半導(dǎo)體臺(tái)地上；以及一柵極導(dǎo)電層，位于上述高介電常數(shù)柵極介電層上，而上述半導(dǎo)體臺(tái)地與半導(dǎo)體基底交接處可為一圓滑化的邊角或一正交化的邊角。
文檔編號(hào)H01L21/3205GK1638145SQ200410070489
公開日2005年7月13日 申請(qǐng)日期2004年8月3日 優(yōu)先權(quán)日2004年1月5日
發(fā)明者王志豪, 胡正明 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司