專利名稱：在基底上制作集成電路及形成均勻銅內(nèi)聯(lián)機(jī)的方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種具有改善性能的銅內(nèi)聯(lián)機(jī)(interconnect)制造方法，其中是形成一導(dǎo)電層來(lái)作為蝕刻轉(zhuǎn)換步驟的硬掩膜及化學(xué)機(jī)械研磨步驟的停止層。
背景技術(shù)：
半導(dǎo)體組件內(nèi)的集成電路通常是由數(shù)個(gè)具有金屬線路的層所構(gòu)成。在組件中，層間與層內(nèi)的金屬線路是由一或多層絕緣層隔離以避免電性路徑間所產(chǎn)生的干擾降低了組件性能。
一般形成金屬線路是利用鑲嵌制程來(lái)進(jìn)行，金屬會(huì)被沉積在介電層的溝道內(nèi)，例如是路徑上的孔洞內(nèi)或溝槽內(nèi)。通常擴(kuò)散阻障層會(huì)形成在金屬層與介電層之間，以保護(hù)金屬不會(huì)被腐蝕與氧化，并且避免金屬離子游離到介電層中。其中，金屬層是藉由化學(xué)機(jī)械研磨(chemical mechanical polish，CMP)來(lái)進(jìn)行平坦化?，F(xiàn)今金屬間的相互連結(jié)技術(shù)中，包括有以銅來(lái)取代鋁以減少金屬的電阻，并利用改良過(guò)的微影制程來(lái)減少通道與溝槽的寬度以增加速度與效率，同時(shí)更降低絕緣材料的介電常數(shù)以使金屬內(nèi)聯(lián)機(jī)間的電容耦合現(xiàn)象可以最小化。目前通道與溝槽的制作技術(shù)已達(dá)到次微米尺寸的制程，一般皆低于0.30μm，較為先進(jìn)的組件更達(dá)到極小的尺寸如100nm或者是更小。SiO2的介電常數(shù)通常約為4左右，在先前的技術(shù)中經(jīng)常被使用作為介電層，不過(guò)介電常數(shù)小于3的絕緣材質(zhì)也已開始被應(yīng)用在新的組件上。
需要注意的是，雖然新的技術(shù)已可縮小通道的孔洞與溝槽的寬度，但是制作厚度薄且均勻的擴(kuò)散阻障層仍有困難性，不過(guò)現(xiàn)在已可藉由原子層沉積(atomic layer deposition，ALD)的新技術(shù)來(lái)形成。
在小孔洞中，原子層沉積具有較化學(xué)氣相沉積(CVD)為佳的孔隙填補(bǔ)能力，且可藉由依序沉積三種以上的元素成數(shù)個(gè)單層以構(gòu)成一復(fù)合層。
目前銅沉積的發(fā)展如美國(guó)第6,420,258號(hào)所述，包括銅的選擇性成長(zhǎng)是藉由電化學(xué)方法來(lái)形成在溝槽內(nèi)的順應(yīng)性晶種層上。這個(gè)方法可減低化學(xué)機(jī)械研磨(CMP)在金屬上所產(chǎn)生的不均勻的情況，并可將銅內(nèi)聯(lián)機(jī)頂端上的碟化(dishing)現(xiàn)象最小化。然而，在利用化學(xué)機(jī)械研磨以去除基底表面上的晶種層時(shí)，底層的擴(kuò)散阻障層的厚度通常會(huì)過(guò)薄而不能有效作為化學(xué)機(jī)械研磨的停止層，而使平坦化難以控制。
在美國(guó)第6,153,935號(hào)專利中，在金屬內(nèi)聯(lián)機(jī)中選擇性沉積一擴(kuò)散阻障罩，以提供修正、防護(hù)及改善、阻擋電子的移動(dòng)。在美國(guó)第6,441,492號(hào)專利中，藉由錸、銠和釕等在銅內(nèi)聯(lián)機(jī)上形成阻障層來(lái)阻擋銅的擴(kuò)散。
在美國(guó)第6,004,188號(hào)專利中，利用鈦/氮化鈦(Ti/TiN)在介電層上形成犧牲阻障層(sacrificial barrier layer)，并在介電層中產(chǎn)生通道后，在銅金屬層通道內(nèi)沉積鉭/氮化鉭(Ta/TaN)的擴(kuò)散阻隔襯層，如此可避免在化學(xué)機(jī)械研磨過(guò)程中銅金屬層上的碟化現(xiàn)象。在CMP的第一步驟中，銅金屬層會(huì)被研磨降低表面，并且也以相對(duì)緩慢的速率移除介電層上的鉭/氮化鉭；接著，在CMP的第二步驟中，在大約相同的速率中移除鈦/氮化鈦(Ti/TiN)以使銅變的平坦。其中，美國(guó)第6,417,095號(hào)專利中亦述及犧牲層。
在美國(guó)第6,528,426號(hào)專利中，碳化硅(SiC)停止層被用來(lái)保護(hù)例如是多孔性氧化硅較脆弱的介電層底層；在美國(guó)第6,509,267號(hào)專利中，在介電層側(cè)壁上順應(yīng)性形成氮化物和鉭阻障層，以防止銅在蝕刻過(guò)程中會(huì)濺鍍(sputter)到介電層。
在美國(guó)第6,482,741號(hào)專利中，在具有非結(jié)晶碳和氟的介電層的通道底部及側(cè)壁，利用電漿處理形成一碳導(dǎo)電層，導(dǎo)電層會(huì)產(chǎn)生與擴(kuò)散阻隔及銅金屬層的晶種層相同的作用，然而，此方法無(wú)法防止銅的碟化現(xiàn)象。
因此，銅金屬線的形成方法仍有改善的空間，例如在CMP第一步驟中須提供一較佳的停止層，以將銅自部分基底上移除，并在CMP的第二步驟中進(jìn)行銅內(nèi)聯(lián)機(jī)的平坦化時(shí)防止碟化現(xiàn)象的發(fā)生。同時(shí)，此方法亦需適用于在銅金屬層和介電層間導(dǎo)入擴(kuò)散阻障層。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于一種改善形成銅金屬線的方法，在銅內(nèi)聯(lián)機(jī)的平坦化過(guò)程中可提供良好的化學(xué)機(jī)械研磨均勻性。
本發(fā)明的另一目的在于一種改善形成銅金屬線的方法，其包括一電化學(xué)沉積步驟，可在進(jìn)行研磨晶種層的化學(xué)機(jī)械研磨步驟時(shí)，用來(lái)避免經(jīng)由一擴(kuò)散阻障層擊穿進(jìn)入一介電層的情況。
本發(fā)明的另一目的在于提供一個(gè)導(dǎo)電層作為一硬掩膜層(hard mask)及鑲嵌結(jié)構(gòu)的化學(xué)機(jī)械研磨停止層。
以上目的，可藉由在鑲嵌結(jié)構(gòu)中形成一導(dǎo)電層來(lái)達(dá)成。提供一基底，基底上具有一露出表面的第一金屬層。依序形成一蝕刻停止層與一介電層于基底上。利用化學(xué)氣相沉積、電漿輔助化學(xué)氣相沉積或物理氣相沉積濺鍍法于介電層上形成一導(dǎo)電層以作為后續(xù)電漿蝕刻程序的硬掩膜層。涂布一光阻層，并對(duì)其進(jìn)行圖案化以在導(dǎo)電層上形成例如是溝槽或介層洞的開口。然后，利用電漿蝕刻程序?qū)㈤_口形成在下方層上，并將部分的第一金屬層暴露出來(lái)?；蛘?，在雙鑲嵌制程中，開口亦可以是形成在介層洞上的溝槽。
于導(dǎo)電層(EC)、開口的側(cè)壁及底面上順應(yīng)性形成一擴(kuò)散阻障層。接著，于擴(kuò)散阻障層上形成一銅晶種層，并利用第一CMP步驟將導(dǎo)電層上的擴(kuò)散阻障層去除。
導(dǎo)電層的存在可避免第一次CMP步驟將厚度薄的擴(kuò)散層全部自介電層上移除時(shí)侵蝕到介電層。導(dǎo)電層具有停止層的功能，相較于鄰近的擴(kuò)散阻障層與銅晶種層，導(dǎo)電層具有緩慢的研磨速率。利用一電化學(xué)程序，將一銅金屬層選擇性沉積在剩下的銅晶種層上，并填入開口中。對(duì)銅金屬層進(jìn)行一第二化學(xué)機(jī)械研磨步驟以降低銅金屬層表面，直到與介電層共平面為止。之后，在介電層上的導(dǎo)電層及擴(kuò)散阻障層會(huì)被移除，而所完成的銅內(nèi)聯(lián)機(jī)會(huì)具有良好的均勻性與更好的效能。
在第二實(shí)施例中，第一CMP步驟是用來(lái)移除介電層上的銅晶種層與擴(kuò)散阻障層。介電層上的導(dǎo)電層可確?；椎娜勘砻婢哂须妼?dǎo)性，并可在后續(xù)的步驟中進(jìn)行選擇性電化學(xué)沉積。銅金屬層形于于開口內(nèi)剩下的晶種層上，形成方法與第一實(shí)施例所述的方法相同。然后，利用第二CMP步驟對(duì)銅金屬層進(jìn)行平坦化以形成內(nèi)聯(lián)機(jī)，并在同時(shí)將導(dǎo)電層移除。


圖1a-圖1c是顯示現(xiàn)有平坦化作為部分鑲嵌結(jié)構(gòu)的銅晶種層的切面示意圖。
圖2-圖7是顯示本發(fā)明的使用導(dǎo)電層來(lái)作為銅金屬內(nèi)聯(lián)機(jī)的形成方法的一實(shí)施例示意圖。
圖8-圖9是顯示本發(fā)明的第二實(shí)施例所示的在銅內(nèi)聯(lián)機(jī)形成方法中銅晶種層的平坦化步驟。
符號(hào)說(shuō)明10～基底；11～導(dǎo)電層；12～介電層；13～開口；14～擴(kuò)散阻障層；15～銅晶種層；16～銅金屬層；
20～基底；21～導(dǎo)電層；22～蝕刻停止層；23～介電層；24～導(dǎo)電層；25～光阻層；26、26a～開口；27～擴(kuò)散阻障層；28～銅晶種層；29～銅金屬層。
具體實(shí)施例方式
為使本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖式，作詳細(xì)說(shuō)明如下本發(fā)明對(duì)于在微電子組件中的集成電路中形成具有改善的均勻性與高效能的金屬線特別具有效用。較佳者，金屬為銅金屬，且銅金屬線可形成單鑲嵌或雙鑲嵌的內(nèi)聯(lián)機(jī)。不過(guò)，其它的金屬或是合金亦可被用來(lái)形成內(nèi)聯(lián)機(jī)。
第一實(shí)施例如圖2至圖7所示，雖然圖中所述是一單鑲嵌結(jié)構(gòu)，但應(yīng)可知本發(fā)明亦可應(yīng)用于雙鑲嵌制程中所述的溝槽形成于介層洞之上的情況。此外，圖式僅為概略示意圖，應(yīng)無(wú)法限制本發(fā)明的范圍。
為了說(shuō)明本發(fā)明背景，以下配合圖1a-圖1c說(shuō)明本案發(fā)明人曾采用的銅金屬制程。請(qǐng)參考圖1a，提供一基底10，基底10例如為一般的硅材質(zhì)，在基底10露出的表面上具有導(dǎo)電層11?；?0上可形成其它導(dǎo)電層及介電層，不過(guò)為了簡(jiǎn)化圖式，圖式上并未顯示。
利用CVD、PECVD或旋轉(zhuǎn)涂布(spin-on)法將介電層12形成于基底10上，接著利用一般現(xiàn)有的方法，將例如是溝槽或介層洞等開口13形成于介電層12上。接著，利用PVD程序來(lái)沉積擴(kuò)散阻障層14，擴(kuò)散阻障層14由TaN、Ti/TiN、TiN或是WN所組成，然后以PVD沉積銅晶種層15。
參考圖1b，利用第一個(gè)CMP步驟將形成于介電層12上的銅晶種層15移除，而其下的擴(kuò)散阻障層14則保留以在下一步驟的選擇性銅電化學(xué)程序時(shí)處理。當(dāng)擴(kuò)散阻障層14薄至100埃厚度時(shí)，研磨的步驟可能會(huì)移除基底10某些區(qū)域上的阻障層14，且開始使介電層12變薄。這個(gè)動(dòng)作可能會(huì)在介電層12上產(chǎn)生刮痕(scratches)，導(dǎo)致組件的性能下降。此外，因?yàn)镃MP不均勻的情況，基底10中某些區(qū)域的介電層12可能會(huì)變得更薄。不夠平坦化的結(jié)果會(huì)導(dǎo)致后續(xù)形成的銅金屬線的銅沉積過(guò)程產(chǎn)生不同的厚度于不平整的介電層12上，而使組件的效能變差。舉例來(lái)說(shuō)，銅的片電阻(Rs)與銅金屬線的截面積成正比，當(dāng)介電層不平整時(shí)銅的片電阻(Rs)也會(huì)不一致。
在圖1c中，利用選擇性電化學(xué)沉積程序，在銅晶種層15及開口13中沉積一銅金屬層16，并藉由第二CMP步驟將介電層12上的擴(kuò)散阻障層14移除，并使銅金屬層16降低至與介電層12共平面。當(dāng)開口13附近的介電層12因?yàn)榈谝籆MP步驟過(guò)度研磨而比想要的厚度來(lái)的薄的時(shí)候，會(huì)導(dǎo)致開口13內(nèi)形成的銅金屬層16厚度低于設(shè)定的極限。因此，提出一個(gè)能在平坦化介電層12與銅晶種層15時(shí)提供較好的厚度控制方法將有其必要性。
本發(fā)明是將導(dǎo)電層(EC)并入銅金屬線制程中，可提供一種銅晶種層在后續(xù)平坦化步驟中的控制方法，以增進(jìn)銅金屬線的均勻性與組件效能。簡(jiǎn)單來(lái)說(shuō)，本發(fā)明包括在基底上的介電層中的開口內(nèi)，填入均勻金屬層的步驟。較佳實(shí)施例以鑲嵌結(jié)構(gòu)來(lái)進(jìn)行描述，并如圖2-圖7所示。
請(qǐng)參考圖2，提供一基底20，基底20例如為硅基底，硅基底由絕緣層上硅(silicon-on-insulator)、硅鍺(silicon germanium)或鎵砷(gallium-arsenide)技術(shù)形成。基底20具有一露出表面的導(dǎo)電層21，導(dǎo)電層21的底面及側(cè)壁被一擴(kuò)散阻障層(未繪示)所包圍，以避免導(dǎo)電層21被腐蝕與氧化?；?0可包括其它絕緣層或?qū)щ妼?，為?jiǎn)化圖式而未繪出。
利用化學(xué)氣相沉積(chemical vapor deposition，CVD)或電漿輔助化學(xué)氣相沉積(plasma enhance chemical vapor deposition，PECVD)，在基底20上沉積一例如是氮化硅、氮氧化硅或碳化硅的蝕刻停止層22。接著，利用CVD、PECVD或旋轉(zhuǎn)涂布(spin-on)法沉積一厚度約為1000到10000埃的介電層23。介電層23的材質(zhì)例如是二氧化硅，較佳者更可以是其它介電常數(shù)低于3.5的材質(zhì)，特別是介電常數(shù)低于3的材質(zhì)。介電層23所使用的低介電常數(shù)的材質(zhì)例如是摻氟氧化硅(fluorine doped SiO2)、氟硅酸玻璃(fluorosilicate glass)、摻碳氧化硅(carbon doped SiO2)、摻氮氧化硅(nitrogen doped SiO2)例如是含氫化硅酸鹽(HSQ)、有機(jī)含甲基硅酸鹽(MSQ)的聚硅倍半氧類polysilsesquioxanes、聚亞胺(polyimides)、苯并環(huán)丁烯聚合物(benzocyclobutene，BCB)、硼硅酸鹽玻璃(borophosphosilicateglass)及氟硅酸鹽聚亞胺(fluorosilicated polyimides)。于溫度高于600度的溫度下對(duì)介電層23進(jìn)行回火，以去除微量的水及其它的雜質(zhì)。此外，熟知此技藝人士可對(duì)介電層23進(jìn)行電漿處理以使其密實(shí)化，可藉此穩(wěn)定介電常數(shù)K并避免水氣進(jìn)入。
本發(fā)明的關(guān)鍵特征在于，利用PVD或CVD步驟于介電層23上形成一厚度約為50至2000埃的導(dǎo)電層(electroconductive，EC)層24，較佳厚度為50至1000埃。EC層24可選自下列材料鎢、鋁、鋁合金、氮化鎢、鈦與氮化鈦、鉭(Ta)或氮化鉭(TaN)。EC層24可以是金屬、合金或是非結(jié)硅，這些都是良好的電傳導(dǎo)體，以作為銅金屬CMP步驟的停止層以及以氧氣為基料的電漿蝕刻的硬掩膜。
接著，于EC層24上涂布形成一光阻層25，并藉由現(xiàn)有曝光工具使其曝光于一種以上的10到600nm的波長(zhǎng)下，已形成與導(dǎo)電層21的開口對(duì)準(zhǔn)的開口26。曝光工具亦可以是投射電子束的工具。開口26例如是介層洞或溝槽，其寬度以不大于200nm為佳，于較新技術(shù)組件以可小于100nm以下。在圖2中，光阻層25中的開口26形成在一導(dǎo)電層21上，其它的設(shè)計(jì)中，亦可在導(dǎo)電層21上形成一個(gè)以上的開口。
請(qǐng)參考圖3，進(jìn)行一次以上的熟知此技藝人士當(dāng)知的電漿蝕刻步驟，以使開口26蝕穿并轉(zhuǎn)移至EC層24、介電層23及蝕刻停止層22。
光阻層25可能在介電層23的轉(zhuǎn)印過(guò)程或蝕穿蝕刻停止層22的蝕刻過(guò)程中全部耗盡。當(dāng)光阻層25在導(dǎo)電層21自開口26底部暴露出來(lái)之前耗盡的話，則EC層24可作為硬掩膜來(lái)保護(hù)其下的介電層23。當(dāng)介電層23含有有機(jī)(C，H)成分而易受含氧電漿蝕刻所影響時(shí)，EC層24的硬掩膜能力越有效果。因此EC層24在含氧電漿蝕刻時(shí)的速率要低，且在含氧電漿蝕刻過(guò)程中產(chǎn)生的金屬氧化物最好可揮發(fā)，以避免不必要的殘余物產(chǎn)生。利用電漿蝕刻于導(dǎo)電層21上形成開口時(shí)所產(chǎn)生的有機(jī)殘余物，可利用標(biāo)準(zhǔn)濕清潔程序來(lái)除去。
請(qǐng)參考圖4，于EC層24及開口26的底部及側(cè)壁上沉積一均勻且厚度為20至500埃的擴(kuò)散阻障層27。在一實(shí)施例中，擴(kuò)散阻障層27可以是由一種或以上的鉭(Ta)，鈦(Ti)、氮化鈦(TiN)、氮硅化鈦(TiSiN)、氮硅化鉭(TaSiN)、鎢、氮化鎢或是非晶硅金屬所構(gòu)成，是藉由CVD、PECVD或原子層沉積(atomiclayer deposition，ALD)方法所形成。
必須注意到，EC層24與擴(kuò)散阻障層27雖然含有相同的材料，但當(dāng)擴(kuò)散阻障層27對(duì)銅而言具有良好的附著性并作為銅離子的阻障層、而EC層24對(duì)其底下的介電層而言具有良好的附著性時(shí)，兩者基本上會(huì)是不同的材料，以在圖案轉(zhuǎn)移程序中提供良好的蝕刻阻抗，并在銅CMP時(shí)具有較低的研磨速率。如所示的程序中，當(dāng)EC層24的材質(zhì)為鎢時(shí)，擴(kuò)散阻障層27的材質(zhì)則使用鉭或氮化鉭。
接著，利用PVD、PECVD或ALD于擴(kuò)散阻障層27上沉積一銅晶種層28，寬度與開口26差不多。銅晶種層28是一均勻的涂布層，具有10到1000埃的厚度。如此一來(lái)，則會(huì)在開口26內(nèi)形成一開口26a。
圖5所示的第一實(shí)施例，是進(jìn)行如第一CMP步驟的平坦化方法，舉例來(lái)說(shuō)，就是將EC層24上的銅晶種層28移除的步驟。實(shí)施第一CMP步驟的條件，熟習(xí)此技藝人士當(dāng)知，因此不再贅述。必須注意，在此實(shí)施例中，EC層24上的薄擴(kuò)散阻障層27亦會(huì)被移除。在此例中，EC層是一良好的CMP停止層，同時(shí)具有較擴(kuò)散阻障層為低的研磨速率。銅的材質(zhì)較軟，且銅晶種層28的研磨速率通常較擴(kuò)散阻障27層為高。在第一CMP步驟中，有時(shí)EC層24會(huì)變薄，但其研磨速率夠低以致于可確保其可持續(xù)覆蓋介電層23。然后，擴(kuò)散阻障層27的頂面及開口26中的銅晶種層28會(huì)與EC層24共平面。
請(qǐng)參考圖6，實(shí)施一與美國(guó)第6,420,258號(hào)專利類似的一選擇性電化學(xué)沉積，以在銅晶種層28上長(zhǎng)一銅金屬層29，并提供一良好的銅封住開口26，銅金屬層29只形成在銅晶種層28上及填入開口26a中。雖然，為說(shuō)明效果銅金屬層在銅晶種層上顯示為不同層，但是銅金屬層和銅晶種層基本上彼此是無(wú)法辨別的。必須注意銅金屬層29會(huì)稍微延伸到擴(kuò)散阻障層27的頂面上。
請(qǐng)參考圖7，利用平坦化步驟來(lái)完成一具有銅金屬層29和銅晶種層28的銅內(nèi)聯(lián)機(jī)。
舉例來(lái)說(shuō)，使用一與第一CMP步驟類似的第二CMP步驟來(lái)使銅金屬層平坦化，以使銅金屬層與介電層23共平面。第二CMP步驟亦會(huì)移除EC層24、介電層23上的擴(kuò)散阻障層27及開口26內(nèi)的銅晶種層28。因?yàn)橹挥邢喈?dāng)薄的銅金屬層29被移除的緣故，第二CMP步驟可使銅金屬層平坦而只有一點(diǎn)點(diǎn)或無(wú)碟化現(xiàn)象產(chǎn)生。
銅內(nèi)聯(lián)機(jī)是由開口26中的銅金屬層29、銅晶種層28所組成，因?yàn)閷?dǎo)電層24在第一CMP步驟后可與開口中的銅晶種層具有相同高度的緣故，在介電層23中其它開口所形成的銅內(nèi)聯(lián)機(jī)(無(wú)顯示)會(huì)較先前的技術(shù)更為均勻。銅金屬層29以及其它在介電層23的銅金屬線都較先前現(xiàn)有具有更均勻的高度，因此可在基底20提供更均勻的銅片電阻，并使微電子組件具有更高的性能。此外，在本發(fā)明中，可免除傳統(tǒng)CMP步驟中移除在基底20的介電層23上的連續(xù)的厚銅金屬層的步驟。在本發(fā)明的二CMP步驟的需求量比傳統(tǒng)CMP步驟少，可列為節(jié)省成本的手段。本發(fā)明的方法所提供的二CMP步驟與傳統(tǒng)方法相較，具有高控制性的優(yōu)點(diǎn)，且在銅金屬層上產(chǎn)生的碟化現(xiàn)象較少，并具有較高的可靠度。
第二實(shí)施例如圖2-圖4及圖7-圖9所示，其提供一種利用EC層制造銅內(nèi)聯(lián)機(jī)的制程。圖2-圖4及形成于其上的組件的描述如前述第一實(shí)施例所述，開口26形成在一由上EC層24、中間介電層2 3及一下蝕刻停止層22所組成的迭層中，迭層位于基底20上。當(dāng)開口26藉由蝕刻轉(zhuǎn)移至迭層的露出層22，，23，24時(shí)，導(dǎo)電層24可作為一硬掩膜層以對(duì)下方的有機(jī)(含C，H)組成物的介電層2 3進(jìn)行防護(hù)。開口26對(duì)準(zhǔn)導(dǎo)電層21上方，導(dǎo)電層21形成于基底20之上。如第一實(shí)施例所述，一順應(yīng)性擴(kuò)散阻障層27形成在開口26中及EC層24上，接著沉積一順應(yīng)性銅晶種層28于擴(kuò)散阻障層27上。然后，在原來(lái)的開口26中會(huì)形成一較小的開口26a。
請(qǐng)參考圖8，第一平坦化步驟例如是CMP步驟，用以移除導(dǎo)電層24上的銅晶種層28，CMP步驟停止于擴(kuò)散阻障層27上。在基底的部分區(qū)域中，CMP步驟可能會(huì)因?yàn)檠心ミ^(guò)程不均勻而使薄擴(kuò)散阻障層27破損。在此例子中，EC層24用以作為停止層以防止CMP步驟穿入到介電層23而造成刻痕或碟化現(xiàn)象使裝置的性能減低的情況發(fā)生。
請(qǐng)參考圖9，利用與美國(guó)第6,420,258號(hào)專利類似的選擇性電化學(xué)沉積，在銅晶種層28上長(zhǎng)一銅金屬層29，并提供一良好的銅封住開口空隙26。銅金屬層29僅形成在銅晶種層28上并填入開口26a中。必須注意的是，銅金屬層29會(huì)稍微延伸到擴(kuò)散阻障層27的表面上。
回到圖7，利用第二平坦化步驟來(lái)完成具有銅金屬層29與銅晶種層28的銅內(nèi)聯(lián)機(jī)。舉例來(lái)說(shuō)，第二CMP步驟與用來(lái)降低銅金屬層29使其與介電層23共平面的第一CMP步驟類似，第二CMP步驟也移除了EC層24、位于介電層23上的擴(kuò)散阻障層27及銅晶種層28頂部。因?yàn)橹挥幸槐°~金屬層被移除，碟化現(xiàn)象的數(shù)量較傳統(tǒng)CMP步驟而言大量的減少，連續(xù)的厚銅金屬層則會(huì)被變薄。
銅內(nèi)聯(lián)機(jī)是由開口26中的銅金屬層29及銅晶種層28所組成，而形成在介電層23內(nèi)的其它開口所形成的銅內(nèi)聯(lián)機(jī)(無(wú)顯示)會(huì)較先前的技術(shù)更加均勻，這是因?yàn)閷?dǎo)電層24可協(xié)助控制CMP步驟，以使在開口中的銅晶種層的高度均一，并使基底20上的介電層23的厚度更一致。在介電層23的銅金屬層29及其它銅金屬線，都會(huì)較先前技術(shù)所制造的要來(lái)的等高，如此一來(lái)，可使基底20上的銅金屬片電阻更加均一，并微電子組件的執(zhí)行效能提高。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種在基底上制作集成電路的方法，包括下列步驟(a)提供一形成有一介電層的半導(dǎo)體基底；(b)于該介電層上形成一導(dǎo)電層；(c)于該導(dǎo)電層上形成一具有開口的圖案，且該圖案延伸至該介電層；(d)于該導(dǎo)電層及該開口中沉積一擴(kuò)散阻障層；(e)于該導(dǎo)電層上沉積一金屬晶種層；(f)利用一第一平坦化步驟將該導(dǎo)電層上的該金屬晶種層移除；及(g)利用選擇性電化學(xué)沉積在該金屬晶種層上形成一金屬層以填滿該開口。
2.根據(jù)權(quán)利要求1所述的在基底上制作集成電路的方法，其中更包括實(shí)施一第二次平坦化步驟，以使該該金屬層與該介電層共平面。
3.根據(jù)權(quán)利要求1所述的在基底上制作集成電路的方法，其中該介電層包括低介電常數(shù)的介電材料所組成，包括摻氟二氧化硅、摻碳二氧化硅、摻氟二氧化硅、硼磷硅玻璃、聚芳香醚、聚硅倍半氧類、苯環(huán)丁烯或是一摻氟聚亞醯胺，厚度為1000至10000埃。
4.根據(jù)權(quán)利要求1所述的在基底上制作集成電路的方法，其中該開口的寬度不大于200nm。
5.根據(jù)權(quán)利要求1所述的在基底上制作集成電路的方法，其中該導(dǎo)電層為鎢、鋁、鋁合金、氮化鎢、鉭或氮化鉭鈦或氮化鈦。
6.根據(jù)權(quán)利要求1所述的在基底上制作集成電路的方法，其中該導(dǎo)電層為金屬化合物、金屬合金或是非晶質(zhì)金屬，其為良好電導(dǎo)體，并可作為銅化學(xué)機(jī)械研磨程序的一停止層，及在以含氧電漿蝕刻來(lái)形成該開口時(shí)作為一硬掩膜層。
7.根據(jù)權(quán)利要求1所述的在基底上制作集成電路的方法，其中該導(dǎo)電層的厚度為50到1000埃。
8.根據(jù)權(quán)利要求1所述的在基底上制作集成電路的方法，其中該導(dǎo)電層是利用物理氣相沉積或化學(xué)氣相沉積的步驟形成。
9.根據(jù)權(quán)利要求4所述的在基底上制作集成電路的方法，其中該開口藉由圖案化一形成在該導(dǎo)電層上的光阻層及利用至少一電漿蝕刻步驟使該開口轉(zhuǎn)移至該導(dǎo)電層與該介電層。
10.根據(jù)權(quán)利要求1所述的在基底上制作集成電路的方法，其中該基底更包括一導(dǎo)電層及其上的一蝕刻停止層。
11.根據(jù)權(quán)利要求10所述的在基底上制作集成電路的方法，其中在該擴(kuò)散阻障層形成前，藉由一電漿蝕刻步驟將該介電層中的開口轉(zhuǎn)移至該蝕刻停止層以露出部分該導(dǎo)電層的表面。
12.根據(jù)權(quán)利要求1所述的在基底上制作集成電路的方法，其中該擴(kuò)散阻障層的厚度為20到500埃，是藉由化學(xué)氣相沉積、電漿輔助化學(xué)氣相沉積、物理氣相沉積或原子層沉積所形成。
13.根據(jù)權(quán)利要求1所述的在基底上制作集成電路的方法，其中該金屬晶種層是一厚度為10到1000埃的銅金屬層，是藉由化學(xué)氣相沉積、物理氣相沉積或原子層沉積所沉積。
14.根據(jù)權(quán)利要求2所述的在基底上制作集成電路的方法，其中該第一次及第二次平坦化步驟由化學(xué)機(jī)械研磨步驟完成。
15.根據(jù)權(quán)利要求1所述的在基底上制作集成電路的方法，其中該第一次平坦化步驟將位于該導(dǎo)電層上的該擴(kuò)散阻障層及該金屬晶種層移除。
16.根據(jù)權(quán)利要求15所述的在基底上制作集成電路的方法，其中該導(dǎo)電層的研磨速率低于該擴(kuò)散阻障層的研磨速率，以作為化學(xué)機(jī)械研磨停止層。
17.根據(jù)權(quán)利要求1所述的在基底上制作集成電路的方法，其中該金屬層為銅。
全文摘要
本發(fā)明提供一種在基底上制作集成電路及形成均勻銅內(nèi)聯(lián)機(jī)的方法，首先，依序沉積介電層、導(dǎo)電層及光阻層于基底上，并利用導(dǎo)電層(EC層)作為硬掩膜層，經(jīng)由光阻層的開口蝕穿介電層。接著，于導(dǎo)電層上及開口內(nèi)沉積擴(kuò)散阻障層和銅晶種層，并利用第一次化學(xué)機(jī)械研磨將導(dǎo)電層上的銅晶種層移除。利用導(dǎo)電層(EC層)作為CMP停止層以保護(hù)介電層，同時(shí)使表面更加均勻。在開口內(nèi)的晶種層上選擇性沉積銅金屬層，且進(jìn)行第二化學(xué)機(jī)械研磨使銅金屬層與介電層共平面，并將導(dǎo)電層移除。如此一來(lái)，即可使銅內(nèi)聯(lián)機(jī)層具有更加均勻的厚度及表面以改善性能。
文檔編號(hào)H01L21/768GK1606148SQ200410080009
公開日2005年4月13日 申請(qǐng)日期2004年9月22日 優(yōu)先權(quán)日2003年9月26日
發(fā)明者余振華, 曾鴻輝 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司