專利名稱：具有垂直凸出物的浮柵結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明大體說來涉及非易失性閃速存儲系統(tǒng)，更具體說來，涉及存儲單元及存儲單元陣列的結(jié)構(gòu)、及其形成方法。
背景技術(shù)：
目前，人們正在應(yīng)用許多種在商業(yè)上很成功的非易失性存儲器產(chǎn)品，尤其是那些使用閃速EEPROM(電可擦可編程只讀存儲器)單元陣列的小形狀因數(shù)插件形式的非易失性存儲產(chǎn)器品。在一種類型的架構(gòu)一NAND陣列中，其中由多于兩個(gè)存儲單元(例如16個(gè)或32個(gè))構(gòu)成的串聯(lián)串與一個(gè)或多個(gè)選擇晶體管一起連接于各單獨(dú)的位線與一參考電平之間，從而形成存儲單元列。各字線延伸穿過大量的這種列內(nèi)的存儲單元。在編程期間，通過如下方式來讀取及驗(yàn)證一列中的一單獨(dú)存儲單元使該串中的其余單元均強(qiáng)導(dǎo)通，以使流經(jīng)一串的電流取決于該所尋址的單元中所存儲電荷的電平。一NAND架構(gòu)陣列的實(shí)例及其作為存儲系統(tǒng)一部分的作業(yè)參見第6,046,935號美國專利，該專利的全文以引用方式并入本文中。
在源極擴(kuò)散區(qū)與漏極擴(kuò)散區(qū)之間具有一“分裂溝道”的另一種類型的陣列中，存儲單元的浮柵位于所述溝道的一部分上，字線(也稱為控制柵)位于另一溝道部分及浮柵上。由此會有效地形成一具有兩個(gè)串聯(lián)晶體管的單元，其中一個(gè)晶體管(存儲晶體管)使用所述浮柵上的電荷量與所述字線上的電壓的組合來控制可流經(jīng)其溝道部分的電流量，另一晶體管(選擇晶體管)則僅以字線作為其柵極。所述字線在一行浮柵上延伸。該類單元的實(shí)例、其在存儲系統(tǒng)中的應(yīng)用及其制造方法在第5,070,032、5,095,344、5,315,541、5,343,063、5,661,053及6,281,075號美國專利中給出，這些專利均以引用方式并入本文中。
此種分裂溝道式閃速EEPROM單元的一修改是增加了一位于浮柵與字線之間的引導(dǎo)柵極。陣列中的每一引導(dǎo)柵極均垂直于字線在一列浮柵上延伸。其作用是在讀取或編程一選定單元時(shí)無需使字線同時(shí)執(zhí)行兩種功能。這兩種功能為(1)用作選擇晶體管的柵極，因此需要一適當(dāng)電壓使選擇晶體管導(dǎo)通或關(guān)斷，(2)通過一耦合于字線與浮柵之間的電場(容性)將浮柵的電壓驅(qū)動(dòng)至一所期望電平。通常難以使用單一電壓以最佳方式同時(shí)執(zhí)行該等兩種功能。在增加了引導(dǎo)柵極后，字線僅需要執(zhí)行功能(1)，而由所增加的引導(dǎo)柵極來執(zhí)行功能(2)。例如，在第5,313,421及6,222,762號美國專利中對在閃速EEPROM陣列中使用引導(dǎo)柵極進(jìn)行了說明，這些專利均以引用方式并入本文中。
在上述兩種類型存儲單元陣列中的任意一種中，均通過將電子自襯底注入至浮柵來編程一存儲單元的浮柵。這通過在溝道區(qū)域中進(jìn)行恰當(dāng)?shù)膿诫s并施加恰當(dāng)?shù)碾妷褐猎礃O、漏極及其余柵極來實(shí)現(xiàn)。較佳使用所謂的“源極側(cè)”注入，此也在上述第5,313,421號專利中進(jìn)行了說明。
在上述兩種類型存儲單元陣列二者中均使用兩種用于自浮柵移除電荷以擦除存儲單元的技術(shù)。其中一種技術(shù)是通過向源極、漏極及其他柵極施加適當(dāng)?shù)碾妷阂允闺娮铀泶┻^浮柵與襯底之間的介電層的一部分，來擦除至襯底。另一種擦除技術(shù)是通過一位于浮柵與另一柵極之間的隧道介電層將電子自浮柵轉(zhuǎn)移至所述另一柵極。在上述的第一種類型的單元中，出于該目的而設(shè)置一第三擦除柵極。在上述的因使用一引導(dǎo)柵極而已具有三個(gè)柵極的第二種類型的單元中，是將浮柵擦除至字線，而無需增加一第四柵極。盡管該后一種技術(shù)又重新增加了一由字線執(zhí)行的第二功能，然而，這些功能是在不同的時(shí)刻執(zhí)行，因而無需因這兩種功能而進(jìn)行折衷。當(dāng)使用這兩種擦除技術(shù)之一時(shí)，將大量的存儲單元一起劃歸為群組，以便以“閃速”方式同時(shí)擦除。在一種方法中，所述群組包含足夠的存儲單元，以存儲在一磁盤扇區(qū)中所存儲的用戶數(shù)據(jù)量(即512個(gè)字節(jié))加上某些開銷數(shù)據(jù)。在另一種方法中，每一群組包含足夠的單元，以保存數(shù)千個(gè)字節(jié)的用戶數(shù)據(jù)，這等于許多個(gè)扇區(qū)的數(shù)據(jù)。在第5,297,148號美國專利中對多塊擦除、缺陷管理及其他閃速EEPROM系統(tǒng)特征進(jìn)行了說明，該美國專利以引用方式并入本文中。
如在大多數(shù)集成電路應(yīng)用中一般，對于閃速EEPROM系統(tǒng)，也存在縮小為構(gòu)建某些集成電路功能所需的硅襯底面積的壓力。人們不斷地期望增加在一硅襯底的既定區(qū)域中可存儲的數(shù)字?jǐn)?shù)據(jù)的量，以增大一既定尺寸的存儲插件及其他類型封裝件的存儲容量，或者既增大容量又減小尺寸。一種增大數(shù)據(jù)存儲密度的方法是每一存儲單元存儲多于一位數(shù)據(jù)。這通過將一浮柵電荷電平電壓范圍窗口劃分成多于兩種狀態(tài)來實(shí)現(xiàn)。使用四個(gè)此種狀態(tài)能夠使每一單元存儲兩位數(shù)據(jù)，使用八種狀態(tài)能夠使每一單元存儲三位數(shù)據(jù)，依此類推。一種多狀態(tài)閃速EEPROM結(jié)構(gòu)及作業(yè)在第5,043,940號及第5,172,338號美國專利中進(jìn)行了說明，這些專利均以引用方式并入本文中。
也可以通過減小存儲單元及/或整個(gè)陣列的物理尺寸來實(shí)現(xiàn)數(shù)據(jù)密度的增大。隨著處理技術(shù)隨時(shí)間的改良，通常對所有類型的電路均執(zhí)行集成電路尺寸的縮小以允許構(gòu)建更小的形體尺寸。但是既定電路布局能以此種方式縮小到何種程度通常存在限值，因?yàn)槌３Ｓ兄辽僖粋€(gè)形體就其能縮小多少而言受到限制，從而限制了整體布局可縮小的程度。當(dāng)發(fā)生此種情況時(shí)，設(shè)計(jì)者將轉(zhuǎn)向所構(gòu)建電路的新的或不同的布局或架構(gòu)來減小實(shí)施其功能所需的硅面積的大小。縮小上述閃速EEPROM集成電路系統(tǒng)也會遇到類似的限制。
另一種閃速EEPROM架構(gòu)利用一雙重浮柵存儲單元連同在每個(gè)浮柵上存儲多個(gè)狀態(tài)。在此種類型的單元中，兩個(gè)浮柵包含于源極擴(kuò)散區(qū)與漏極擴(kuò)散區(qū)之間的其溝道上，且其中間具有一選擇晶體管。沿每一列浮柵包含有一引導(dǎo)柵極，且沿每一行浮柵均有一字線設(shè)置于該引導(dǎo)柵極上。當(dāng)訪問一既定浮柵以進(jìn)行讀取或編程時(shí)，含有所涉及浮柵的單元中另一浮柵上方的引導(dǎo)柵極升至足夠高，以導(dǎo)通所述另一浮柵下方的溝道，而無論其上面所存在的電荷電平如何。在對所涉及的浮柵進(jìn)行讀取或編程時(shí)，此可有效地消除同一存儲單元中另一浮柵的因素。例如，此時(shí)，流經(jīng)該單元的電流(可用于讀取其狀態(tài))的大小是所涉及浮柵上電荷量的函數(shù)，而非同一單元中另一浮柵上的電荷量的函數(shù)。該等單元陣列架構(gòu)及操作技術(shù)的實(shí)例在第5,712,180號、第6,103,573號及第6,151,248號美國專利中進(jìn)行了說明，這些專利的全文以引用方式明確地并入本文中。
在這些類型及其他類型的非易失性存儲器中，耦合于浮柵與越過其的控制柵之間的場的大小均得到精細(xì)控制。耦合的大小決定置于耦合至其浮柵的控制柵上的電壓的百分?jǐn)?shù)。耦合百分?jǐn)?shù)取決于若干因素，包括浮柵的交疊控制柵表面的表面積的大小。通常期望通過使交疊面積的大小最大化來使浮柵與控制柵之間的百分?jǐn)?shù)耦合最大化。增加耦合面積的一種方法由Yuan等人在第5,343,063號美國專利中進(jìn)行了說明，此專利的全文以引用方式并入本文中。該專利中所說明的方法是使浮柵比通常情況下更厚以提供可與所述控制柵相耦合的大的垂直表面。該專利申請案中所說明的方法是通過在浮柵上增加一垂直凸出物來增加浮柵與控制柵之間的耦合。
在增加相鄰浮柵與控制柵之間的垂直耦合面積時(shí)，進(jìn)一步期望以不增加每個(gè)單元所占用的襯底面積的方式來增加所述垂直耦合面積。

發(fā)明內(nèi)容
本發(fā)明包括一種具有改進(jìn)特性的浮柵結(jié)構(gòu)。更具體而言，揭示一種浮柵，其具有用于將浮柵耦合至控制柵的增大的表面積。所述增大的表面積可以通過自兩個(gè)部分構(gòu)造所述浮柵來獲得。一種相關(guān)的方法在Jack H.Yuan于2002年10月9日提出申請的第10/268,635號待決專利申請案中進(jìn)行了說明，該專利申請案的全文以引用方式并入本文中。第一浮柵部分與現(xiàn)有技術(shù)的浮柵結(jié)構(gòu)類似。第二浮柵部分從所述第一浮柵部分的上表面延伸出來。第二浮柵部分可在字線方向上延伸至第一浮柵部分的邊緣，但在垂直于字線方向的方向上窄于第一浮柵部分。這使得控制柵能夠環(huán)繞所述浮柵且在垂直于字線方向的方向上屏蔽所述浮柵。
另一實(shí)施例包括一種用于制作改進(jìn)型浮柵結(jié)構(gòu)的自對準(zhǔn)方法。在該方法中，使用一層材料(例如二氧化硅)覆蓋襯底，其中在所述層中在第一浮柵部分上方具有開孔。所述開孔自對準(zhǔn)于所述第一柵極部分。然后使用這些開孔在不需要對準(zhǔn)的工藝中確立第二柵極部分的位置。通過形成側(cè)壁間隔層來縮窄所述開孔。然后在所述窄開孔中形成所述第二浮柵部分。
本發(fā)明的其他方面、優(yōu)點(diǎn)及特征包含于下文對這些詳細(xì)實(shí)例的說明中，該說明應(yīng)結(jié)合附圖一起閱讀。


圖1以方塊圖形式圖解說明一可在其中構(gòu)建本發(fā)明的各個(gè)方面的閃速EEPROM系統(tǒng)。
圖2(A)是一利用本發(fā)明的浮柵存儲單元陣列的平面圖。
圖2(B)圖解說明圖2(A)所示陣列的浮柵。
圖3(A)顯示在多晶硅沉積之后的一中間制作階段中，圖2(A)所示陣列沿II-II的剖視圖。
圖3(B)顯示在與圖3(A)相同的制作階段中，圖2(A)所示陣列沿I-I的剖視圖。
圖4(A)顯示在沉積及蝕刻氮化硅之后的與圖3(A)中相同的視圖。
圖4(B)顯示在沉積及蝕刻氮化硅之后的與圖3(B)中相同的視圖。
圖5(A)顯示在沉積二氧化硅且移除氮化硅之后的與圖4(A)中相同的視圖。
圖5(B)顯示在沉積二氧化硅且移除氮化硅之后的與圖4(B)中相同的視圖。
圖6(A)顯示在形成氮化物間隔層及第二多晶硅浮柵元件之后的與圖5(A)相同的視圖。
圖6(B)顯示氮化物間隔層及第二多晶硅浮柵元件成形之后的與圖5(B)中相同的視圖。
圖7(A)顯示在字線方向上相鄰浮柵分離后的與圖6(A)相同的視圖。
圖7(B)顯示在字線方向上相鄰浮柵分離后的與圖6(B)相同的視圖。
圖8(A)顯示在沉積多晶硅間介電層后的與圖7(A)相同的視圖。
圖8(B)顯示在沉積多晶硅間介電層后的與圖7(B)相同的視圖。
圖9(A)顯示在沉積多晶硅控制柵層后的與圖8(A)相同的視圖。
圖9(B)顯示在沉積多晶硅控制柵層后的與圖8(B)相同的視圖。
具體實(shí)施例方式
圖1以方塊圖形式概括地顯示一包含本發(fā)明各方面的存儲系統(tǒng)的實(shí)例。大量可單獨(dú)尋址的存儲單元布置成一由行及列構(gòu)成的規(guī)則陣列110，盡管當(dāng)然這些單元也可具有其他物理布置方式。位線(在本文中指定為沿單元陣列110的列延伸)通過線150與一位線解碼及驅(qū)動(dòng)電路130電連接。字線(在本說明中指定為沿單元陣列110的行延伸)通過線170電連接至一字線解碼及驅(qū)動(dòng)電路190。每一解碼器130及190均通過一總線160自一存儲控制器180接收存儲單元地址。這些解碼及驅(qū)動(dòng)電路還通過各自的控制及狀態(tài)信號線135及195連接至控制器180。
控制器180可通過線140連接至一主機(jī)裝置(未圖示)。該主機(jī)可是個(gè)人計(jì)算機(jī)、筆記本式計(jì)算機(jī)、數(shù)字照相機(jī)、音頻播放器、各種其他手持式電子裝置、及類似裝置。圖1所示存儲系統(tǒng)將通常構(gòu)建于一依據(jù)數(shù)種現(xiàn)行物理及電氣標(biāo)準(zhǔn)之一(例如一個(gè)由PCMCIA、CompactFlashTM聯(lián)合會、MMCTM聯(lián)合會及其他組織頒布的標(biāo)準(zhǔn))的插件中。當(dāng)為一插件形式時(shí)，線140端接于插件上的一連接器中，該連接器介接主機(jī)裝置中的互補(bǔ)連接器。許多插件的電氣接口遵循ATA標(biāo)準(zhǔn)，其中在主機(jī)看來，存儲系統(tǒng)仿佛一磁盤驅(qū)動(dòng)器一般。也存在其他存儲器插件接口標(biāo)準(zhǔn)。作為插件形式的替代形式，圖1所示類型的存儲系統(tǒng)可永久性地嵌入主機(jī)裝置中。
解碼及驅(qū)動(dòng)電路130及190會根據(jù)各自的控制及狀態(tài)線135及195內(nèi)的控制信號，在陣列110中由總線160所尋址的相應(yīng)線中產(chǎn)生適當(dāng)電壓，以執(zhí)行編程、讀取及擦除功能。任何狀態(tài)信號，包括電壓電平及其他陣列參數(shù)，均由陣列110通過相同的控制及狀態(tài)線135及195提供至控制器180。電路130內(nèi)的復(fù)數(shù)個(gè)檢測放大器接收可表示陣列110內(nèi)所尋址存儲單元的狀態(tài)的電流或電壓電平，并在讀取作業(yè)期間通過線145為控制器180提供關(guān)于這些狀態(tài)的信息。為能夠并行讀取大量存儲單元的狀態(tài)，通常使用大量的檢測放大器。在讀取及編程作業(yè)期間，通常通過電路190每次對一行單元進(jìn)行尋址，以便訪問所尋址行中由電路130所選的若干單元。在一擦除操作期間，通常將許多行中每一行的所有單元一同作為一塊進(jìn)行尋址以便同時(shí)擦除。
圖2(A)中顯示一形成于硅襯底上的NAND存儲單元陣列110的實(shí)例的平面圖，其中圖解說明了其導(dǎo)電元件重復(fù)結(jié)構(gòu)的一小部分，為使解釋明了起見，絲毫未詳細(xì)顯示存在于所述元件間的介電層。淺溝槽隔離(STI)區(qū)210貫穿襯底的表面形成。為了為本說明提供一規(guī)約，將所述STI區(qū)顯示為在第一x方向上間隔開，且長度在第二y方向上延伸，這些第一及第二方向彼此基本正交。
在各STI區(qū)210之間存在沿y方向伸展的存儲單元串220。因此，串的方向與STI區(qū)的方向平行。每個(gè)串220包括許多串聯(lián)連接的存儲裝置。圖2(A)顯示三個(gè)該等串220的某些部分，其中每個(gè)串顯示有三個(gè)存儲單元。然而，串220還包含圖2(A)中未顯示的其他單元。同樣，陣列110還包含圖2(A)中未表示出的其他串。此種類型的陣列可具有成千上萬個(gè)串，其中每個(gè)串具有16個(gè)、32個(gè)或更多個(gè)單元。
每個(gè)存儲單元包括一浮柵230及若干在所述襯底中在y方向的兩側(cè)上毗鄰所述浮柵的導(dǎo)電性源極/漏極區(qū)域240。各個(gè)串由STI區(qū)210隔開。這些STI區(qū)210形成隔離元件，以將源極/漏極區(qū)域240與相鄰串中單元的源極/漏極區(qū)域240電隔離開。沿y方向，源極/漏極區(qū)域240由相鄰單元共享。源極/漏極區(qū)域240將一個(gè)單元電連接至下一個(gè)單元，從而形成一單元串。該實(shí)例中的源極/漏極區(qū)域240是通過在襯底的所需區(qū)域內(nèi)植入雜質(zhì)形成。
在圖2(A)的實(shí)施例中所顯示的浮柵230包含兩部分，這兩部分在圖2(B)中可更容易看出。第一浮柵部分231由一片多晶硅形成，該片多晶硅在一薄二氧化硅(氧化硅)層上延伸穿過襯底表面。第一浮柵部分231與傳統(tǒng)浮柵類似。第二浮柵部分232從第一浮柵部分231的上表面233向上凸出。在圖2(B)所示的實(shí)例中，第二浮柵部分232是一片以直角與第一浮柵部分231相交的材料。第二浮柵部分232在x方向上延伸至第一浮柵部分231的邊緣但在y方向上卻窄得多。因此，這使得第一浮柵部分231的上表面233的某些區(qū)域外露。在所示的實(shí)例中，第二浮柵部分232具有在y方向的兩側(cè)上延伸的翼部分234。在該實(shí)施例中，這些翼部分234在STI區(qū)域210上方延伸。這些翼部分234對本發(fā)明來說不是必需的，但的確對增加浮柵230的與后續(xù)形成于其上并環(huán)繞其的字線相耦合的表面積起作用。此外，浮柵230在STI區(qū)域上方的延伸容許在x方向上分離相鄰浮柵的蝕刻工藝與STI區(qū)域210之間存在某種錯(cuò)位。
該實(shí)施例的第一及第二浮柵部分231、232均由經(jīng)摻雜的多晶硅制成。多晶硅也可以未經(jīng)摻雜的形式沉積，并在此后進(jìn)行植入以形成經(jīng)摻雜的多晶硅。也可使用其他合適的導(dǎo)電材料代替經(jīng)摻雜的多晶硅。
圖2(A)顯示字線250在x方向上延伸穿過陣列。字線250覆蓋浮柵230的某些部分并還部分地環(huán)繞浮柵230。在所示實(shí)施例中，字線250覆蓋第一浮柵部分231的上表面233的外露部分并包圍第二浮柵部分232的上表面及各側(cè)。第二浮柵部分232增加浮柵的耦合浮柵230及控制柵的表面積。與傳統(tǒng)浮柵相比，該增加的面積提高了耦合比率。例如，與在x及y方向上具有尺寸D的傳統(tǒng)柵極相比，具有在x及y方向上具有尺寸D的第一浮柵部分的此實(shí)施例的浮柵230可使浮柵230與控制柵之間的耦合面積增加25％。人們已發(fā)現(xiàn)此25％的面積增加會使控制柵與浮柵之間的耦合比率增加8％。通常浮柵230的尺寸D是目前所使用的光刻工藝的最小特征尺寸。然而，并非必需如此。應(yīng)了解，在此種裝置中通常期望減小尺寸，但是本發(fā)明并不限定于任何特定尺寸。
在圖2(A)中未顯示出金屬導(dǎo)體層。由于多晶硅元件通常具有明顯小于金屬的導(dǎo)電率，因此在各單獨(dú)層中包括有金屬導(dǎo)體，其中沿所述多晶硅元件的長度以周期性間隔經(jīng)由任意中間層制作與各自金屬線的連接。同樣，所述字線也可包括一金屬或金屬-硅化物部分以增加字線的電導(dǎo)率。例如，可使用諸如鈷或鎢等耐熔金屬在所述多晶硅層的頂面上形成一硅化物層。所述硅化物材料具有比多晶硅更高的電導(dǎo)率并從而改善沿字線方向的導(dǎo)電性。
圖3(A)及圖3(B)顯示兩個(gè)處于陣列制作中間狀態(tài)的圖2(A)所示陣列的正交剖面圖。圖3(A)顯示沿截面II-II截取的圖2(A)y方向上的視圖。圖3(B)顯示沿截面I-I截取的圖2(A)中所示x方向上的視圖。在圖3(B)中，已形成了各STI區(qū)域210且在其中間已形成了柵極介電條帶310及多晶硅條帶320。這些多晶硅條帶320后續(xù)會形成各個(gè)單獨(dú)的浮柵部分。圖3(A)顯示沿一個(gè)此種條帶320的剖面。圖3(B)給出相同結(jié)構(gòu)處于相同制作階段、但是沿垂直于圖3(A)中方向的視圖。在圖3(B)中可見三個(gè)多晶硅條帶320及位于其間的STI區(qū)域210。此一結(jié)構(gòu)的典型的多晶硅厚度為約400埃。通常STI高于多晶硅條帶320的上表面約400埃延伸且STI可在所述襯底的表面370之下2000埃延伸以隔離存儲單元串。
圖4(A)與4(B)顯示在沉積掩膜材料(在該實(shí)例中為氮化硅(氮化物))、隨后進(jìn)行圖案化與蝕刻步驟后分別與圖3(A)及3(B)相同的視圖。圖4(A)的第一視圖顯示由此步驟形成的分離的氮化硅部分410。也顯示了由所述圖案化及蝕刻工藝形成的各個(gè)單獨(dú)的多晶硅第一浮柵部分231。多晶硅及氮化硅以相同的圖案蝕刻，以便每個(gè)第一多晶硅浮柵部分231均具有一氮化硅部分410覆蓋其上。氮化硅部分410為在x方向上延伸穿過襯底的條帶。當(dāng)這些氮化硅條帶410替代字線但隨后被移除時(shí)，其用作空字線。在圖4(A)中已蝕刻了圖3(A)中沿y方向延伸的多晶硅條帶320，以便僅留下由氮化硅部分410覆蓋的第一浮柵部分231。所述氮化硅部分410在后續(xù)植入步驟中用作掩膜層。
在植入期間，通過在襯底350的外露區(qū)域中植入雜質(zhì)形成源極/漏極區(qū)域240。在該實(shí)例中，僅有的外露區(qū)域?yàn)槲幢坏谝欢嗑Ч璨糠?31覆蓋的STI區(qū)域210與氮化硅部分410之間的區(qū)域?？筛鶕?jù)所需的電氣特性而植入不同的雜質(zhì)。例如，可使用砷離子來形成一摻雜為n+的區(qū)域。
在對源極/漏極區(qū)域240實(shí)施植入后，在襯底表面上沉積二氧化硅，從而填充各氮化硅部分410之間的區(qū)域并覆蓋于氮化硅部分410上面。移除沉積在氮化硅部分410上的多余二氧化硅。例如，可通過終止于氮化硅上的二氧化硅間隔層蝕刻來蝕刻多余的二氧化硅。另一選擇為，多余二氧化硅可通過化學(xué)機(jī)械拋光(CMP)來移除。蝕刻或CMP的結(jié)果是得到一個(gè)基本平坦的表面。二氧化硅及氮化硅部分均暴露于此表面上。然后使用例如磷酸(H3P04)條帶來移除氮化硅部分。由此剩下圖5(A)中所示的結(jié)構(gòu)。
圖5(A)及5(B)顯示在植入步驟、沉積二氧化硅及移除氮化硅之后與上述附圖相同的視圖。所述植入?yún)^(qū)域240沿y方向在浮柵231之間延伸。在x方向上，其延伸至STI區(qū)域。二氧化硅形成一包含二氧化硅部分520的圖案化層，這使得多晶硅第一浮柵部分231外露。二氧化硅部分520之間形成溝槽，外露的多晶硅第一浮柵部分231位于溝槽底部。由此形成的二氧化硅圖案化層自對準(zhǔn)多晶硅第一浮柵部分231，因?yàn)閳D案化層中的開孔是由多晶硅部分231的位置決定。
圖6(A)和6(B)顯示在已沉積氮化硅間隔層并將其回蝕以形成所示位于二氧化硅部分520各側(cè)上的間隔層610之后，與前面相同的視圖。例如，可沉積500埃的氮化硅，然后可執(zhí)行氮化硅間隔層蝕刻以在氮化硅中形成一暴露出第一浮柵部分231的開孔。間隔層610將相鄰二氧化硅部分520之間的開孔減小至各間隔層610之間的窄得多的間隙。此間隙自第一浮柵部分231的上表面233向上延伸。沉積多晶硅來填充此間隙并形成一在物理上及電氣上與第一多晶硅浮柵部分231連續(xù)的多晶硅元件620。例如，可沉積500埃的多晶硅來填充間隔層610之間的間隙并形成多晶硅元件620。通常將多晶硅沉積至一大于所需的高度以形成多晶硅元件620并隨后將其回蝕至合適的高度。此回蝕工藝移除多余的多晶硅。因此，在多晶硅沉積之后，蝕刻多晶硅來產(chǎn)生圖6(B)中所示的結(jié)構(gòu)。此時(shí)，在該工藝中，多晶硅元件620在x方向上延伸，從而形成橫穿過單元串的連續(xù)帶。
圖7(A)與圖7(B)顯示在將多晶硅元件620蝕刻形成每個(gè)單元的第二浮柵部分232后與前面相同的視圖。因此，為每個(gè)單元形成單獨(dú)的浮柵230。此即稱作“狹縫蝕刻”。以通過光刻步驟確定的圖案進(jìn)行蝕刻，所述光刻步驟要求所需蝕刻圖案與已有結(jié)構(gòu)對準(zhǔn)。在所示實(shí)例中，各個(gè)單獨(dú)浮柵230之間所形成的間隙窄于其下方的STI區(qū)域210的寬度。這容許蝕刻圖案與STI區(qū)域210圖案的對準(zhǔn)存在一定誤差。
圖8(A)和8(B)顯示在移除氮化硅間隔層610并沉積介電層810之后與前面相同的視圖。可使用H3PO4形成氮化硅條帶。移除氮化硅間隔層610會使第二多晶硅部分232在與二氧化硅結(jié)構(gòu)520相對的側(cè)上外露，并還暴露出第一多晶硅部分231的上表面233。沉積一介電層810以覆蓋多晶硅部分的所有外露表面。在該實(shí)例中，沉積了一ONO層。該層可由約50埃的二氧化硅后隨約80埃的氮化硅再后隨約50埃的二氧化硅構(gòu)成。
圖9(A)及圖9(B)顯示在形成控制柵后與前面相同的視圖。該實(shí)例中的控制柵是由經(jīng)摻雜的多晶硅910形成的導(dǎo)電性柵極。沉積約1500埃的多晶硅來填充各二氧化硅部分520之間的溝槽?？蓪λ龆嗑Ч柽M(jìn)行回蝕或使其經(jīng)受CMP來移除多余多晶硅。所述蝕刻或CMP步驟會移除覆蓋在二氧化硅部分520上的多晶硅，且在到達(dá)二氧化硅部分520時(shí)終止。多晶硅910從四個(gè)側(cè)面及從上面圍繞第二多晶硅浮柵部分232。多晶硅910在每個(gè)浮柵上形成一導(dǎo)電柵極。所述導(dǎo)電柵極可用作控制柵極以編程并讀取所述浮柵。多晶硅910形成延伸穿過所述襯底的字線。一行中各存儲單元的控制柵通過多晶硅字線連接于一起。
介電層810使控制柵多晶硅910與浮柵230分離。因其位于這兩個(gè)多晶硅層之間，故通常稱其為“多晶硅間介電層”。介電層810使控制柵與浮柵隔離而不能直接電連接，但允許其電耦合。每個(gè)浮柵230借助一柵極介電層310(通常為二氧化硅)與所述襯底電隔離。此種電隔離允許浮柵230用作一電荷存儲單元。所述薄柵極介電層310允許電荷在某些條件下進(jìn)入浮柵230。浮柵230中電荷的存在可通過其對流經(jīng)源極/漏極區(qū)域240之間的電流的作用檢測到。浮柵中的電荷電平可對應(yīng)于邏輯電平，因而數(shù)據(jù)可存儲在所述單元中。
若需要，可以通過在多晶硅上增加一金屬或金屬-硅化物層來使字線的導(dǎo)電性更強(qiáng)。這可通過沉積一耐熔金屬然后退火以形成一硅化物來實(shí)現(xiàn)。例如，可在硅上沉積鈷(Co)然后退火以形成硅化鈷(CoSi2)。也可通過化學(xué)氣體沉積(CVD)來形成硅化物層。例如，可進(jìn)行硅化鎢(WSi2)的CVD。
結(jié)論上述說明詳細(xì)描述了本發(fā)明的特定實(shí)施例并描述了使用特定陣列架構(gòu)的本發(fā)明實(shí)施例。然而，本發(fā)明并非限定于所揭示實(shí)施例或限定于在所給出實(shí)例中使用的特定架構(gòu)。應(yīng)了解，本發(fā)明有權(quán)在隨附權(quán)利要求書的整個(gè)范圍內(nèi)受到保護(hù)。
權(quán)利要求
1.一種在一半導(dǎo)體襯底表面上制作一非易失性存儲單元陣列的方法，其包括在所述襯底表面上形成一第一浮柵部分陣列，在所述第一浮柵部分陣列與所述襯底表面之間具有一柵極介電層，在所述襯底的未被第一浮柵部分覆蓋的區(qū)域上形成一掩膜層，以使所述掩膜層中的一開孔圖案自對準(zhǔn)于所述第一浮柵部分，在第一浮柵部分上在所述掩膜層中的所述開孔中形成側(cè)壁元件，形成在至少一個(gè)方向上由所述側(cè)壁元件界定并接觸所述第一浮柵部分的第二浮柵部分。
2.如權(quán)利要求1所述的方法，其中通過如下方式形成所述第一浮柵部分沉積一層?xùn)艠O材料，其后在所述柵極材料上沉積一層介電材料，其后以相同的圖案蝕刻所述介電材料及柵極材料以形成包含由介電材料覆蓋的第一浮柵部分的結(jié)構(gòu)。
3.如權(quán)利要求2所述的方法，其進(jìn)一步包括當(dāng)存在由介電材料覆蓋的第一浮柵部分時(shí)在所述襯底中植入雜質(zhì)，以便僅在所述襯底的未被由介電材料覆蓋的浮柵部分所覆蓋的區(qū)域中植入雜質(zhì)。
4.如權(quán)利要求2所述的方法，其中通過如下方式形成所述掩膜層在所述襯底的所述表面上沉積掩膜層材料，且其后移除覆蓋在由介電材料所覆蓋的第一浮柵部分上的掩膜層材料。
5.如權(quán)利要求4所述的方法，其中在移除覆蓋在由介電材料覆蓋的第一浮柵部分上的所述掩膜層材料之后，移除所述介電材料。
6.如權(quán)利要求1所述的方法，其中通過沉積及回蝕氮化硅形成所述側(cè)壁部分。
7.如權(quán)利要求1所述的方法，其中通過沉積及回蝕多晶硅形成所述第二浮柵部分。
8.如權(quán)利要求1所述的方法，其進(jìn)一步包括移除所述側(cè)壁元件，從而暴露出所述第一及第二浮柵部分的表面，在所述暴露出的浮柵部分表面上形成一介電層，及形成在至少一個(gè)方向上延伸穿過所述浮柵并接觸所述介電層的導(dǎo)電柵極。
9.如權(quán)利要求8所述的方法，其中所述介電層是一ONO層。
10.如權(quán)利要求8所述的方法，其中所述導(dǎo)電柵極朝所述半導(dǎo)體襯底的所述表面延伸，以便所述導(dǎo)電柵極的最低末端比所述第二浮柵部分的最高末端更接近所述半導(dǎo)體襯底的所述表面。
11.如權(quán)利要求10所述的方法，其中所述導(dǎo)電柵極延伸以從上面及在四個(gè)側(cè)面上包圍所述第二浮柵部分。
12.如權(quán)利要求8所述的方法，其進(jìn)一步包括如下步驟在所述導(dǎo)電多晶硅柵極上沉積一金屬并暴露至升高的溫度以產(chǎn)生一硅化物層。
13.一種在一襯底的一表面上布置成串形式的導(dǎo)電浮柵非易失性存儲單元陣列，每個(gè)串都包含沿所述串對準(zhǔn)且通過隔離元件與相鄰串分離的浮柵，其中所述浮柵分別包含一具有一上表面及一下表面的第一浮柵部分，上表面及下表面二者均平行于所述襯底的所述表面；及一自所述第一浮柵部分的所述上表面的一第一區(qū)域延伸出的第二浮柵部分，且其中所述第一區(qū)域沿所述串的方向位于所述第一浮柵部分的所述上表面的一第二區(qū)域與一第三區(qū)域之間。
14.如權(quán)利要求13所述的存儲單元陣列，其中每個(gè)第二浮柵部分都自所述第一浮柵部分的所述上表面延伸以形成一倒T形剖面形狀。
15.如權(quán)利要求13所述的存儲單元陣列，其中所述第二浮柵部分在一垂直于所述串的方向的方向上至少延伸至所述第一浮柵部分的所述上表面的邊緣，且所述第二浮柵部分不沿所述串的方向延伸至所述第一浮柵部分的所述上表面的邊緣。
16.如權(quán)利要求13所述的存儲單元陣列，其中所述第二浮柵部分在所述第一浮柵部分的所述上表面處自一隔離元件延伸至一相鄰隔離元件，且在所述第一隔離元件及所述第二隔離元件上方在一高于所述第一浮柵的所述表面的水平面處延伸。
17.一種在一串浮柵中的浮柵，所述浮柵包括一延伸穿過一襯底的表面的第一浮柵部分及一沿一垂直于所述襯底的所述表面的平面延伸的第二浮柵部分，且其中所述第二浮柵部分的所述平面平分所述第一浮柵部分，且其中所述第二浮柵部分的所述平面垂直于所述串。
18.一種在一半導(dǎo)體襯底表面上制作一非易失性存儲單元陣列的方法，其包括形成一第一浮柵部分陣列，其中每個(gè)第一浮柵部分在實(shí)體上與相鄰第一浮柵部分分離，其后形成自第一浮柵部分延伸出的第二浮柵部分，其中每個(gè)第二浮柵部分沿一垂直于所述襯底表面的平面的平面延伸，且其中所述第二浮柵部分的所述平面平分所述第一浮柵部分。
19.如權(quán)利要求18所述的方法，其中所述第一浮柵部分是正方形形狀，且所述第二部分自一大約是所述正方形的一中線的線延伸。
全文摘要
本發(fā)明揭示浮柵結(jié)構(gòu)(230)，其具有一遠(yuǎn)離襯底表面延伸的凸出物。此凸出物(232，234)可為浮柵提供用于耦合浮柵與控制柵的增加的表面積。在一個(gè)實(shí)施例中，字線在浮柵的每一側(cè)上向下延伸以屏蔽同一串中的各相鄰浮柵。在另一實(shí)施例中，揭示一種用于制作具有凸出物的浮柵的方法。該凸出物可形成為自對準(zhǔn)于浮柵的其余部分。
文檔編號H01L21/8247GK101019215SQ200480020878
公開日2007年8月15日 申請日期2004年6月9日 優(yōu)先權(quán)日2003年6月20日
發(fā)明者杰弗里·盧策, 圖安·法姆, 亨利·錢, 喬治·瑪塔米斯 申請人:桑迪士克股份有限公司