專利名稱：半導(dǎo)體器件及其制造方法
相關(guān)申請本申請要求2004年1月9日提交的日本專利申請No.2004-004509的優(yōu)先權(quán)，其內(nèi)容并入本申請作為參考。
背景技術(shù)：
本發(fā)明涉及一種用于半導(dǎo)體器件和其制造方法的技術(shù)。更具體地，本發(fā)明涉及一種能對半導(dǎo)體襯底(substrate)上設(shè)置的介電膜的蝕刻進(jìn)行更好控制的技術(shù)。
日本未審查專利公開No.2001-332510(專利文獻(xiàn)1)公開了一種技術(shù)，通過減少對半導(dǎo)體襯底的過度蝕刻，即使是在高長寬比的接觸孔處，減少對半導(dǎo)體襯底的損害和腐蝕。通過干蝕刻在半導(dǎo)體襯底上形成的介電膜形成這里的接觸孔，由此暴露出半導(dǎo)體襯底。
在根據(jù)該技術(shù)制造半導(dǎo)體器件中，在帶有擴(kuò)散層的半導(dǎo)體襯底上依次形成一層薄的富硅介電膜和一層厚的包含硼磷硅玻璃(BPSG，boron-doped phospho-silicate glass)的層間介電膜，光刻膠膜作為掩模形成，并且采用光刻膠膜作掩模干蝕刻層間介電膜和富硅介電膜。由此形成延伸至擴(kuò)散層的接觸孔。在該工序中，通過控制蝕刻氣體的組分，使得蝕刻一旦進(jìn)行到富硅介電膜表面立即停止。然后采用具有不同組分的另一種蝕刻氣體蝕刻富硅介電膜。
富硅介電膜為硅含量(SiOx，其中1≤x≤2)大于常規(guī)氧化硅膜的介電膜，并且例如通過采用2∶1的SiH4和O2的氣體混合物進(jìn)行等離子體化學(xué)汽相沉積(等離子體CVD)制備。
日本未審查專利公開No.2001-85523(專利文獻(xiàn)2)公開了一種技術(shù)，減少在半導(dǎo)體襯底上形成雙重波紋結(jié)構(gòu)中的額外加工步驟。
該出版物中所公開的形成雙重波紋的加工方法包括下列步驟(a)形成一個堆疊層，包括第一介電層、第二介電層和一個蝕刻停止層，(b)在第一介電層和第二介電層中的一個中形成第一開口，和(c)在第一介電層、第二介電層和蝕刻停止層中的至少兩個中形成第二開口，其中第二開口比第一開口小，并且在至少部分基底處形成。
第一介電層和第二介電層各包括一個氧化硅介電膜如硼磷硅玻璃(BPSG)膜和一個紡絲狀玻璃(SOG，spin-on-glass)膜。蝕刻停止層包含在選擇性蝕刻方面抗蝕刻性比第二介電層更大的材料。該材料的例子為Ta(鉭)、TaN(氮化鉭)、氮化硅、富硅氧化物和多層氧化硅電介質(zhì)。
日本未審查專利公開No.2000-260871(專利文獻(xiàn)3)公開了一種技術(shù)，解決在半導(dǎo)體襯底上形成具有不同深度的接觸孔中的問題。
在上面剛提到的出版物中所公開的制造半導(dǎo)體器件的方法包括下列步驟在具有臺階并被設(shè)置在半導(dǎo)體襯底上的底基層電路布圖上方形成第一層介電膜，在第一層介電膜上形成第二層介電膜，平整第二層介電膜的表面，和形成多個具有不同深度的接觸孔，該接觸孔從第一層和第二層介電膜延伸至底基層電路布圖。在相同蝕刻條件下第一層介電膜和第二層介電膜具有不同的蝕刻速率(etching rate)。第一層介電膜作為對抗用于平整第二層介電膜的化學(xué)和機(jī)械拋光(CMP)的停止膜。
發(fā)明概述在半導(dǎo)體存儲裝置如閃存(flash memories)和DRAM中，失效的存儲單元被轉(zhuǎn)換為冗余存儲單元(redundant memory cell)，以避免或補(bǔ)救故障。通過在電路的一部分中形成熔絲(fuse)和典型地通過激光作用燒斷熔絲，實施該轉(zhuǎn)換。
該熔絲一般與半導(dǎo)體襯底上的存儲元件上的布線同時形成。一旦完成晶片加工，就用介電膜覆蓋布線層如熔絲的頂部。但是在深入研究之后，本發(fā)明人首次發(fā)現(xiàn)了常規(guī)技術(shù)中的下列問題。
具體地，如果覆蓋熔絲的介電膜過厚，會因為能量不足而不能燒斷熔絲，即使從上面向熔絲施加激光也是如此。因此，一般在晶片加工的最后步驟中還蝕刻位于熔絲上的表面保護(hù)膜(介電膜)，以減少位于熔絲上的介電膜的厚度，其中蝕刻覆蓋最上層布線的表面保護(hù)膜(介電膜)，暴露出部分最上層布線，形成鍵合焊盤(bonding pad)。相反，位于熔絲上的介電膜過薄會引起熔絲侵蝕，這是因為水和其它雜質(zhì)穿過位于熔絲上的介電膜并接觸到熔絲?？刂聘采w熔絲的介電膜的厚度是影響所得半導(dǎo)體器件成品率和可靠性的關(guān)鍵因素。
在通過蝕刻層間介電膜形成連接上層和下層布線的通孔中，會因為光掩模位置不正而出現(xiàn)下層布線與通孔的相對位置不正(misregistration)。該位置不正的問題越來越嚴(yán)重，因為隨著半導(dǎo)體器件封裝密度的增加，布線尺寸變得越來越小。
更具體地，如果在下層布線和通孔處于相對位置不正時蝕刻層間介電膜，則還會過度蝕刻覆蓋位于下層布線、半導(dǎo)體元件和半導(dǎo)體襯底之下的布線的介電膜。這會引起埋入通孔的金屬插塞與半導(dǎo)體元件和/或半導(dǎo)體襯底之間短路。
因此，本發(fā)明的一個目的是提供一種技術(shù)，通過對設(shè)置在半導(dǎo)體襯底上的介電膜的蝕刻進(jìn)行更好的控制，從而最優(yōu)化位于熔絲上的介電膜的厚度。
本發(fā)明的另一個目的是提供一種技術(shù)，即使在下層布線和通孔處于相對位置不正時通過蝕刻層間介電膜形成連接上層和下層布線的通孔，也能防止過度蝕刻位于下層布線之下的介電膜。
本發(fā)明典型地提供下列內(nèi)容。
本發(fā)明第一個方面提供一種半導(dǎo)體器件，其包括半導(dǎo)體襯底和設(shè)置在半導(dǎo)體襯底上的多層布線，中間插入層間介電膜，其中至少包括氧化硅膜和富硅氧化物膜的第一介電膜被設(shè)置在最上層布線之上，設(shè)置鍵合焊盤取代部分第一介電膜，并且熔絲設(shè)置在位于最上層布線之下的布線層中。
本發(fā)明第二個方面提供一種半導(dǎo)體器件，其包括半導(dǎo)體襯底，設(shè)置在半導(dǎo)體襯底上的第一介電膜，經(jīng)由第一介電膜設(shè)置在半導(dǎo)體襯底上的富硅氧化物膜，設(shè)置在富硅氧化物膜上的第一層布線，設(shè)置在第一層布線上并包括氧化硅膜的層間介電膜，和設(shè)置在層間介電膜上的第二層布線，其中通過設(shè)置在層間介電膜中的通孔使第一層布線和第二層布線相互電連接。
本發(fā)明第三個方面提供一種制造半導(dǎo)體器件的方法，包括下列步驟(a)在半導(dǎo)體襯底上形成多層布線，中間插入層間介電膜；(b)在形成多層布線的最上層布線的步驟之前在半導(dǎo)體襯底上形成熔絲；(c)在最上層布線上形成包括氧化硅膜和富硅氧化物膜的第一介電膜；和(d)蝕刻第一介電膜以暴露出部分最上層布線，由此形成鍵合焊盤和開孔，開孔位于熔絲之上。
此外，本發(fā)明第四方面有利地提供一種制造半導(dǎo)體器件的方法，包括下列步驟(a)在半導(dǎo)體襯底上形成第一介電膜，并在第一介電膜上形成富硅氧化物膜；(b)在富硅氧化物膜上形成第一層布線，并且在第一層布線上形成層間介電膜，該層間介電膜包括氧化硅膜；(c)蝕刻層間介電膜，由此形成延伸至第一層布線的通孔；和(d)蝕刻之后在層間介電膜上形成第二層布線，由此通過通孔使第二層布線與第一層布線電連接。
本發(fā)明的典型的優(yōu)點(diǎn)如下。
本發(fā)明對于設(shè)置在半導(dǎo)體襯底上的介電膜的蝕刻能夠進(jìn)行更好的控制。
此外，本發(fā)明能改善半導(dǎo)體器件的成品率和可靠性。
附圖簡述

圖1、2、3、5、6、7、8和10是半導(dǎo)體襯底主體部分的剖視圖，依次說明作為本發(fā)明一個實施方式的制造半導(dǎo)體器件的方法。
圖4是說明熔絲和設(shè)置在熔絲兩邊的金屬插塞位置的平面圖。
圖9是說明熔絲和設(shè)置在熔絲上的開孔位置的平面圖。
圖11是說明最上層布線和在部分最上層布線中形成的鍵合焊盤位置的平面圖。
圖12、13、14、15和16是半導(dǎo)體襯底主體部分的剖視圖，依次說明作為本發(fā)明另一個實施方式的制造半導(dǎo)體器件的方法。
圖17是半導(dǎo)體襯底主體部分的剖視圖，說明作為本發(fā)明又一個實施方式的制造半導(dǎo)體器件的方法。
圖18是說明當(dāng)富硅氧化物膜作為富硅氧化硅膜時形成富硅氧化物膜和氧化硅膜的舉例性順序的視圖。
具體實施例方式
的說明參考下列幾個實施方式及附圖進(jìn)一步詳細(xì)說明本發(fā)明。在附圖中，分別用相同的參考標(biāo)記表示相同的部件，省去其重復(fù)說明。
第一個實施方式參考圖1至11一步一步地按順序說明制造半導(dǎo)體器件的方法。在該方法中，在設(shè)置在熔絲上的介電膜中形成開孔。各個剖視圖中的左側(cè)部分各自表示熔絲形成區(qū)域，其右側(cè)區(qū)域表示鍵合焊盤(下文中稱為“焊盤”)形成區(qū)域。
參考圖1，例如根據(jù)常規(guī)制造方法在半導(dǎo)體襯底1(下文中稱為“襯底”)上首先形成裝置隔離槽2、p型井3、作為閃存的存儲單元Qs和作為外圍電路的n溝道MISFET Qn。襯底1包括例如p型單晶硅。接著，通過化學(xué)汽相沉積(CVD)在存儲單元Qs和n溝道MISFET上形成介電膜如氧化硅膜12和13。然后在氧化硅膜13上形成第一層布線14和15。
作為閃存的存儲單元Qs各自包括例如設(shè)置在p型井3中的n型半導(dǎo)體區(qū)域8和三個柵(gate)，即浮動?xùn)?、控制柵10和選擇器柵11。浮動?xùn)?設(shè)置在相鄰兩個選擇器柵11之間。通過介電膜如第一柵氧化膜4a的作用使浮動?xùn)?和p型井3相互隔離。同樣地，通過層間介電膜如氧化硅膜9的作用使浮動?xùn)?和選擇器柵11相互隔離，通過介電膜如第二柵氧化膜4b的作用使浮動?xùn)?和控制柵10相互隔離?？刂茤?0縱向(寫字線方向；圖中的橫向)延伸并構(gòu)成字線(wordline)。選擇器柵11列向(column-wise)延伸，即橫向垂直于字線。n型半導(dǎo)體區(qū)域8列向延伸，即橫向垂直于寫字線，并作為局部位線(bit line)。
構(gòu)成閃存外圍電路的n溝道MISFET Qn包括柵氧化膜4、n型半導(dǎo)體區(qū)域6和柵電極5。外圍電路包括該n溝道MISFET Qn和p溝道MISFET(未示出)。
通過化學(xué)機(jī)械拋光(CMP)平整覆蓋存儲單元Qs和n溝道MISFETQn的氧化硅膜13的表面。第一層布線14與n溝道MISFET Qn電連接，第一層布線15與存儲單元Qs電連接。第一層布線14和15各自包括金屬膜或金屬氮化物膜如鎢(W)膜、鈦(Ti)膜、氮化鈦(TiN)膜、鋁合金膜或包含Ti膜和TiN膜的多層膜。
接著，參考圖2，通過CVD在第一層布線14和15上沉積氧化硅膜16和17。通過化學(xué)機(jī)械拋光平整氧化硅膜17的表面。然后在氧化硅膜16和17中形成通孔18，之后在通孔18內(nèi)部插入金屬插塞19。然后在氧化硅膜17上形成第二層布線20和熔絲21。金屬插塞19用來電連接第二層布線20與第一層布線14，并且包括Ti膜、TiN膜和W膜。第二層布線20和熔絲21包含與第一層布線14和15相同的材料。熔絲21用作將失效的存儲單元Qs轉(zhuǎn)換為冗余存儲單元的開關(guān)。典型地通過激光作用燒斷熔絲21，將失效的存儲單元Qs轉(zhuǎn)換為冗余存儲單元。
接著，參考圖3，通過CVD在第二層布線20和熔絲21上形成氧化硅膜23和24。通過化學(xué)機(jī)械拋光平整氧化硅膜24的表面。在熔絲的兩邊的氧化硅膜23和24中形成通孔25，并且在通孔25內(nèi)部插入金屬插塞26。金屬插塞26用作阻隔層，防止熔絲21侵蝕。該侵蝕例如由透過在后續(xù)步驟中形成于熔絲21之上的開孔的水汽引起。金屬插塞26由與下層金屬插塞19相同的材料(Ti膜，TiN膜和W膜)形成。參考圖4，金屬插塞26設(shè)置成與熔絲21平行。
參考圖5，在氧化硅膜24上形成第三層布線27。第三層布線27用作閃存的最上層布線，并由與下層布線(第一層布線14和15，和第二層布線20)相同的材料形成。
參考圖6，在第三層布線27上沉積一層富硅氧化物(下文中稱為SRO)膜28。SRO膜28的硅含量比常規(guī)氧化硅膜大，其Si對氧的組成比率為1∶2。即，下層的SRO膜28的硅含量比上層的介電膜29(氧化硅膜29)大。通過等離子體CVD采用與形成常規(guī)氧化硅膜相同的氣體如SiH4和O2氣體形成該SOR膜28。在該情況中，SiH4和O2氣體的比率設(shè)置成高于形成常規(guī)氧化硅膜中所用的比率。SRO膜28的厚度設(shè)為，例如約70nm。
參考圖7，然后通過等離子體CVD在SRO膜28上形成氧化硅膜29，并且通過等離子體CVD在氧化硅膜29上形成氮化硅膜30。氧化硅膜29和氮化硅膜30的厚度分別設(shè)為，例如約900nm和約700nm。
圖18是說明當(dāng)SRO膜28作為富硅氧化硅膜形成時，SRO膜28和氧化硅膜29的膜形成順序示例的視圖。在氣體序列中的數(shù)字各自表示以sccm計(cm3/min)的氣體的供應(yīng)量。在上層電極HF功率和下層電極LF功率的序列中的數(shù)字各自表示以W計的高頻功率。
例如通過等離子體CVD采用硅烷氣體可形成本文中的SRO膜28。本文中所用的等離子體CVD裝置可以是，例如平行板反應(yīng)器。作為加工氣體，可使用例如含硅烷氣體如單硅烷(SiH4)、氧氣(O2氣體)和稀釋氣如氬(Ar)的氣體混合物?？墒褂昧硪环N硅烷氣體如二硅烷(Si2H6)氣體和四乙氧基硅烷(TEOS)氣體取代單硅烷氣體?？墒褂煤鯕怏w如一氧化二氮(N2O)氣體或臭氧(O3)氣體取代氧氣。t0與t1之間的時期為空白時間；t2與t5之間的時期表示SRO膜28的膜形成時間；t5與t8之間的時期表示氧化硅膜29的膜形成時間。在時間t1時開始加熱晶片1W并向反應(yīng)室充入氬和氧。在時間t2時開始充入單硅烷。為了形成作為富硅膜的SRO膜28，在SRO膜28的膜形成中單硅烷流動速率設(shè)置成大于氧化硅膜29的。在SRO膜28的膜形成中單硅烷、氧氣和氬氣的流動速率分別設(shè)置成，例如約77sccm(即，77cm3/min)、約97sccm和約90sccm。在氧化硅膜29的膜形成中單硅烷、氧氣和氬氣的流動速率分別設(shè)置成，例如約70sccm、約90sccm和約90sccm。
當(dāng)下層SRO膜28作為硅含量大于上層氧化硅膜29的氧化硅膜形成時，可在一個等離子體CVD裝置的反應(yīng)室中形成SRO膜28和氧化硅膜29，使得前者具有比后者更高的硅含量。這縮短了膜形成的時間周期。此外，可連續(xù)和穩(wěn)定地形成SRO膜28和氧化硅膜29，并且雜質(zhì)的污染較少。這改善了膜形成工藝的可靠性。
當(dāng)在SRO膜28上形成包括氧化硅膜29和氮化硅膜30的厚介電膜時，介電膜的厚度在第三層布線27之上的區(qū)域和其下沒有形成第三層布線27的區(qū)域如熔絲21之上的區(qū)域之間有變化。特別地，位于熔絲21上的介電膜包括至少氧化硅膜和SRO膜。此外，SRO膜構(gòu)成位于熔絲21上的介電膜的最低層，并且因此能用作蝕刻氧化硅膜中的蝕刻停止層。
參考圖8，在熔絲21上方形成開孔，由此將位于熔絲21上的介電膜的厚度設(shè)置成所希望的水平。圖9說明在熔絲21上方形成的開孔31和熔絲21的平面圖樣(位置)的例子。
采用光刻膠膜(未示出)作掩模對熔絲21上方區(qū)域內(nèi)的包括氧化硅膜29和氮化硅膜30的介電膜進(jìn)行干蝕刻，形成開孔31。在該工序中，也對第三層布線27上方區(qū)域內(nèi)的包括氧化硅膜29和氮化硅膜30的介電膜進(jìn)行干蝕刻，以暴露出部分第三層布線27，由此形成鍵合焊盤。
在干蝕刻氮化硅膜30之后對氧化硅膜29的蝕刻中，SRO膜28用作蝕刻停止層，這是因為氧化硅膜29和下層SRO膜28具有不同的蝕刻速率。特別地在第三層布線27之上和熔絲21之上區(qū)域中的SRO膜表面處停止蝕刻，即使包括氧化硅膜29和氮化硅膜30的介電膜厚度在第三層布線27之上和熔絲21之上的區(qū)域之間不同。
接著，參考圖10，通過改變蝕刻條件除去開孔31(通孔31)底部處和第三層布線27上方的區(qū)域中的SRO膜28。這使得部分第三層布線27被暴露出來，由此形成鍵合焊盤27p并控制位于熔絲21上的介電膜的厚度。在該工序中，位于SRO膜28之下的氧化硅膜24和第三層布線27幾乎不被蝕刻，這是因為這些膜具有與SRO膜28不同的蝕刻速率。圖11說明了第三層布線27和通過暴露部分第三層布線27所形成的鍵合焊盤27p的平面圖樣(位置)的例子。在后續(xù)步驟中將Au導(dǎo)線和元件結(jié)合到鍵合焊盤27p的表面上。
根據(jù)本實施方式(第一個實施方式)，用作蝕刻停止層的SRO膜28設(shè)置在氧化硅膜29下面。然后，在用作最上層布線的第三層布線27上形成包括氧化硅膜29和氮化硅膜30的厚介電膜，并且干蝕刻該介電膜，由此形成開孔31和鍵合焊盤27p。這能更好地控制氧化硅膜29的蝕刻量，即使包括氧化硅膜29和氮化硅膜30的介電膜在第三層布線27之上的區(qū)域和熔絲21之上的區(qū)域之間具有不同的厚度。這里的熔絲用作第二層布線。因此，能在形成開孔31的過程中防止過度蝕刻下層介電膜，并且能最優(yōu)化位于熔絲21上的介電膜的厚度。這能改善半導(dǎo)體器件如閃存的成品率和可靠性。
在本實施方式中SRO膜28設(shè)置在氧化硅膜29下面，但是也可設(shè)置成與氧化硅膜29相鄰，即在氧化硅膜29和氮化硅膜30之間?；蛘?，SRO膜28可設(shè)置在氧化硅膜29內(nèi)部構(gòu)成多層結(jié)構(gòu)，其按順序包括氧化硅膜29、SRO膜28和氧化硅膜29。在任何情況下，都能獲得與SRO膜28形成于氧化硅膜29之下的情況相同的優(yōu)點(diǎn)。
第二個實施方式參考圖12至16說明制造半導(dǎo)體器件的另一種方法。在該方法中，在布線上方的介電膜中形成通孔。
首先，參考圖12，根據(jù)常規(guī)制造工序在襯底1上形成裝置隔離槽2、p型井3、n溝道MISFET Qn和其它元件。通過CVD在n溝道MISFET上形成介電膜如氧化硅膜13，通過化學(xué)機(jī)械拋光平整氧化硅膜13的表面，并且在氧化硅膜13上形成SRO膜28。SRO膜28的厚度設(shè)置成，例如約70nm。SRO膜28具有與第一個實施方式相同的結(jié)構(gòu)，并且通過與第一個實施方式相同的制造工序形成。
參考圖13，干蝕刻SRO膜28和氧化硅膜13，形成接觸孔40，在接觸孔40內(nèi)部插入金屬插塞，并且在SRO膜28上形成第一層布線14，并且第一層布線14與n溝道MISFET Qn電連接。
參考圖14，通過CVD在第一層布線14上形成介電膜16和17(氧化硅膜16和17)，并且通過化學(xué)機(jī)械拋光平整氧化硅膜17的表面。與第一個實施方式一樣，可在一個等離子體CVD裝置的反應(yīng)室中連續(xù)形成SRO膜28和介電膜16(氧化硅膜16)。這樣，可縮短膜形成的時間，并且雜質(zhì)的污染較少。這改善了膜形成工藝的可靠性。
參考圖15，在氧化硅膜17上形成光刻膠膜42，并且采用光刻膠膜42作掩模干蝕刻氧化硅膜17和16，由此在第一層布線14上方形成通孔18。在該工序中，由于光掩模位置不正，可能會引起第一層布線14和通孔18之間的相對位置不正。但是根據(jù)本實施方式，即使存在該位置不正，也能防止蝕刻位于通孔18之下的氧化硅膜13，這是因為氧化硅膜16和下層的SRO膜28具有不同的蝕刻速率，并且SRO膜28用作蝕刻停止層。這防止了通孔18穿透氧化硅膜13并延伸至n溝道MISFET Qn和襯底1，而這又防止了n溝道MISFET Qn或襯底1與金屬插塞之間的電短路。在后續(xù)步驟中，金屬插塞將插入通孔18內(nèi)部。
參考圖16，金屬插塞19插入通孔18中，并且在氧化硅膜17上形成第二層布線20。通過與第一個實施方式相同的工序形成金屬插塞19。
本實施方式可避免由布線和通孔之間相對位置不正引起的缺陷，并且改善半導(dǎo)體器件的成品率和可靠性。此外，又可減小布線尺寸和芯片面積。
下面將簡要描述本發(fā)明的典型的優(yōu)點(diǎn)。
通過在蝕刻氧化硅膜(介電膜)的過程中采用富硅氧化物膜作蝕刻停止層，可更精確地蝕刻設(shè)置在半導(dǎo)體襯底上的介電膜。
這能更好地控制設(shè)置在半導(dǎo)體襯底上的氧化硅膜的蝕刻量，而這又能最優(yōu)化位于熔絲上的介電膜的厚度。
在蝕刻氧化硅膜的過程中使用富硅氧化物膜作蝕刻停止層能更好地控制設(shè)置在半導(dǎo)體襯底上的氧化硅膜的蝕刻量。這防止在蝕刻層間介電膜形成連接上層布線與下層布線的通孔的過程中蝕刻位于下層布線之下的介電膜。
在上述實施方式中，SRO膜28設(shè)置在第一層布線14下面。下述方案也是可接受的，即在第一層布線14上形成SRO膜28和氧化硅膜16和17，在蝕刻氧化硅膜16和17的過程中使SRO膜28用作蝕刻停止層，然后干蝕刻SRO膜28，暴露出第一層布線14。在該情況中，通過將與第一層布線14側(cè)壁接觸的區(qū)域中的SRO膜28的厚度設(shè)置成大于光掩模的最大位置偏移量，可確保防止蝕刻氧化硅膜13。
SRO膜28可設(shè)置在氧化硅膜16內(nèi)部，處于氧化硅膜16和氧化硅膜17之間，或者在氧化硅膜17內(nèi)部，并且優(yōu)選設(shè)置成靠近第一層布線14。
在上述實施方式中，通過插入通孔18內(nèi)部的金屬插塞19連接第二層布線20和第一層布線14。下述方案也是可接受的，即第二層布線20設(shè)置在氧化硅膜17上并且在通孔18內(nèi)部，由此直接連接第二層布線20和第一層布線14。
盡管已經(jīng)參考優(yōu)選的實施方式用特定的術(shù)語描述了發(fā)明人作出的發(fā)明，但是本發(fā)明不受限于這些實施方式，并且可在不背離其實際精神和范圍的情況下以各種方式進(jìn)行改進(jìn)。
在蝕刻氧化硅膜的過程中使用硅含量高于常規(guī)氧化硅膜的SRO膜作蝕刻停止層。采用改進(jìn)蝕刻速率的介電膜作蝕刻停止層也能獲得類似的優(yōu)點(diǎn)。通過向氧化硅膜加入氮、氟和碳原子中的至少一種能改變該氧化硅膜的蝕刻速率。
本發(fā)明可用于各種具有熔絲的半導(dǎo)體器件，其中的熔絲用于將失效的存儲單元轉(zhuǎn)換為冗余存儲單元以補(bǔ)救故障。
權(quán)利要求
1.一種半導(dǎo)體器件，包括半導(dǎo)體襯底；和設(shè)置在該半導(dǎo)體襯底上的多層布線，中間插入層間介電膜，其中包含至少氧化硅膜和富硅氧化物膜的第一介電膜被設(shè)置在最上層布線之上，其中設(shè)置鍵合焊盤取代部分第一介電膜，和其中熔絲設(shè)置在位于最上層布線之下的布線層中。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，進(jìn)一步包括取代熔絲之上的部分第一介電膜的開孔。
3.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中用包含氧化硅膜的層間介電膜覆蓋熔絲。
4.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中富硅氧化物膜構(gòu)成第一介電膜的最低層。
5.一種半導(dǎo)體器件，包括半導(dǎo)體襯底；設(shè)置在半導(dǎo)體襯底上的第一介電膜；設(shè)置在第一介電膜上的富硅氧化物膜；設(shè)置在富硅氧化物膜上的第一層布線；設(shè)置在第一層布線上方并包含氧化硅膜的層間介電膜；和設(shè)置在層間介電膜上的第二層布線；其中通過設(shè)置在層間介電膜中的通孔使第一層布線和第二層布線相互電連接。
6.根據(jù)權(quán)利要求5的半導(dǎo)體器件，其中第一介電膜包含氧化硅膜。
7.一種半導(dǎo)體器件，包括半導(dǎo)體襯底；設(shè)置在半導(dǎo)體襯底上的第一介電膜；設(shè)置在第一層介電膜上的第一層布線；設(shè)置在第一層布線上方并包含至少氧化硅膜和富硅氧化物膜的層間介電膜；和設(shè)置在層間介電膜上的第二層布線；其中通過設(shè)置在層間介電膜中的通孔使第一層布線和第二層布線相互電連接。
8.根據(jù)權(quán)利要求7的半導(dǎo)體器件，其中富硅氧化物膜構(gòu)成層間介電膜的最低層。
9.根據(jù)權(quán)利要求7的半導(dǎo)體器件，其中第一層介電膜包含氧化硅膜。
10.一種制造半導(dǎo)體器件的方法，包括下列步驟(a)在半導(dǎo)體襯底上形成多層布線，中間插入層間介電膜；(b)在形成多層布線的最上層布線的步驟之前在半導(dǎo)體襯底上形成熔絲；(c)在最上層布線上形成包含氧化硅膜和富硅氧化物膜的第一介電膜；和(d)蝕刻第一介電膜，暴露出部分最上層布線，由此形成鍵合焊盤和開孔，開孔位于熔絲之上。
11.根據(jù)權(quán)利要求10的方法，進(jìn)一步包括形成作為第一介電膜的最低層的富硅氧化物膜。
12.根據(jù)權(quán)利要求10的方法，進(jìn)一步包括熔絲與位于最上層布線之下的任意布線同時形成。
13.根據(jù)權(quán)利要求10的方法，其中在步驟(d)中，在蝕刻第一介電膜的過程中，蝕刻氧化硅膜的條件和蝕刻富硅氧化物膜的條件彼此不同。
14.一種制造半導(dǎo)體器件的方法，包括下列步驟(a)在半導(dǎo)體襯底上形成多個第一層布線；(b)經(jīng)由第一介電膜在第一層布線上形成多個第二層布線；(c)在第二層布線上形成第二介電膜；和(d)選擇性蝕刻第二介電膜，由此在部分第二層布線之上和在部分第一層布線之上形成開孔，其中第二介電膜包括至少上下兩層，并且下層具有比上層高的硅含量。
15.根據(jù)權(quán)利要求14的方法，其中部分第一層布線起熔絲的作用。
16.根據(jù)權(quán)利要求14的方法，進(jìn)一步包括在一個裝置中連續(xù)形成第一介電膜。
17.根據(jù)權(quán)利要求14的方法，其中在步驟(d)中，在蝕刻第二介電膜的過程中，蝕刻第二介電膜下層的條件和蝕刻第二介電膜上層的條件彼此不同。
18.一種制造半導(dǎo)體器件的方法，包括下列步驟(a)在半導(dǎo)體襯底上形成第一介電膜，并且在第一介電膜上形成富硅氧化物膜；(b)在富硅氧化物膜上形成第一層布線，并且在第一層布線上方形成層間介電膜，層間介電膜包含氧化硅膜；(c)蝕刻層間介電膜，由此形成延伸至第一層布線的通孔；和(d)蝕刻之后在層間介電膜上形成第二層布線，由此通過通孔使第二層布線與第一層布線電連接。
19.根據(jù)權(quán)利要求18的方法，其中第一介電膜包含氧化硅膜。
20.一種制造半導(dǎo)體器件的方法，包括下列步驟(a)在半導(dǎo)體襯底上形成第一介電膜，并且在第一介電膜上形成第一層布線；(b)在第一層布線上方形成層間介電膜，層間介電膜包含氧化硅膜和富硅氧化物膜；(c)蝕刻層間介電膜，由此形成延伸至第一層布線的通孔；和(d)蝕刻之后在層間介電膜上形成第二層布線，由此通過通孔使第二層布線與第一層布線電連接。
21.根據(jù)權(quán)利要求20的方法，進(jìn)一步包括形成作為層間介電膜的最低層的富硅氧化物膜。
22.根據(jù)權(quán)利要求20的方法，其中第一介電膜包含氧化硅膜。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件和其制造方法。在半導(dǎo)體器件中，在最上層的第三層布線上方設(shè)置富硅氧化物(SRO)膜。然后，干蝕刻位于第三層布線上方的氧化硅膜和氮化硅膜，暴露出部分第三層布線，由此形成鍵合焊盤和在熔絲上方形成開孔。在該工序中，SRO膜用作蝕刻停止層。這樣能最優(yōu)化位于熔絲之上的介電膜的厚度。
文檔編號H01L23/532GK1638112SQ20051000050
公開日2005年7月13日 申請日期2005年1月7日 優(yōu)先權(quán)日2004年1月9日
發(fā)明者細(xì)田直宏, 金光賢司 申請人:株式會社瑞薩科技