專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到一種矩陣器件，它具有一種矩陣結(jié)構(gòu)，具有用作轉(zhuǎn)換裝置的MOSFETs和MISEFTS(統(tǒng)稱為MOS裝置)并被用于執(zhí)行諸如液晶顯示和動(dòng)態(tài)RAM(DRAM)的動(dòng)態(tài)操作。這些矩陣器件的例子包括光電顯示器件和半導(dǎo)體存貯器。本發(fā)明還涉及到一種用于驅(qū)動(dòng)這種矩陣器件的電路。特別是，本發(fā)明涉及到一種使用薄膜晶體管，諸如是在絕緣基底上作為一個(gè)MOS器件而形成的薄膜晶體管的器件。
背景技術(shù)：
最近，已經(jīng)實(shí)現(xiàn)一種絕緣柵半導(dǎo)體器件，該裝置在其絕緣基底上包含一個(gè)以薄膜型式存在的有源層(也稱有源區(qū))。特別是，薄膜絕緣柵晶體管或所謂的薄膜晶體管(TFT)正在被認(rèn)真地研究著。人們傾向于使用這些器件去控制在具有諸如液晶顯示的矩陣結(jié)構(gòu)的顯示器件上的像素，根據(jù)所使用的半導(dǎo)體材料和晶體狀態(tài)，這些器件可以分為非晶硅TFTs或多晶硅TFTs。另外，目前還研究了一種材料，這種材料表現(xiàn)出多晶和非晶狀態(tài)之間的情況。這種材料稱之為半非晶材料，并且認(rèn)為它是一種微晶可浮動(dòng)的非晶結(jié)構(gòu)。如以后將要說明的，這是單晶狀態(tài)下的高遷移率和非晶狀態(tài)下的低漏電流二者良好結(jié)合的一種材料。
另外，多晶硅TFTs還被用于單晶硅的集成電路上，作為一種SOI(絕緣體上的硅)技術(shù)，這是公知的。例如，在大規(guī)模集成電路的SRAM中，這種TFTs被用作負(fù)載晶體管。但是在這種情況下，就極少使用非晶硅TFTs。
由于導(dǎo)電互連不是通過電容耦合到基底上的，所以絕緣基底上的半導(dǎo)體電路可以相當(dāng)高的速度工作。已經(jīng)提出了一種計(jì)劃將這種半導(dǎo)體電路用于超高速微處理器和超高速存貯器。
通常，非晶硅半導(dǎo)體具有較低的場(chǎng)遷移率，從而使其不能應(yīng)用于需高速操作的那些TFTs中。另外，P型非晶硅具有極低的場(chǎng)遷移率；從而不可能用其制造P-溝道TFTs或PMOS TFTs。因此，企圖利用P-溝道TFTs或PMOS TFTs和N-溝道TFTs或NMOS TFTs相互結(jié)合制造互補(bǔ)型MOS(CMOS)是不可能的。
但是，由非晶硅半導(dǎo)體制成的TFS具有低截止電流的優(yōu)點(diǎn)。所以，這種TFTs用于諸如液晶顯示裝置的有源矩陣晶體管等場(chǎng)合，在這種場(chǎng)合下，不需要高速操作，僅需要一種導(dǎo)電類型且必須能良好地保持電荷。
另一方面，多晶硅半導(dǎo)體比非晶硅半導(dǎo)體具有較高的場(chǎng)遷移率并因此能進(jìn)行高速操作。例如，使用通過激光退火重結(jié)晶而生成的硅膜的場(chǎng)遷移率高達(dá)300cm2/v·s，這就非常接近在一個(gè)普通單晶硅基底上形成的MOS晶體管的大約500cm2/v·s的場(chǎng)遷移率。硅單晶硅上MOS電路的操作速度受到基底和傳導(dǎo)連接之間的寄生電容的限制。相比之下，在多晶硅半導(dǎo)體(再結(jié)晶的硅膜)的情況下，由于電路位于絕緣基底上，這種限制就不存在了。因此，期待極高速操作。
PMOS TFTs類似于NMOS TFTs，也可以用多晶硅制造。因此，可以形成CMOS電路。例如，具有所謂單片結(jié)構(gòu)的有源矩陣液晶顯示器，即不僅其有源矩陣部分，而且諸如驅(qū)動(dòng)器等外用部分也由CMOS多晶硅TFTs制造的產(chǎn)品是公知的。
在前述SRAM中所使用的TFTs就是考慮到這一點(diǎn)而形成的。PMOS器件是由TFTs構(gòu)成的并且被用作負(fù)載晶體管。
在通常的非晶TFTs中，通過如在單晶制造技術(shù)中所使用的自對(duì)準(zhǔn)處理來形成源/漏區(qū)是很困難的。由于柵極和源/漏區(qū)的幾何重疊所引起的寄生電容會(huì)引起問題。因此，多晶硅TFTs能夠利用自對(duì)準(zhǔn)處理，并借此使寄生電容被極大地抑制。
盡管多晶硅TFTs具有上述優(yōu)點(diǎn)，但已經(jīng)指出其中還存在某些問題。在通常的多晶硅TFTs中，在絕緣基底上形成一個(gè)有源層。在有源層上形成一個(gè)絕緣柵膜和多個(gè)柵極，這種結(jié)構(gòu)為共平面型，雖然這種結(jié)構(gòu)可以使用自對(duì)直處理，但是對(duì)于減少來自有源層的漏電流(截止電流)卻是困難的。
雖然還不能完全理解漏電流所有起因，但其主要是由于在下面基底和有源層之間建立起的界面俘獲電荷而引起的。因此，通過仔細(xì)并使其界面俘獲密度減少到幾乎與在柵氧化層膜與有源層之間的接口上的密度相等使漏電流問題得以解決。
特別是，在高溫處理(最高處理溫度約為1000℃極量極)中，基體由石英制成，在基體上形成硅覆蓋層，并經(jīng)過約1000℃的熱氧化處理形成硅覆蓋層的清潔表面。然后，利用低壓CVD或其他方法形成硅有源層。
在低溫處理(最高溫度低于650°，也稱為中間溫度處理)中，形成一個(gè)具有與柵絕緣膜界面俘獲密度同樣低的界面俘獲密度的硅氧化膜以用作基底和有源層之間的基礎(chǔ)膜。對(duì)于形成一個(gè)硅氧化膜而言，濺射是一個(gè)相當(dāng)好的方法。具有良好特性的氧化膜還可以通過ECR、CVD或TROS的等離子體輔助CVD得到。
然而，這樣做仍然不能減少漏電流。特別是，來自NMOS的漏電流比起來自PMOS的漏電流在幅值上要大一個(gè)數(shù)量級(jí)或更多。我們猜想是較弱的N型有源層引起了這個(gè)較大的漏電流。實(shí)際上，我們已經(jīng)利用高重復(fù)性觀察到通過高溫或低溫處理所制造的PMOS和NMOS器件的閾值電壓在負(fù)方向上的變化。特別是，在沒有摻雜任何其它摻雜物的高純硅情況下，我們可以推導(dǎo)出，在如同非晶硅情況那樣所獲得的弱結(jié)晶度情況下，有源層變成弱N型。通過高溫處理所獲得的多晶硅含有很多晶格缺陷和懸空鍵，這和一個(gè)理想的單晶硅是極不相同的。這些晶格缺陷和懸空鍵就成為施主并提供電子。當(dāng)然，諸如痕量鈉離子等雜質(zhì)元素的影響。
總之，若上述任一種情況存在，我們就能夠解釋上述現(xiàn)象，即NMOS器件比起PMOS器件具有低得多的閾值電壓和更大的漏電流。這一點(diǎn)示于圖1(A)-(B)。如圖1(A)所示，NMOS的N+源極12接地。一個(gè)正電壓被接到N+漏極13。在這種狀態(tài)下，若加上高于柵極11閾值電壓vth的一個(gè)電壓，那么，將在有源層14的柵極的這邊上形成一個(gè)溝道，且漏極電流將以實(shí)線箭頭所示之方向流動(dòng)。但是，由于有源層14具有弱N型(N-型)特性，所以，一個(gè)幾乎與柵極電壓無關(guān)的電漢將如虛線箭頭方向所示由源極流向漏極。
縱使柵極電位低于閾值電壓vth，仍有虛線箭頭所示的電流流過。若柵極電位是一個(gè)大的負(fù)值，那么將建立一個(gè)p型反轉(zhuǎn)層16，如圖1(B)所示，但是溝道沒有完全反型。相反地，若施加了一個(gè)過量的電壓，電子就會(huì)積累在柵極的相反面從而產(chǎn)生一個(gè)溝道，則圍繞NMOS器件所實(shí)際獲得的數(shù)據(jù)就與上述考慮不相符合了。
在PMOS情況下，由于有源層具有N-型特性，所以，閾值電壓較高，但在柵極反面的漏電流卻極大的減少了。圖2(A)和(B)示出了某些情況，在這些情況中，在PMOS上分別加上低于閾值電壓的電壓和超過閾值電壓的電壓。
這種來自NMOS的明顯的漏電流對(duì)于各種應(yīng)用，特別是在需要?jiǎng)討B(tài)操作的應(yīng)用中都是一種阻礙。例如，在液晶或DRAM的有源矩陣陣列中，會(huì)使圖象信息或所存貯的信息丟失掉。因此，必需減少這種漏電流。
一種方法就是制造一種本征(I-型)或弱P-型NMOS有源層。例如，在形成有源層時(shí)，將適當(dāng)量的P-型摻雜物，諸如硼僅注入到NMOS或者是NMOS和PMOS中以制造一個(gè)NMOS I-型或弱P-型的有源層。這樣就可以使NMOS的閾值電壓得到提高，并且使漏電流極大地減少。但是這種方法存在某些問題。
通常，所使用的CMOS電路含有一個(gè)基底，并在該基底上制造有NMOS器件和PMOS器件。在摻雜物僅被注入到N-型中的場(chǎng)合，需要過多的光刻步驟。在P-型摻雜物將被注入到NMSO和PMOS器件兩者的有源層中的場(chǎng)合，需要濃度小的摻雜物注入技術(shù)。若劑量太大，那么，PMOS的閾值電壓就減小，而漏電流將增加。
離子注入技術(shù)也存在一些問題。在實(shí)現(xiàn)引起大量分隔的注入技術(shù)中，可能只注入所需的雜質(zhì)元素。但是，所能處理的區(qū)域是很小的。所謂的離子摻雜方法提供了一個(gè)較大的處理區(qū)域，但由于這種方法沒有包含大量分隔步驟，所以某些不希望的離子也被注入了。這樣就存在著劑量不夠精確的可能性。
在加速和注入離子的這種方法中，在有源層和下面基底之間的界面上建立了多個(gè)固定的陷阱。與現(xiàn)有技術(shù)的向單晶半導(dǎo)體注入離子不同，這種注入是在絕緣基體上方進(jìn)行的，從而使得可以發(fā)生明顯的電荷增加。這就使它很難精確控制劑量。
因此，前述的在有源層形成時(shí)引入P-型摻雜物是可以考慮的，但這種方法很難控制痕量的摻雜物。在使用相同的膜制造NMOS和PMOS的場(chǎng)合，除非其數(shù)量是足夠的，否則，來自PMOS的漏電流將增大。對(duì)于使用不同膜制造的場(chǎng)合就需要一個(gè)附加的掩膜步驟。如果利用這種方法來控制閾值電壓，由于氣流或其它因素的影響，所制造的TFTs在閾值電壓方向是不均勻的。其批與批之間的閾值電壓將有很大變化。

發(fā)明內(nèi)容
本發(fā)明提供一種薄膜晶體管，包括一玻璃或石英襯底；一氮化硅膜，在所述玻璃或石英襯底上形成；一氧化硅膜，在所述氮化硅膜上形成；一含硅半導(dǎo)體膜，在所述氧化硅膜上形成，所述半導(dǎo)體膜包括源區(qū)和漏區(qū)和介在源區(qū)和漏區(qū)之間的溝道區(qū)；一柵電極，形成為鄰近所述溝道區(qū)，并且在所述柵電極和溝道區(qū)之間具有一柵絕緣膜。
本發(fā)明的一個(gè)目的就是通過優(yōu)化電路設(shè)計(jì)來提供一種用于允許使用TFTs產(chǎn)生較大漏電流的半導(dǎo)體電路；并且不必通過控制制造過程來減少來自NMOS器件的漏電流。如上所述，在有源層由高純度硅材料形成的場(chǎng)合，該層變成N--型。在再現(xiàn)性和穩(wěn)定性方面，它的能級(jí)是相當(dāng)良好的。另外，處理本身是相當(dāng)簡(jiǎn)單的并且可以提供足夠高的產(chǎn)量。另一方面，在控制閾值的各種方法中，處理是很麻煩的。此外，在所獲得的有源層中的能級(jí)，諸如費(fèi)米能級(jí)是逐批變化的，從而減少了產(chǎn)量。
很明顯，執(zhí)行一個(gè)盡可能多地消除雜質(zhì)的處理過程要比執(zhí)行下述方法容易，在這種方法中，通過改善制造處理，即執(zhí)行1017原子/厘米3數(shù)量級(jí)低濃度摻雜，使得所制造的NMOS器件去適合該電路。最好是設(shè)計(jì)該電路并使其適合于所產(chǎn)生的NMOS器件。這就是本發(fā)明的技術(shù)概念。根據(jù)本發(fā)明的一個(gè)電子器件包括由至少一個(gè)N-型晶體管組成的晶體管元件；一個(gè)P-型晶體管，和一個(gè)電容器其中，所述的晶體管元件，所述的P-型晶體管和所述的電容器彼此相互串聯(lián)連接。本發(fā)明應(yīng)用的半導(dǎo)體電路不是通用的電路。本發(fā)明特別適用于液晶顯示的有源矩陣電路、適用于通過在電容器中累積電荷來保持信息的DRAM存貯器以及動(dòng)態(tài)移位寄存器的動(dòng)態(tài)電路，這種動(dòng)態(tài)位移寄存器，使用MOS晶體管的MOS結(jié)構(gòu)作為電容器或者使用其它的電容器來驅(qū)動(dòng)下一級(jí)電路。上述液晶顯示的有源矩陣電路使用了一種材料，通過影響電場(chǎng)，使得這種材料的透光比和反射率發(fā)生變化，這種材料被夾在兩個(gè)相反的電極之間。在電極之間施加電場(chǎng)以提供圖象顯示。特別是本發(fā)明適用于動(dòng)、靜態(tài)電路相互結(jié)合的電路或網(wǎng)絡(luò)。
在本發(fā)明的第一特性中，形成例如液晶顯示的有源矩陣電路的顯示部分的PMOS TFTs(P-型晶體管)被用作開關(guān)晶體管(開關(guān)裝置)。必須將PMOS TFTs隨同數(shù)據(jù)行和象素電極以串聯(lián)的方式插入。若NMOS TFTs是以并聯(lián)方式插入的，那么將會(huì)產(chǎn)生大量的漏電流，從而使得這種結(jié)構(gòu)不適于用作顯示裝置。因此，本發(fā)明包括下述情況，在這種情況中，PMOS TFTs和NMOS TFTs以串聯(lián)的方式插入，用于象素的TFTs電路。在這種情況下，至少有一個(gè)N-型晶體管用于有源矩陣中，并且至少一體n-型晶體管中的每一個(gè)與相應(yīng)的P-型晶體管相串聯(lián)，同時(shí)至少一體n-型晶體管中每一個(gè)的源極和漏極與相應(yīng)P-型晶體管的源極和漏極相連接。當(dāng)然，本發(fā)明亦可應(yīng)用于兩個(gè)PMOS，TFTs(兩個(gè)P-型晶體管)以并聯(lián)方式插入的情況。
在本發(fā)明的第二特性中，一個(gè)裝置包括如上所述的顯示電路部分或一個(gè)有源矩陣電路和一個(gè)用于顯示電路部分的驅(qū)動(dòng)器電路(或外用電路)且該驅(qū)動(dòng)器電路是由CMOS電路構(gòu)成的。盡管不要求所有的電路都由CMOS電路構(gòu)成，但傳輸柵電路和反相器電路最好由CMOS器件(互補(bǔ)晶體管)構(gòu)成，這些裝置示意性地示于圖3中。在作為外圍設(shè)備的有源矩陣電路33的周圍的絕緣基底37上形成了數(shù)據(jù)驅(qū)動(dòng)器31和柵驅(qū)動(dòng)器32。外圍電路包括n-型和p-型互補(bǔ)薄膜晶體管對(duì)。包括PMOS TFTs(P-型薄膜晶體管)的有源矩陣電路33形成于基底表面中央。P-型薄膜晶體管包括一個(gè)柵極和一個(gè)陽極氧化層，該氧化層包括一個(gè)柵極材料的氧化層并被提供于該柵極表面。這些驅(qū)動(dòng)器和有源矩陣?yán)脰艠O線35和數(shù)據(jù)線36進(jìn)行連接以形成一個(gè)顯示裝置。有源矩陣33是包含有PMOS器件(P-型晶體管)的象素單元34的組合物。P-型晶體管通過其源和漏區(qū)中的一個(gè)與象素電極相聯(lián)，還通過另一源和漏區(qū)與數(shù)據(jù)線相連，同時(shí)還通過其柵極與柵極線相連，如圖3中象素單元34所示。在P-型晶體管中源和漏區(qū)之間所提供的區(qū)域含有其濃度為1017原子/厘米3或更少的P-型雜質(zhì)。有源矩陣電路P-型晶體管以及外圍電路n-型和P-型晶體管中每一個(gè)的活性區(qū)都含有其濃度為1017原子/厘米3或更少的P-型雜質(zhì)。
就CMOS電路而言、若所獲得的TFTs的閾值電壓對(duì)于NMOS器件而言是2v、對(duì)于PMOS器件而言是6v，并且若來自NMOS器件的漏電流是來自PMOS器件的漏電流的10或者10多倍，那么，由于來自諸如反相器的邏輯電路的漏電流所消耗的電能不存在嚴(yán)重問題，所以，CMOS反相器也不會(huì)遇到問題。在以如下方式工作，即在低壓狀態(tài)下低于NMOS器件閾值電壓的電壓進(jìn)行工作和在高壓狀態(tài)下，以超過PMOS器件漏極電壓和閾值電壓(＜0)之和的電壓進(jìn)行工作的方式情況下，需要一個(gè)反相器。在這種情況下，若漏極電壓超過8v，理論上是大于10V，就不會(huì)產(chǎn)生任何問題。若輸入取0v和8v兩個(gè)值，那么將會(huì)獲得令人滿意的結(jié)果。
本發(fā)明的第三個(gè)特性是與諸如DRAM的半導(dǎo)體存貯器相關(guān)的。以單晶集成電路ICs形式存在的半導(dǎo)體存貯器的工作速度已經(jīng)達(dá)到了極限。為了使它們能以更高速度進(jìn)行工作，就必需提高晶體管的載流能力，但這就導(dǎo)致增加了所耗電流的數(shù)量。對(duì)于通過在電容器中存貯電荷以存貯信息的DRAM情況，電容器的電容不能再進(jìn)一步增加，因此就只有一種可行的方法，就是提高驅(qū)動(dòng)電壓。
單晶集成電路的速度之所以達(dá)到它們的極限的一個(gè)原因是由基底和使導(dǎo)電互聯(lián)之間所形成電容產(chǎn)生的大量損耗。假若一個(gè)絕緣體被用作基底，那么可以獲得足夠高速度的工作而不會(huì)增加電流損耗。為此，已經(jīng)提出了一種SOI(絕緣體上的半導(dǎo)體)結(jié)構(gòu)的集成電路ICs。
每個(gè)單元包括一個(gè)晶體管的DRAM在電路結(jié)構(gòu)上類似于上述的液晶顯示器。具有諸如每個(gè)單元包括3個(gè)晶體管的其它結(jié)構(gòu)的DRAM使用產(chǎn)生少量漏電流的PMOS TFTs作為形成存貯位的TFTs。這些DRAM的基本結(jié)構(gòu)與圖3所示結(jié)構(gòu)相同。例如，一個(gè)DRAM包括一個(gè)列譯碼器31、一個(gè)行譯碼器32、存貯元件33、一個(gè)單位存貯位34、位線35、字線36和一個(gè)絕緣基體37。
液晶顯示器和DRAM的有源矩陣都必須被刷新。在刷新操作期間，TFTs的電阻必須大得足以使象素電容和電容器避免放電。在這種情況下，如果使用NMOS TFTs，那么由于較大的漏電流，就不可能令人滿意地驅(qū)動(dòng)這些元件。在這方面，采用產(chǎn)生較小漏電流的PMOSTFTs是有益的。
在本發(fā)明中，使用通過高溫處理以制造的TFTs是有利的。而使用通過低溫處理以制造的TFTs則是特別便利的。在通過低溫處理所制造的TFTs中，其有源層的結(jié)構(gòu)介于非晶狀態(tài)和單晶狀態(tài)之間，并且要產(chǎn)生較大的晶格畸變。因此，TFTs呈現(xiàn)一種所謂的半非晶狀態(tài)且其實(shí)際特性接近于處于非晶狀態(tài)下器件的特性。也就是說，大多數(shù)由純硅通過低溫處理制造的有源層具有N-型的特征。
現(xiàn)在來詳細(xì)地闡述半非晶狀態(tài)。當(dāng)熱量被提供給處于非晶狀態(tài)下的硅時(shí)，晶體生長(zhǎng)。在大氣壓力下，在達(dá)到大約650°以前，晶體是不生長(zhǎng)的。特別是，結(jié)晶度相對(duì)較低的部分被置入高結(jié)晶度部分。另外，分子被緊密地鍵合在一起，并呈現(xiàn)不同于離子晶體常規(guī)晶體的偏析形態(tài)。就是說，半非晶狀態(tài)的特征在于它具有非常少的懸空鍵。若溫度超過680℃，晶體的生長(zhǎng)速度就被極大地加速，則將呈現(xiàn)包含有大量晶粒的多晶狀態(tài)。在這種情況下，位于由晶格畸變所隔開的晶粒邊界處的分子鍵被破壞，從而導(dǎo)致了在晶粒邊界處具有大量的懸空鍵。
即使摻雜劑被注入處于這種半非晶狀態(tài)下材料的有源層，利用與非晶硅相同的方式，其有源層也得不到較大的改善。我們認(rèn)為，這是由于特別是在含有大量懸空鍵處摻雜劑的選擇性陷阱所引起的，其結(jié)果是很難用控制半非晶狀態(tài)下有源層或通過低溫處理所制造的有源層的摻雜去控制閾值電壓。
本發(fā)明可以很方便地應(yīng)用于如在由本申請(qǐng)人申請(qǐng)的日本專利申請(qǐng)73315/1922中所述的具有兩個(gè)有源層的TFTs中。在這種TFTs中，一個(gè)非晶有源層是直接地形成于基底之上的，一個(gè)處于半非晶或多晶狀態(tài)下的有源層形成于該非晶有源層上。在基底和開始所述有源層之間的界面處存在有大量電荷而產(chǎn)生的漏電流量被減少到最小值。但由于使用了非晶硅，所以較低的有源層在結(jié)構(gòu)上具有N--型特征。因此，盡管起源于該界面的漏電流能減少，但由該有源層所產(chǎn)生的漏電流卻不能很容易地被減少。例如，當(dāng)漏極電壓為1時(shí)，來自PMOS器件的漏電流低于10-12A，而來自NMOS器件的漏電流卻比前者漏電流大100或更多倍。
制造這種結(jié)構(gòu)的方法示于圖4。首先，在基體41上形成一個(gè)由硅氮化物或其它材料構(gòu)成的堅(jiān)固的惰性涂層42。若該基底是足夠清潔的，則就不必形成該涂層。然后，在涂層42上形成一個(gè)氧化膜43，以建立一個(gè)底層。隨后形成二個(gè)非晶硅層。在以后的熱處理中，這些非晶硅膜通過在沉積期間優(yōu)選其沉積速度和基底溫度，被制成半非晶或多晶體，但保留了非晶特性。在這個(gè)例子中，較上層45和47被制成半非晶或多晶狀態(tài)，而較下層44和46則保留了非晶狀態(tài)。
該方法的特征就在于使用同一注入室，通過細(xì)微改變構(gòu)成穩(wěn)定狀態(tài)的條件可以形成兩種具有不同特性的硅膜。若通過注入一個(gè)摻雜來控制閾值電壓，那么就不可能獲得應(yīng)用本方法的優(yōu)點(diǎn)。若把較低層44和46從N--型改變成I-型，那么由于這些層保留了非晶特性，其離子化速度就很低。因此需要進(jìn)行大量的摻雜。其結(jié)果，注入室將被這些雜質(zhì)極大地污染。另外還有如下的可能性，即PMOS器件的有源層被改變成P-型。因此，具有這兩種有源層的TFTs非常適用于本發(fā)明，它只須要利用摻雜而不需要對(duì)閾值電壓進(jìn)行控制。下面將會(huì)詳細(xì)敘述制造這些TFTs的方法。
根據(jù)本發(fā)明的電子器件包括一個(gè)絕緣基底；一個(gè)P-型薄膜晶體管，形成于所述絕緣基底之上，并通過其柵極和一個(gè)位線連接，通過其源和漏區(qū)中的一個(gè)與一個(gè)位線連接；一個(gè)電容器，它通過源和漏區(qū)中的另一個(gè)與所述P-型薄膜晶體管連接；和一個(gè)圍繞所述P-型薄膜晶體管而提供的外圍電路，它包括在所述絕緣基體上所提供的n-型和P-型薄膜晶體管。
本發(fā)明的其它目的和特性將在以后的說明過程中出現(xiàn)。


圖1(A)和(B)是用以表明其工作狀態(tài)的NMOS TFTs剖面視圖；圖2(A)和(B)是用以表明其工作狀態(tài)的PMOS TFTs剖面視圖；圖3是依據(jù)本發(fā)明的顯示裝置電路圖的部分平面視圖；圖4(A)-(C)是依據(jù)本發(fā)明的TFTs剖面圖，用以表明制造這些TFTs所執(zhí)行的順序步驟；圖5(A)-(E)是依據(jù)本發(fā)明的其它一些TFTs的剖視圖，用以表明制造這些TFTs所執(zhí)行的順序步驟和圖6是依據(jù)本發(fā)明的一個(gè)電子器件的剖面圖。
具體實(shí)施例方式
例1下面參考圖4(A)-(C)來敘述本發(fā)明例1的CMOS電路/根據(jù)本發(fā)明例1的電子器件示于圖6，它包括一對(duì)基底，在這兩個(gè)基底之一上提供的一個(gè)CMOS電路和一個(gè)象素電極，在這兩個(gè)基底的另一個(gè)上提供的透明導(dǎo)體膜72和一個(gè)在象素電極(所述兩基底之一)和透明導(dǎo)電膜(所述另一個(gè)基底)之間提供的電光調(diào)制層73。該電路包括一個(gè)由克寧(corning)有限公司利用7059#玻璃制造的基底41，該基底可用各種其它材料制成。無論使用什么樣的材料來制造該基底，該基底都必須被處理得沒有諸如移動(dòng)的鈉離子進(jìn)入半導(dǎo)體膜。一個(gè)理想的基底是使用含堿量小的合成石英制造的。如果出于經(jīng)濟(jì)方面的原因難以采用這種基底，那么可以使用通過商業(yè)途徑獲得的弱堿性或非堿性玻璃。在本例中，通過低壓CVD在基底41上形成了一個(gè)厚度為5-200nm(例如10nm)的氮化硅物膜42，用以避免來自基底的運(yùn)動(dòng)離子進(jìn)入半導(dǎo)體膜。然后，利用濺射技術(shù)在氮化硅膜42上形成一個(gè)厚度為20-1000nm(如50nm)的硅氧化物膜43。這些膜的厚度是根據(jù)運(yùn)動(dòng)離子的侵入程度或有源層被影響的程度來確定的。作為一個(gè)例子，它的氮化硅膜42的質(zhì)量并不好且電荷被穩(wěn)固地捕集起來，上覆半導(dǎo)體層通過氧化硅膜受到影響。在這種情況下，就必須加厚氧化硅膜43。
這些膜可以通過等離子體輔助CVD以及上述的低壓CVD或?yàn)R射技術(shù)來形成。特別是，氧化硅膜可以利用TEOS來制造?？紤]到成本，生產(chǎn)能力以及其它的因素，可以選擇所使用的方法。當(dāng)然，這些膜可以通過連續(xù)處理形成。
然后，可以通過低壓CVD使用單硅烷來形成厚度為20-200nm(例如100nm)的非晶硅膜，基底溫度為430-480℃、例如450℃?；诇囟仁沁B續(xù)變化的，且厚度為5-200nm(例如10nm)的非晶硅膜在520-560℃(例如550℃)形成。我們的研究已經(jīng)表明，基底的溫度含顯著影響稍后結(jié)晶期間的絕緣層。例如，當(dāng)這些膜是在低于480℃的溫度下形成時(shí)，使它們結(jié)晶是很困難的。相反，當(dāng)這些膜在高于520℃的溫度下形成時(shí)，它們就很容易地結(jié)晶。以這種方式獲得的非晶硅膜在600℃下熱退火24小時(shí)。其結(jié)果，只有較上部的硅膜結(jié)晶。在這種方式下，可以獲得所謂半非晶硅半導(dǎo)體的結(jié)晶硅。結(jié)晶硅可以是單晶硅半導(dǎo)體或多晶硅半導(dǎo)體，而不是所謂的半非晶硅半導(dǎo)體。較低的硅膜保留非晶硅特性。
為了加速上部硅膜的結(jié)晶，該膜中所包含的碳、氮和氧原子的濃度最好低于7×1019原子/厘米3。SIMS分析說明，在本例中，這些濃度低于1×1017原子/厘米3。相反，為了遏制下部硅膜的結(jié)晶，這些元素的高濃度是有利的。但是，過量的摻雜將會(huì)對(duì)半導(dǎo)體的特性產(chǎn)生不良影響，因此也就會(huì)對(duì)TFTs特性產(chǎn)生不良影響。所以，是否需要摻雜以及摻雜的量是根據(jù)TFTs的特性確定的。
在使非晶硅膜退火以形居一個(gè)結(jié)晶硅膜以后，它被蝕刻成一個(gè)適當(dāng)?shù)膱D形，從而產(chǎn)生一個(gè)用于NTFTs的半導(dǎo)體島區(qū)45和一個(gè)用于PTFTs的半導(dǎo)體島區(qū)47。沒有對(duì)每個(gè)島區(qū)的上部表面作任何人為的摻雜。SIMS分析表明，硼的摻雜濃度低于1017原子/厘米3。因此我們推測(cè)，這個(gè)部分的導(dǎo)電類型屬于N--型。另一方面，半導(dǎo)體區(qū)的較低硅層44和48基本上為非晶硅半導(dǎo)體。
以后，在使用氧化硅靶的同時(shí)，其厚度為50-300nm(如100nm)的柵絕緣膜48可以通過在含氧環(huán)境中的濺射技術(shù)由氧化硅形成。該膜的厚度是根據(jù)該TFTs的工作條件和其經(jīng)的一些因素確定的。
隨后，利用濺射技術(shù)形成500nm厚的鋁膜。這是利用混合酸溶液或加有5％硝酸的磷酸溶液構(gòu)圖以形成柵極和連接部分49和50的。當(dāng)蝕刻溫度為40℃時(shí)，蝕刻速度為225nm/min。在這種方式下，TFTs的外形可作適當(dāng)調(diào)節(jié)。每個(gè)溝道長(zhǎng)8μm，寬20μm。這種狀態(tài)示于圖4(A)。
然后，利用陽極氧化在鋁連接部分的表面上形成鋁氧化物。作為陽極氧化的一種方法，使用了日本申請(qǐng)人申請(qǐng)的日本專利申請(qǐng)231188/1991或238713/1991中所敘述的處理方法。根據(jù)所需器件的特點(diǎn)，處理?xiàng)l件，成本以及其它的一些因素，可以作出修改以實(shí)施該方法。在本例中，通過陽極氧化處理形成了厚度為250nm的鋁氧化膜51和52。
此后，通過絕緣柵膜的離子注入和眾所周知的CMOS制造技術(shù)形成N-型源/漏區(qū)53和P-型源/漏區(qū)54。在每個(gè)區(qū)中摻雜劑的濃度為8×1019原子/厘米3。對(duì)于P-型離子源時(shí)使氟化硼離子。對(duì)于N型離子源使用磷離子。前一種離子在加速電壓為80Kev時(shí)被注入，而后一種離子在110KtV時(shí)被引入。加速電壓是考慮柵絕緣膜的厚度以及半導(dǎo)體區(qū)45和47的厚度確定的。所利用的不是離子的注入，而是離子的摻雜。在離子注入中，所注入的離子因它們的質(zhì)量不同而分隔開，從而不會(huì)射入所不希望的離子，但是能夠被一個(gè)離子注入器所能處理的基底的尺寸是有限的。另一方面，在離子摻雜處理過程中，可以處理較大的基底(如對(duì)角線長(zhǎng)于30英寸)，但氫離子和其它所不希望的離子也會(huì)被同時(shí)加速和被注入，從而使得該基底趨于被加熱。在這種情況下，如在離子注入中使用光刻膠去實(shí)施摻雜劑的選擇注入是很困難的。
在這種方式中，可以制造如圖4(B)所示的具有偏置區(qū)的TFTs。最后，利用柵極作為掩模，在如上所引述的日本專利申請(qǐng)231188/1991或238713/1991所敘述條件下，利用激光退火使源/漏區(qū)再結(jié)晶。利用rf等離子體輔助CVD從氧化硅形成夾層絕緣器55。在該絕緣器中形成多個(gè)孔以允許生成電極。鋁互連部分56-68形成，以最終完成一個(gè)器件。
在該例中，由于激光退火是一種很有效的方法，所以不僅是處于結(jié)晶硅狀態(tài)下的膜45和47，而且處于非晶硅狀態(tài)下的膜44和46都是利用激光退火使之結(jié)晶。其結(jié)果如圖4(C)所示，除了位于溝道之下的部分59和60以外，原來的非晶區(qū)44和46都被變換成了具有與源/漏區(qū)相同結(jié)晶的材料。從而使得源/漏區(qū)的厚度基本上與半導(dǎo)體島區(qū)45和47基本相同。但是，從該圖中可以看到，溝道的實(shí)際厚度大約是10nm，該厚度要小于源/漏區(qū)的厚度。因此，源/漏區(qū)的薄層電阻很小。另外，溝道厚度的減少相應(yīng)地減少了截止電流，從而提供了極為優(yōu)良的特性。
圖4(A)-(C)示出了用于制造一種CMOS電路的順序步驟，這種電路用于與液晶顯示相關(guān)的驅(qū)動(dòng)電路中。同樣地，在同一塊基底的有源矩陣上形成PMOS器件。TFTs即以這種方式構(gòu)成。這些TFTs的溝道長(zhǎng)度為5μm，寬度為20μm。當(dāng)源/漏電壓為1v時(shí)，來自NMOS器件的漏電流約為100PA，且來自PMOS器件的漏電流約為1PA。按照這種方式，PMOS器件的截止電阻是NMOS器件截止電阻的100倍。當(dāng)柵極電壓為+8v(在PMOS情況下為-8v)且TFTs處于導(dǎo)通狀態(tài)下時(shí)，一個(gè)10μA的電流和一個(gè)100nA的電流分別通過NMOS和PMOS器件。由于在PMOS器件情況下，閾值電壓向負(fù)方向偏移，所以來自PMOS器件的漏極電流要比來自NMOS器件的漏極電流小得多。借此，當(dāng)該P(yáng)MOS器件的柵極電壓被置于-12v時(shí)，漏極電流為1μA。就是說，在傳輸柵極使用這些TFTs制造的場(chǎng)合，施加給這些PTFTs的電位將向負(fù)方向偏移。有源矩陣PMOS TFTs的尺寸是這樣設(shè)置的，其溝道長(zhǎng)度為5μm，其寬度為10μm。當(dāng)用作有源矩陣的PMOS器件的TFTs的柵極電壓從0v變到-12v時(shí)，漏極電流增加166倍。因此，在TFTs被應(yīng)用于顯示裝置的場(chǎng)合，不會(huì)出現(xiàn)什么問題。若需要較寬的變化范圍，可以將兩個(gè)PMOS TFTs相互串聯(lián)在一起，以形成一個(gè)所謂的雙柵極結(jié)構(gòu)。在這種情況下，在截止?fàn)顟B(tài)下，這些TFTs的電阻率將在其幅值上增加一個(gè)數(shù)量級(jí)。但是在導(dǎo)通狀態(tài)下，這些TFTs的電阻率將僅僅增加不足兩倍。最后，漏極電流變化107倍。若采用三極TFTs相互串聯(lián)，那么漏極電流將會(huì)進(jìn)一步增加其幅值的一個(gè)數(shù)量級(jí)。
例2圖5(A)-(E)示出了依據(jù)本發(fā)明為制造NMOS和PMOS器件所執(zhí)行的順序步驟。在這個(gè)例2中，TFTs是通過高溫處理制造的。首先，利用低壓CVD在一個(gè)石英的絕緣基底61上形成一個(gè)厚度為100-500nm、最好是150-200nm的未摻雜多晶硅膜。絕緣基底61的寬度為105nm、長(zhǎng)為105mm，厚度為1.1mm。隨后，在干燥、高溫含氧環(huán)境中，在850-1100℃、最好是950-1050℃溫度范圍內(nèi)使多晶硅膜氧化。按這種方式，一個(gè)氧化硅膜62形成于該絕緣基底上(圖5(A))。
利用等離子輔助CVD或低壓CVD由乙硅烷形成厚度為100-1000nm、最好是350-700nm的非晶硅膜。基底溫度為350-450℃。該薄層在550-650℃、最好是580-620℃溫度范圍內(nèi)經(jīng)長(zhǎng)時(shí)間的退火，從而使該膜片結(jié)晶化。該薄層經(jīng)刻圖，以形成NMOS區(qū)63a和PMOS區(qū)63b，如圖5(B)所示。
然后，在干燥、高溫含氧環(huán)境中使硅區(qū)63a和63b的表面氧化，以在該硅區(qū)表面上形成厚度為50-150nm、最好是50-70nm的氧化硅膜64，如圖5(C)所示。在與該氧化硅膜62情況相同的條件下完成氧化過程。
隨后，厚度為200-500nm，最好是350-400nm并利用濃度為1019-2×1020原子/厘米3、例如是8×109原子/厘米3的磷離子摻雜形成硅膜，刻成如圖5(D)所示的圖形，從而形成NMOS器件的多個(gè)柵極65a和PMOS器件的多個(gè)柵極65b。隨后借助于離子注入在NMOS和PMOS器件中形成摻雜區(qū)66和67。
這些摻雜區(qū)的底部沒有到達(dá)底層的氧化硅膜62，就是說，在底層的氧化膜和該硅膜之間的界面處形成大量的局部陷阱。隨后，靠近底層的氧化膜的硅膜的這些部分將呈現(xiàn)某些導(dǎo)電類型，通常是N-型。若摻雜區(qū)接近這些硅膜部分，那么將產(chǎn)生漏電流，在這個(gè)例2中，為了防止這種漏電流，在每個(gè)摻雜區(qū)的底部和底層的氧化膜62之間形成50-200nm的間隔。
在當(dāng)前的這個(gè)例子中，離子是通過硅氧化膜64注入的。為了更精確地控制摻雜區(qū)的深度，可以除去硅氧化膜64而執(zhí)行熱擴(kuò)散。
在形成摻雜區(qū)以后，通過熱退火恢復(fù)摻雜區(qū)的結(jié)晶。然后，以與制造TFTs的一般步驟相同的方式形成硼-磷硅玻璃的夾層絕緣器68。利用回流技術(shù)使其表面平化，形成接觸孔以及金屬互聯(lián)69-71。
利用通過上述步驟所制造的TFTs，可以制造每個(gè)單元都由晶體管組成的16K位DRAM。這些TFTs的溝道長(zhǎng)度為2μm，寬度為10μm。當(dāng)源/漏電壓為1v時(shí)，來自NMOS器件的漏電流約10PA。在相同情況下，來自PMOS器件的漏電流約為0.1PA。存貯元件包括多個(gè)其溝道長(zhǎng)度為2μm、寬度為2μm的PMOS器件。存貯元件電容器的電容為0.5PF。最大的刷新間隔為5秒。在這種方式下，可以長(zhǎng)時(shí)間地保存信息。之所以能做到這一點(diǎn)，實(shí)際上是因?yàn)樘幱诮刂範(fàn)顟B(tài)下的PMOS器件的電阻高達(dá)5×1013歐姆?？梢圆捎糜缮鲜霾襟E所制造的NMOS和PMOS器件的CMOS器件來制造外圍電路。由于DKAM就是以這種方式建置于絕緣基底上的，所以可以具有很高的工作速度。讀/寫操作可達(dá)到每位100ns。
本發(fā)明可以提高一個(gè)動(dòng)態(tài)電路以及使用這種動(dòng)態(tài)電路的裝置的可靠性和性能。在液晶顯示器的有源矩陣中使用現(xiàn)有技術(shù)多晶硅TFTs的場(chǎng)合，導(dǎo)通狀態(tài)下的漏極電流與截止?fàn)顟B(tài)下的漏極電流流之比是低的，并且在實(shí)際使用這些TFTs時(shí)會(huì)出現(xiàn)各種困難。我們認(rèn)為，本發(fā)明幾乎成功地解決了這些問題。另外，如例2所述的絕緣基底上的半導(dǎo)體電路具有如下優(yōu)點(diǎn)，即它能以很高的速度進(jìn)行工作。很明顯，在用于構(gòu)成單晶三維半導(dǎo)體電路的TFTs中，可以類似的效用實(shí)施本發(fā)明。
例如，可以按單晶半導(dǎo)體的半導(dǎo)體電路來構(gòu)成外圍邏輯電路，經(jīng)由夾層絕緣器在該邏輯電路上方形成TFTs。按這種方式能夠形成存貯元件。在這種情況下，存貯元件包括使用PMOS TFTs的DRAM電路。它們的驅(qū)動(dòng)電路是由在單晶半導(dǎo)體電路中形成的CMOS器件建立的。如果將這種電路用作微處理器，這些存貯元件位于第二層，從而它所占用的區(qū)域能夠被節(jié)省出來。由此可見，我們認(rèn)為本發(fā)明具有極大的工業(yè)價(jià)值。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于所述半導(dǎo)體器件包括至少兩個(gè)在象素部分中串聯(lián)連接的薄膜晶體管，所述兩個(gè)薄膜晶體管包括一個(gè)在襯底上形成的氮化硅膜；一個(gè)在所述氮化硅膜上形成的氧化硅膜；在所述氧化硅膜上形成的第一和第二半導(dǎo)體島；一個(gè)在所述第一和第二半導(dǎo)體島上形成的柵絕緣膜；分別鄰近所述第一和第二半導(dǎo)體島形成的第一和第二柵電極，其中所述柵絕緣膜插入在它們之間；其中所述柵絕緣膜在所述第一和第二半導(dǎo)體島之間延伸，其中所述兩個(gè)薄膜晶體管電連接到一個(gè)象素電極。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于所述薄膜晶體管都是p溝道薄膜晶體管。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于所述氮化硅膜具有5-200nm的范圍內(nèi)的厚度，而所述氧化硅膜具有20-1000nm的范圍內(nèi)的厚度。
4.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于所述溝道區(qū)包括一個(gè)非晶硅層以及在所述非晶硅層上的一個(gè)結(jié)晶硅層。
5.一種半導(dǎo)體器件，其特征在于所述半導(dǎo)體器件包括至少兩個(gè)在象素部分中串聯(lián)連接的p溝道薄膜晶體管，所述p溝道薄膜晶體管包括一個(gè)在襯底上形成的氮化硅膜；一個(gè)在所述氮化硅膜上形成的氧化硅膜；在所述氧化硅膜上形成的第一和第二半導(dǎo)體島；一個(gè)在所述第一和第二半導(dǎo)體島上形成的柵絕緣膜；分別鄰近所述第一和第二半導(dǎo)體島形成的第一和第二柵電極，其中所述柵絕緣膜插入在它們之間；其中所述柵絕緣膜在所述第一和第二半導(dǎo)體島之間延伸，其中所述兩個(gè)p溝道薄膜晶體管電連接到一個(gè)象素電極。
6.如權(quán)利要求5所述的半導(dǎo)體器件，其特征在于所述氮化硅膜具有5-200nm的范圍內(nèi)的厚度，而所述氧化硅膜具有20-1000nm的范圍內(nèi)的厚度。
7.如權(quán)利要求5所述的半導(dǎo)體器件，其特征在于所述溝道區(qū)包括一個(gè)非晶硅層以及在所述非晶硅層上的一個(gè)結(jié)晶硅層。
8.一種半導(dǎo)體器件，其特征在于所述半導(dǎo)體器件包括至少兩個(gè)在象素部分中串聯(lián)連接的p溝道薄膜晶體管，所述p溝道薄膜晶體管包括一個(gè)在襯底上形成的氮化硅膜；一個(gè)在所述氮化硅膜上形成的氧化硅膜；在所述氧化硅膜上形成的第一和第二半導(dǎo)體島；一個(gè)在所述第一和第二半導(dǎo)體島上形成的柵絕緣膜；分別鄰近所述第一和第二半導(dǎo)體島形成的第一和第二柵電極，其中所述柵絕緣膜插入在它們之間；在所述第一和第二柵電極以及所述柵絕緣膜之上的一個(gè)夾層絕緣膜，其中所述柵絕緣膜在所述第一和第二半導(dǎo)體島之間延伸，其中所述夾層絕緣膜在所述柵絕緣膜之上形成，所述柵絕緣膜就在所述第一和第二半導(dǎo)體島之間延伸，以及其中所述兩個(gè)p溝道薄膜晶體管都電連接到一個(gè)象素電極。
9.如權(quán)利要求8所述的半導(dǎo)體器件，其特征在于所述氮化硅膜具有5-200nm的范圍內(nèi)的厚度，而所述氧化硅膜具有20-1000nm的范圍內(nèi)的厚度。
10.如權(quán)利要求8所述的半導(dǎo)體器件，其特征在于所述溝道區(qū)包括一個(gè)非晶硅層以及在所述非晶硅層上的一個(gè)結(jié)晶硅層。
11.如權(quán)利要求8所述的半導(dǎo)體器件，其特征在于所述夾層絕緣膜包括氧化硅或硼-磷硅玻璃。
12.一種半導(dǎo)體器件，其特征在于所述半導(dǎo)體器件包括至少兩個(gè)在象素部分中串聯(lián)連接的p溝道薄膜晶體管，所述p溝道薄膜晶體管包括一個(gè)在襯底上形成的氮化硅膜；一個(gè)在所述氮化硅膜上形成的氧化硅膜；在所述氧化硅膜上形成的第一和第二半導(dǎo)體島；一個(gè)在所述第一和第二半導(dǎo)體島上形成的柵絕緣膜；分別鄰近所述第一和第二半導(dǎo)體島形成的第一和第二柵電極，其中所述柵絕緣膜插入在它們之間；其中所述柵絕緣膜在所述第一和第二半導(dǎo)體島之間延伸，其中所述兩個(gè)p溝道薄膜晶體管電連接到一個(gè)象素電極，以及其中一個(gè)象素電極連接到一條數(shù)據(jù)線而沒有任何n溝道薄膜晶體管連接在它們之間。
13.如權(quán)利要求12所述的半導(dǎo)體器件，其特征在于所述氮化硅膜具有5-200nm的范圍內(nèi)的厚度，而所述氧化硅膜具有20-1000nm的范圍內(nèi)的厚度。
14.如權(quán)利要求12所述的半導(dǎo)體器件，其特征在于所述溝道區(qū)包括一個(gè)非晶硅層以及在所述非晶硅層上的一個(gè)結(jié)晶硅層。
15.一種半導(dǎo)體器件，其特征在于所述半導(dǎo)體器件包括至少兩個(gè)在象素部分中串聯(lián)連接的p溝道薄膜晶體管，所述p溝道薄膜晶體管包括一個(gè)在襯底上形成的氮化硅膜；一個(gè)在所述氮化硅膜上形成的氧化硅膜；在所述氧化硅膜上形成的第一和第二半導(dǎo)體島；一個(gè)在所述第一和第二半導(dǎo)體島上形成的柵絕緣膜；分別鄰近所述第一和第二半導(dǎo)體島形成的第一和第二柵電極，其中所述柵絕緣膜插入在它們之間；在所述第一和第二柵電極以及所述柵絕緣膜之上的一個(gè)夾層絕緣膜，其中所述柵絕緣膜在所述第一和第二半導(dǎo)體島之間延伸，其中所述夾層絕緣膜在所述柵絕緣膜之上形成，所述柵絕緣膜在所述第一和第二半導(dǎo)體島之間延伸，其中所述兩個(gè)p溝道薄膜晶體管電連接到一個(gè)象素電極，以及其中一個(gè)象素電極連接到一條數(shù)據(jù)線而沒有任何n溝道薄膜晶體管連接在它們之間。
16.如權(quán)利要求15所述的半導(dǎo)體器件，其特征在于所述氮化硅膜具有5-200nm的范圍內(nèi)的厚度，而所述氧化硅膜具有20-1000nm的范圍內(nèi)的厚度。
17.如權(quán)利要求15所述的半導(dǎo)體器件，其特征在于所述溝道區(qū)包括一個(gè)非晶硅層以及在所述非晶硅層上的一個(gè)結(jié)晶硅層。
18.如權(quán)利要求15所述的半導(dǎo)體器件，其特征在于所述夾層絕緣膜包括氧化硅或硼-磷硅玻璃。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件，其特征在于所述半導(dǎo)體器件包括至少兩個(gè)在象素部分中串聯(lián)連接的薄膜晶體管，所述兩個(gè)薄膜晶體管包括一個(gè)在襯底上形成的氮化硅膜；一個(gè)在所述氮化硅膜上形成的氧化硅膜；在所述氧化硅膜上形成的第一和第二半導(dǎo)體島；一個(gè)在所述第一和第二半導(dǎo)體島上形成的柵絕緣膜；分別鄰近所述第一和第二半導(dǎo)體島形成的第一和第二柵電極，其中所述柵絕緣膜插入在它們之間；其中所述柵絕緣膜在所述第一和第二半導(dǎo)體島之間延伸，其中所述兩個(gè)薄膜晶體管電連接到一個(gè)象素電極。
文檔編號(hào)H01L31/119GK1776916SQ200510116329
公開日2006年5月24日 申請(qǐng)日期1993年5月29日 優(yōu)先權(quán)日1992年5月29日
發(fā)明者山崎舜平, 竹村保彥 申請(qǐng)人:株式會(huì)社半導(dǎo)體能源研究所