專利名稱：電特性變化較小的半導(dǎo)體器件的制造方法及系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明主要涉及半導(dǎo)體器件的制造方法以及半導(dǎo)體器件的制造系統(tǒng)，特別涉及能夠高速運行的MOS型(金屬-氧化物-硅型)場效應(yīng)晶體管的制造方法及系統(tǒng)。
背景技術(shù)：
在制造MOS型場效應(yīng)晶體管(MOSFET)的相關(guān)技術(shù)工藝中，為了降低柵極與源極之間或柵極與漏極的偏移電容，通過利用偏移隔離層(offsetspacer)作為掩模將雜質(zhì)元素作為摻雜劑注入以形成延伸區(qū)。偏移隔離層的制作方法如下形成覆蓋硅襯底及多層?xùn)艠O結(jié)構(gòu)的絕緣膜，然后利用RIE(活性離子蝕刻)方法等執(zhí)行回蝕刻，以僅保留多層?xùn)艠O結(jié)構(gòu)側(cè)壁上的部分絕緣膜。偏移隔離層用來產(chǎn)生延伸區(qū)，以使延伸區(qū)在柵極側(cè)的輪廓(profile)與柵極的邊緣隔離開。這保證在激活熱處理之后延伸區(qū)不在水平方向延伸，以在柵極的正下方停止。
近年來，為提高M(jìn)OSFET的電路密度及運行速度，人們進(jìn)一步追求MOSFET的尺寸下降。伴隨著MOSFET的尺寸下降，也要求進(jìn)一步抑制延伸區(qū)的水平延伸。尤其是在形成深延伸區(qū)時，其水平延伸往往較大，這需要控制延伸區(qū)以使其非常淺。因此，現(xiàn)在有時將雜質(zhì)離子的注入能量設(shè)定為1KeV以下。
當(dāng)在硅襯底中形成淺延伸區(qū)時，在形成偏移隔離層時基于RIE方法所執(zhí)行的干蝕刻中，將離子拉入硅襯底的能量大致與雜質(zhì)離子的注入能量相同，這導(dǎo)致受影響層的深度實質(zhì)上與延伸區(qū)的深度相同。在這種情況下，硅襯底表面的晶體質(zhì)量會影響MOSFET的電特性。
日本特開平No.2001-326347在MOSFET的制造中可使用大量干蝕刻設(shè)備。這些干蝕刻設(shè)備具有不同的蝕刻特性。通常，當(dāng)假定執(zhí)行相同的工藝時，對于多個干蝕刻設(shè)備，干蝕刻設(shè)備的高頻功率被設(shè)定為相同的預(yù)設(shè)值。但是，當(dāng)設(shè)備中的沉淀物的狀態(tài)經(jīng)過連續(xù)運行及維護(hù)工作而變化時，沉淀物的混合導(dǎo)致處理氣體的混合比和/或離子濃度可能發(fā)生變化。這使得電極之間流動的電流發(fā)生變化，導(dǎo)致將蝕刻離子拉入襯底的電壓改變。例如，當(dāng)將蝕刻離子拉入襯底的電壓增加時，硅襯底中形成的受影響層到達(dá)更深的深度。鑒于這些因素，在干蝕刻設(shè)備之間硅襯底中形成的受影響層的深度不同。受影響層被認(rèn)為無助于載流子導(dǎo)電(conduction)，因此在硅襯底之間非常有助于載流子導(dǎo)電的延伸區(qū)的深度存在差異。這引發(fā)一個問題，即MOSFET的電特性，例如導(dǎo)通電阻及閾值電壓可能變化。
因此，需要一種半導(dǎo)體器件的制造方法，其中可抑制半導(dǎo)體襯底之間如導(dǎo)通電阻等電特性變化。并且，需要一種半導(dǎo)體器件的制造系統(tǒng)，其中可抑制半導(dǎo)體襯底之間如導(dǎo)通電阻等電特性變化。

發(fā)明內(nèi)容
本發(fā)明的總體目的是提供一種半導(dǎo)體器件的制造方法及系統(tǒng)，以實質(zhì)上避免由相關(guān)技術(shù)的局限和缺點導(dǎo)致的一個或更多問題。
在以下的說明中將給出本發(fā)明的特征和優(yōu)點，并且部分特征和目的從說明書及附圖中可清楚了解，或可以通過按照說明書中提供的方案實施本發(fā)明而理解。通過為了使本領(lǐng)域的普通技術(shù)人員能夠?qū)嵤┍景l(fā)明而在說明書中以如此全面、清楚、簡明且準(zhǔn)確的方式特別指出的半導(dǎo)體器件的制造方法及系統(tǒng)，可實現(xiàn)及獲得本發(fā)明的目的以及其它特征和優(yōu)點。
為按照本發(fā)明目的獲得這些及其它優(yōu)點，本發(fā)明提供一種半導(dǎo)體器件的制造方法，該半導(dǎo)體器件具有柵電極以及在柵電極側(cè)面的半導(dǎo)體襯底中形成的一對擴散層。該方法包括如下步驟在半導(dǎo)體襯底上形成絕緣膜及柵電極，獲得在該半導(dǎo)體襯底表面形成的受影響層的厚度，通過基于預(yù)設(shè)的注入?yún)?shù)將雜質(zhì)元素注入柵電極側(cè)面區(qū)域內(nèi)的半導(dǎo)體襯底中而形成一對擴散層，基于預(yù)設(shè)的熱處理參數(shù)執(zhí)行激活熱處理，以及在獲得步驟與擴散層形成步驟之間設(shè)置的參數(shù)導(dǎo)出(deriving)步驟，在該參數(shù)導(dǎo)出步驟中相應(yīng)于所獲得的該受影響層厚度導(dǎo)出該注入?yún)?shù)或熱處理參數(shù)，以將所述擴散層設(shè)定為具有預(yù)設(shè)薄層電阻。
按照本發(fā)明的至少一個實施例，獲得影響擴散層中載流子導(dǎo)電的受影響層的厚度，以及相應(yīng)于獲得的受影響層厚度而導(dǎo)出的注入?yún)?shù)或熱處理參數(shù)被用以執(zhí)行雜質(zhì)元素的注入或激活熱處理。這使得即使在硅襯底之間受影響層的厚度存在差異時，也可以抑制擴散層薄層電阻的變化。因此，能夠制造如導(dǎo)通電阻等電特性的差異減小的半導(dǎo)體器件。
按照本發(fā)明的另一個方案，提供一種半導(dǎo)體器件的制造系統(tǒng)，該半導(dǎo)體器件具有柵電極以及在該柵電極側(cè)面的半導(dǎo)體襯底中形成的一對擴散層，該系統(tǒng)包括制造設(shè)備系統(tǒng)，其包括干蝕刻設(shè)備、離子注入設(shè)備以及激活熱處理設(shè)備；工藝控制單元，設(shè)置為從該制造設(shè)備系統(tǒng)獲得制造歷史數(shù)據(jù)，以基于所獲得的制造歷史數(shù)據(jù)導(dǎo)出工藝配方(process recipe)，并將該工藝配方傳輸至該制造設(shè)備系統(tǒng)；以及通信單元，其將該制造設(shè)備系統(tǒng)連接至該工藝控制單元，其中該工藝控制單元通過參考預(yù)先獲得的該干蝕刻設(shè)備的蝕刻條件與受影響層厚度之間的關(guān)系，相應(yīng)于該干蝕刻設(shè)備的蝕刻條件估算受影響層的厚度，并相應(yīng)于估算出的受影響層厚度導(dǎo)出注入?yún)?shù)或熱處理參數(shù)，以將所述擴散層設(shè)定為具有預(yù)設(shè)薄層電阻，并且其中基于該注入?yún)?shù)和該熱處理參數(shù)分別控制該離子注入設(shè)備和該激活熱處理設(shè)備。
按照本發(fā)明的至少一個實施例，工藝控制單元相應(yīng)于分別獲得的每個半導(dǎo)體襯底的蝕刻條件估算受影響層的厚度，并相應(yīng)于估算出的受影響層厚度導(dǎo)出注入?yún)?shù)或熱處理參數(shù)。然后基于注入?yún)?shù)和熱處理參數(shù)分別控制離子注入設(shè)備或激活熱處理設(shè)備。這使得能夠制造半導(dǎo)體襯底之間擴散層薄層電阻的變化被抑制的半導(dǎo)體器件。另外，利用這種方案，即便當(dāng)在多個干蝕刻設(shè)備之間由于機器差異(machine difference)導(dǎo)致受影響層厚度存在差異時，也可以抑制擴散層薄層電阻的變化。因而，半導(dǎo)體器件的電特性變化被抑制，從而允許以符合要求的產(chǎn)量生產(chǎn)半導(dǎo)體器件。此外，由于不需要測量受影響層厚度的檢測設(shè)備，因此可以簡化制造設(shè)備系統(tǒng)。并且，由于不提供檢測設(shè)備，因此不需要維護(hù)檢測設(shè)備，這使得能夠避免由檢測設(shè)備的故障導(dǎo)致的半導(dǎo)體器件制造系統(tǒng)的利用率下降。
按照本發(fā)明的至少一個實施例，能夠提供一種半導(dǎo)體器件制造方法，其中半導(dǎo)體襯底之間的電特性變化被抑制，并且還提供一種抑制電特性變化的半導(dǎo)體器件的制造系統(tǒng)。


當(dāng)結(jié)合附圖閱讀時，根據(jù)以下的詳細(xì)說明將清楚本發(fā)明的其它目的及進(jìn)一步特征；其中圖1為示出按照本發(fā)明第一實施例的半導(dǎo)體器件的制造方法的流程圖；圖2A至圖2C為示出按照本發(fā)明第一實施例的半導(dǎo)體器件的制造步驟的示意圖；圖3A至圖3C為示出按照本發(fā)明第一實施例的半導(dǎo)體器件的制造步驟的示意圖；圖4為示出按照本發(fā)明第一實施例的半導(dǎo)體器件的制造步驟的示意圖；圖5為示出干蝕刻設(shè)備構(gòu)造的示意圖；圖6為示出注入能量、薄層電阻和受影響層厚度之間關(guān)系的示例的圖表；圖7為說明注入?yún)?shù)、薄層電阻和受影響層厚度之間關(guān)系的圖表；圖8A和圖8B為示出通過SIMS方法測得的硅襯底的深度方向分布圖(depth-direction profile)的圖表；圖9為示出受影響層厚度與自偏壓Vdc之間關(guān)系的圖表；圖10為示出受影響層厚度與過蝕刻工藝的時間長度之間關(guān)系的示例的圖表；圖11為示出按照本發(fā)明第三實施例的半導(dǎo)體器件的制造系統(tǒng)的構(gòu)造的框圖。
具體實施例方式
以下將參照

本發(fā)明的實施例。
圖1為示出按照本發(fā)明第一實施例的半導(dǎo)體器件的制造方法的流程圖。圖1也示出按照第二實施例的半導(dǎo)體器件的制造方法中所采用的制造步驟，第二實施例將在后面說明。
參照圖1，按照第一實施例的半導(dǎo)體器件的制造方法包括如下步驟在對應(yīng)于器件區(qū)的硅襯底表面上形成柵極絕緣膜及柵電極的步驟(S102)，偏移隔離層形成步驟(S104)，測量在硅襯底表面形成的受影響層的厚度的步驟(S106)，導(dǎo)出雜質(zhì)元素的注入?yún)?shù)的步驟(S108)，將雜質(zhì)元素注入硅襯底的延伸區(qū)形成步驟(S110)，側(cè)壁絕緣膜形成步驟(S112)，源極區(qū)及漏極區(qū)形成步驟(S114)，以及激活熱處理步驟(S116)。
本實施例的制造方法在偏移隔離層形成步驟之后測量在硅襯底表面形成的受影響層厚度，并基于預(yù)先獲得的注入?yún)?shù)或熱處理參數(shù)、薄層電阻和受影響層厚度之間的關(guān)系導(dǎo)出雜質(zhì)元素的注入?yún)?shù)，以獲得所需的延伸區(qū)薄層電阻?；趯?dǎo)出的參數(shù)，通過利用離子注入方法形成延伸區(qū)。
圖2A至圖2C、圖3A至圖3C以及圖4為示出按照本發(fā)明第一實施例的半導(dǎo)體器件的制造步驟的示意圖。以形成P溝道MOS晶體管為例來說明。
在圖2A所示的工藝步驟中，通過STI型器件隔離結(jié)構(gòu)12在p型硅襯底11的表面上限定器件區(qū)11A。通過離子注入將n型雜質(zhì)元素注入器件區(qū)11A中，從而形成n型阱11n。
在圖2B所示的工藝步驟中，通過濺射方法、CVD(化學(xué)氣相沉積)方法等形成柵極絕緣膜，以覆蓋硅襯底11。柵極絕緣膜可由熱氧化膜等構(gòu)成，例如二氧化硅膜、氮氧化硅膜或氮化硅膜，并可以為例如1.2nm厚的SiON膜。此外，應(yīng)用CVD方法以形成覆蓋柵極絕緣膜的多晶硅膜。
在圖2B所示的工藝步驟中，執(zhí)行光刻及RIE方法以選擇性蝕刻多晶硅膜及柵極絕緣膜。這產(chǎn)生由柵極絕緣膜13和柵電極14組成的多層?xùn)艠O結(jié)構(gòu)。
在圖2C所示的工藝步驟中，例如通過CVD方法在硅襯底11的表面上及柵電極14上，形成例如20nm厚的由二氧化硅膜構(gòu)成的絕緣膜15。盡管優(yōu)選二氧化硅膜作為絕緣膜15，但氮氧化硅膜或氮化硅膜也可以滿足需求。
此外，在圖2C所示的工藝步驟中，應(yīng)用RIE方法去除絕緣膜15以暴露硅襯底的表面，從而在柵電極14的側(cè)壁上形成偏移隔離層15A及15B，如圖3A所示。通過利用干蝕刻設(shè)備執(zhí)行RIE方法來去除絕緣膜15。
圖5為示出干蝕刻設(shè)備構(gòu)造的示意圖。參照圖5，干蝕刻設(shè)備20包括真空室21、真空室21中支撐硅襯底11的陰極22、其位置與陰極22相對的陽極23、以及連接至陰極22的高頻(RF)電源24。RF電源24在陰極22與接地的陽極23之間施加高頻功率。為測量自偏壓Vdc，Vdc測量單元25連接至陰極22，將在后面說明測量單元25。將蝕刻氣體從供氣設(shè)備(未示出)引導(dǎo)至真空室中。提供通風(fēng)機構(gòu)(未示出)以將氣體帶出真空室。
對通過RIE方法蝕刻而言，在將1KW的RF功率施加至陰極22的情況下，分別以50sccm和1000sccm將例如為CHF3氣和Ar氣的蝕刻氣體供應(yīng)至真空室21內(nèi)。蝕刻氣體被離化而在真空室21內(nèi)的陽極23與陰極22之間產(chǎn)生等離子體PL。蝕刻氣體離子具有正電荷，因此他們被施加至陰極22的負(fù)高頻電壓吸引(pull)而與圖2C所示的硅襯底11表面上的絕緣膜15反應(yīng)，從而導(dǎo)致絕緣膜15成為氣體。
如圖3A所示，在去除絕緣膜15之后，在硅襯底11的表面附近形成受影響層11DM。離化的蝕刻氣體沖擊硅襯底11時產(chǎn)生受影響層11DM。由于沖擊的振動以及在硅襯底11中注入蝕刻氣體離子，從而硅的晶體質(zhì)量下降。
在圖3A所示的工藝中，使用橢圓偏振法(ellipsometry)測量受影響層11DM的厚度LA。橢圓偏振法能夠測量折射率不同于Si晶體的薄膜的厚度。當(dāng)CHF3氣用作蝕刻氣體時，受影響層11DM的折射率為2.1。相比之下，Si晶體、自然氧化膜和熱氧化膜的折射率分別為3.3、1.8和1.5。在這種方式下，受影響層11DM的折射率不同于Si晶體及二氧化硅膜，因而能夠測量其厚度LA。測量位置可以任意選取，只要位于去除絕緣膜15的硅襯底11表面上即可。但是，優(yōu)選地，在硅襯底11的表面上預(yù)先留出(set aside)比橢圓偏振入射光的光斑直徑寬的區(qū)域。
此外，在圖3A所示的工藝中，通過參考預(yù)先獲得的注入?yún)?shù)、薄層電阻和受影響層厚度之間的關(guān)系，基于測得的受影響層厚度LA導(dǎo)出可獲得源極延伸區(qū)11EA和漏極延伸區(qū)11EB的預(yù)設(shè)薄層電阻的注入?yún)?shù)。相應(yīng)于受影響層11DM的厚度而控制的注入?yún)?shù)為注入能量或劑量。
圖6為示出注入能量、薄層電阻和受影響層厚度之間的關(guān)系的示例的圖表。圖6中，縱軸代表延伸區(qū)的薄層電阻，而橫軸代表注入能量。繪有“□”、“△”和“X”的曲線分別對應(yīng)于2.1nm的受影響層厚度、2.9nm的受影響層厚度和3.7nm的受影響層厚度。在以不同的注入能量注入B+的情況下，通過試驗獲得這些關(guān)系，在試驗中使用具有三種不同厚度的受影響層的硅襯底。在這些試驗中，劑量設(shè)定為1×1015/cm2，該劑量在所有注入條件下保持恒定。圖中所繪的薄層電阻對應(yīng)于激活熱處理之后觀測到的值，并且利用四端法測量所述薄層電阻。
參照圖6，對應(yīng)于各受影響層厚度的曲線表現(xiàn)出薄層電阻隨著注入能量增加而下降的趨勢。在注入能量恒定的條件下，隨著受影響層厚度增加，薄層電阻也增加。
基于圖6所示的關(guān)系，可以根據(jù)測得的受影響層厚度選擇可獲得預(yù)設(shè)薄層電阻的注入能量。例如，如果受影響層厚度為2.9nm，并且要求將薄層電阻設(shè)定為0.6kΩ/□，則選擇圖6中在受影響層厚度2.9nm時獲得0.6kΩ/□的薄層電阻的注入能量1keV。
圖6以圖表的方式表示注入能量、薄層電阻和受影響層厚度之間的關(guān)系。此外，注入能量、薄層電阻和受影響層厚度之間的關(guān)系可以表示為一個關(guān)系式，并且可基于該關(guān)系式計算注入能量。另外，可分別將注入能量、薄層電阻和受影響層厚度劃分范圍，并且注入能量、薄層電阻和受影響層厚度之間的關(guān)系可通過表示所述范圍之間的對應(yīng)關(guān)系的對應(yīng)表來表示?；诖藢?yīng)表可導(dǎo)出注入能量。
圖7為說明注入?yún)?shù)、薄層電阻和受影響層厚度之間的關(guān)系的圖表。圖7中，縱軸代表雜質(zhì)元素的濃度，而橫軸代表距離硅襯底表面的深度。圖7中，假定受影響層的厚度為DM。圖7表明當(dāng)以不同的注入能量E1至E3(E1＜E2＜E3)注入用作p型雜質(zhì)元素的B+時，形成的雜質(zhì)濃度分布。通過模擬獲得圖7所示的結(jié)果。在不同注入能量E1至E3的計算中，劑量保持恒定。
參照圖7，以注入能量E1注入的雜質(zhì)元素B+分布在受影響層及硅襯底中深度比受影響層的深度DM深的位置。由于受影響層中Si晶體的晶體質(zhì)量下降，從而即使在激活熱處理之后，受影響層中擴散的雜質(zhì)元素B+仍具有低激活率，因此，無助于基于空穴的導(dǎo)電。另一方面，在硅襯底中深度比受影響層深的位置分布的雜質(zhì)元素有助于基于空穴的導(dǎo)電。由比受影響層深度DM深這一側(cè)的雜質(zhì)濃度曲線與在受影響層深度DM處的垂直線所限定的區(qū)域的大小代表雜質(zhì)元素量。在此區(qū)域中雜質(zhì)元素量與薄層電阻被認(rèn)為實質(zhì)上互相成反比(reciprocal)
當(dāng)注入能量從E1增加至E2或增加至E3時，雜質(zhì)元素濃度曲線的峰值下降，并且雜質(zhì)元素B+到達(dá)更深的深度。因此，位于比受影響層厚度DM深的深度處的雜質(zhì)元素量增加，導(dǎo)致薄層電阻下降。在上述方式中，注入?yún)?shù)、薄層電阻和受影響層厚度彼此相關(guān)。
在圖6中，通過前述橢圓偏振法測量受影響層的厚度。圖6中，可通過使用另一方法替代橢圓偏振法測量受影響層的厚度。例如，可使用SIMS(二次離子質(zhì)譜分析法)。SIMS可通過分析用于干蝕刻的蝕刻氣體的元素成分在硅襯底深度方向的變化，測量受影響層的厚度。
圖8A和圖8B為示出通過SIMS方法測得的硅襯底的深度方向分布圖的圖表。圖8A對應(yīng)于利用圖2C的工藝中所示的RIE方法執(zhí)行干蝕刻的情況。圖8B對應(yīng)于不執(zhí)行這種干蝕刻的情況。圖8A和圖8B中，縱軸代表元素量(每秒計數(shù)的數(shù)目)，而橫軸代表距離硅襯底表面的深度。深度可以任意單位表示。圖中，以“Si”、“O”、“C”和“F”所示的分布圖分別對應(yīng)于所分析的各元素。圖8A的干蝕刻中，使用CHF3氣和Ar氣作為蝕刻氣體。
參照圖8A和圖8B，與圖8B所示不執(zhí)行干蝕刻的情況下相比，在圖8A所示執(zhí)行干蝕刻的情況下靠近硅襯底表面的O、C和F的量相對于Si量更高。例如，可將受影響層的厚度設(shè)定為能夠使C量為Si量的1/10的深度。圖8A中，深度D1能夠使C量為Si量的1/10，所述Si量等于5×104(計數(shù)/秒)。與F或O的分布圖相比，C的分布圖在深度方向具有更緩和(genteel)的變化，這使得能夠以更高精確度確定受影響層的厚度。盡管優(yōu)選使用C量，但也可以使用F量或O量。也可以根據(jù)所使用的蝕刻氣體使用另一元素的量。
當(dāng)利用如SIMS法等不同于橢圓偏振法的方法測量圖6所示的關(guān)系中受影響層的厚度時，預(yù)先獲得由該方法測得的厚度與由橢圓偏振法測的的受影響層厚度之間的對應(yīng)關(guān)系。利用這種對應(yīng)關(guān)系以及圖6所示的關(guān)系，基于圖3A所示的工藝中測得的受影響層厚度，導(dǎo)出注入?yún)?shù)。
在圖3B所示的工藝中，使用圖3A的工藝中所導(dǎo)出的注入?yún)?shù)，并且利用柵電極14及偏移隔離層15A和15B作為掩模，使用離子注入法將如B+等p型雜質(zhì)注入器件區(qū)11A內(nèi)的硅襯底11中。從而形成源極延伸區(qū)11EA及漏極延伸區(qū)11EB。使用相應(yīng)于受影響層厚度的注入能量，能夠抑制硅襯底11之間源極延伸區(qū)11EA及漏極延伸區(qū)11EB的薄層電阻變化。
在圖3A所示的工藝中，也可選擇劑量作為注入?yún)?shù)。在這種情況下，通過利用橫軸代表劑量可獲得類似于圖6所示的關(guān)系。即，在圖7中的注入能量E1的情況下，當(dāng)劑量增加時，雜質(zhì)濃度曲線向更高雜質(zhì)濃度移動，但曲線形狀不改變。因此，在硅襯底中深度比受影響層深度DM深的位置處的雜質(zhì)元素量增加，導(dǎo)致薄層電阻下降。此外，通過設(shè)定較低的注入能量，可將雜質(zhì)元素限制于較淺區(qū)域，這對晶體管的高速運行有利。
在圖3C所示的工藝中，舉例說來，利用CVD方法形成覆蓋圖3B所示的結(jié)構(gòu)表面的絕緣膜，例如氮化硅膜，然后執(zhí)行回蝕刻，以在偏移隔離層15A和15B的側(cè)壁上形成側(cè)壁絕緣膜16A和16B。另外，利用柵電極14、偏移隔離層15A和15B、以及側(cè)壁絕緣膜16A和16B作為掩模，使用離子注入法將如B+等p型雜質(zhì)引入側(cè)壁絕緣膜16A和16B外側(cè)區(qū)域內(nèi)的硅襯底11中，從而形成源極區(qū)11S和漏極區(qū)11D。
然后，在圖4所示的工藝中，使用加熱爐或RTP(快速熱處理器)加熱圖3C所示的結(jié)構(gòu)，從而對注入硅襯底11中的雜質(zhì)元素執(zhí)行激活熱處理。激活熱處理可作為兩個分離的熱處理執(zhí)行，一個用于激活源極延伸區(qū)11EA和漏極延伸區(qū)11EB的雜質(zhì)元素，另一個用于激活源極區(qū)11S和漏極區(qū)11D的雜質(zhì)元素。以上述方式，形成p溝道MOS晶體管10。
在上述制造步驟中，可提供導(dǎo)出激活熱處理參數(shù)的步驟(圖1所示S109)，代替導(dǎo)出雜質(zhì)元素的注入?yún)?shù)的步驟(圖1所示S108)。在導(dǎo)出激活熱處理參數(shù)的步驟中所導(dǎo)出的激活熱處理參數(shù)可用于控制雜質(zhì)元素的熱擴散，從而執(zhí)行能夠獲得源極延伸區(qū)11EA和漏極延伸區(qū)11EB的預(yù)設(shè)薄層電阻的激活熱處理。在這種情況下所控制的激活熱處理參數(shù)可為激活溫度或激活熱處理時間。在這種情況下，以預(yù)設(shè)注入能量(例如，當(dāng)假定受影響層的厚度實質(zhì)上為0nm時能夠獲得源極延伸區(qū)11EA和漏極延伸區(qū)11EB的預(yù)設(shè)薄層電阻的注入能量)在圖3B的注入工藝中執(zhí)行注入?；诩せ顪囟?或激活熱處理時間)、薄層電阻和受影響層的厚度之間的關(guān)系，導(dǎo)出激活溫度(或激活熱處理時間)。以這種方式控制激活溫度或激活熱處理時間，從而將圖4所示的源極延伸區(qū)11EA和漏極延伸區(qū)11EB設(shè)定為具有預(yù)設(shè)薄層電阻。
按照本實施例的制造方法，分別測量各硅襯底11的受影響層厚度，并通過參考預(yù)先獲得的注入?yún)?shù)或激活熱處理參數(shù)、薄層電阻、和受影響層厚度之間的關(guān)系，根據(jù)測得的受影響層厚度設(shè)定注入?yún)?shù)或激活熱處理參數(shù)。這能夠抑制硅襯底之間源極延伸區(qū)11EA及漏極延伸區(qū)11EB的薄層電阻的變化。通過這種方式，能夠抑制硅襯底11之間如p溝道MOS晶體管10的導(dǎo)通電阻等電特性的變化。應(yīng)該注意本實施例在n溝道MOS晶體管的情況下也能獲得相同的優(yōu)點。
主要在偏移隔離層形成步驟中形成受影響層，但早在圖2B所示的形成柵極絕緣膜及柵電極的步驟中也形成受影響層。具體說來，在形成柵極絕緣膜及柵電極的步驟中，當(dāng)對柵極絕緣膜及柵電極進(jìn)行用以選擇性去除的干蝕刻時，或當(dāng)通過等離子灰化去除用作掩模的抗蝕膜時，形成受影響層。在按照本實施例的制造方法中，即使當(dāng)通過多個步驟形成受影響層時，仍然在延伸區(qū)形成步驟之前即刻測量受影響層的厚度。這使得能夠正確設(shè)定注入?yún)?shù)或激活熱處理參數(shù)。因此，可進(jìn)一步抑制硅襯底之間源極延伸區(qū)及漏極延伸區(qū)的薄層電阻的變化。
在本實施例的制造方法中，作為示例說明了具有偏移隔離層的半導(dǎo)體器件。本發(fā)明同樣適用于其中省略形成偏移隔離層的半導(dǎo)體器件。在這種情況下，受影響層主要在上述形成柵極絕緣膜或柵電極的步驟中形成。相應(yīng)于受影響層的厚度設(shè)定注入?yún)?shù)或激活熱處理參數(shù)。除省略圖2C所示的工藝之外，該制造方法實質(zhì)上與前述制造方法相同。
當(dāng)半導(dǎo)體器件為CMOS(互補MOS)晶體管時，優(yōu)選同時測量p溝道MOS晶體管的器件區(qū)和n溝道MOS晶體管的器件區(qū)的受影響層厚度。例如，在形成CMOS晶體管的源極延伸區(qū)和漏極延伸區(qū)的步驟中，可將p型雜質(zhì)元素首先注入待形成p溝道MOS晶體管的器件區(qū)中。在這種情況下，為了避免注入p型雜質(zhì)元素，設(shè)置抗蝕膜以覆蓋n溝道MOS晶體管的器件區(qū)。在p型雜質(zhì)元素被注入p溝道MOS晶體管的器件區(qū)后，通過等離子體灰化從n溝道MOS晶體管的器件區(qū)表面去除抗蝕膜。完成之后，n溝道MOS晶體管的器件區(qū)中的硅襯底表面可能受到灰化等離子體中的Ar(或O)離子等的沖擊的影響，導(dǎo)致受影響層的厚度增加。在這種情況下，優(yōu)選在此時即刻測量受影響層的厚度。這使得能夠以更高的精確度測量受影響層的厚度，從而抑制延伸區(qū)的薄層電阻變化。如果首先在n溝道MOS晶體管的器件區(qū)中形成源極延伸區(qū)及漏極延伸區(qū)，則在去除覆蓋器件區(qū)的抗蝕膜之后，測量p溝道MOS晶體管的器件區(qū)中的受影響層厚度。
在按照本發(fā)明第二實施例的半導(dǎo)體器件制造方法中，不測量受影響層的厚度，而是基于形成偏移隔離層的步驟中所執(zhí)行的干蝕刻工藝的條件，估算受影響層的厚度?；诠浪愠龅氖苡绊憣雍穸?，確定注入?yún)?shù)或激活熱處理參數(shù)。
再參考圖1，按照第二實施例的半導(dǎo)體器件的制造方法包括如下步驟在對應(yīng)于器件區(qū)的硅襯底表面上形成柵極絕緣膜及柵電極的步驟(S102)，偏移隔離層形成步驟(S104)，估算在硅襯底表面形成的受影響層厚度的步驟(S107)，導(dǎo)出雜質(zhì)元素的注入?yún)?shù)的步驟(S108)，將雜質(zhì)元素注入硅襯底的延伸區(qū)形成步驟(S110)，側(cè)壁絕緣膜形成步驟(S112)，源極區(qū)及漏極區(qū)形成步驟(S114)，以及激活熱處理步驟(S116)。除受影響層厚度估算步驟(S107)之外，這種制造方法實質(zhì)上與按照第一實施例的半導(dǎo)體器件制造方法相同，因而將省略相同步驟的說明。
在受影響層厚度估算步驟(S107)中，分別監(jiān)測各硅襯底在圖2C所示的偏移隔離層形成步驟中執(zhí)行干蝕刻時施加的自偏壓Vdc?；谧云珘篤dc估算受影響層的厚度?；诠浪愠龅氖苡绊憣雍穸龋耘c第一實施例相同的方式確定注入?yún)?shù)或激活熱處理參數(shù)。
圖9為示出受影響層厚度與自偏壓Vdc之間關(guān)系的圖表。圖9中，橫軸代表自偏壓Vdc的絕對值。圖9中，與0kV的自偏壓Vdc相對應(yīng)的受影響層厚度為自然氧化膜的厚度。
參照圖9，由本發(fā)明的發(fā)明人所進(jìn)行的分析揭示在通常使用的蝕刻條件下自偏壓Vdc與受影響層厚度實質(zhì)上互相成正比。即，自偏壓Vdc的絕對值越大，受影響層的厚度越大。
自偏壓Vdc取決于RF功率、真空室中的蝕刻氣體的壓力比、由于真空室內(nèi)部的污染所產(chǎn)生的雜質(zhì)氣體的類型、這些雜質(zhì)氣體的壓力比等。因而，在多個具有相同結(jié)構(gòu)的相同型號的干蝕刻設(shè)備中，即使將RF功率和蝕刻條件例如蝕刻氣體的流量設(shè)定為相同值，不同設(shè)備之間的自偏壓Vdc也常會不同。此外，取決于干蝕刻設(shè)備的運行時間，例如清理真空室之后的運行時間，自偏壓Vdc往往改變。以這種方式，自偏壓Vdc不僅在不同設(shè)備之間變化，而且隨著時間的推移也會改變。因此，取決于蝕刻所使用的干蝕刻設(shè)備以及執(zhí)行干蝕刻的時間，受影響層11DM的厚度會改變。
如圖5所示，在本實施例中，為干蝕刻設(shè)備的陰極提供Vdc測量裝置25，并分別監(jiān)測各硅襯底11的自偏壓Vdc?；谧云珘篤dc，并基于圖9所示的關(guān)系，估算各硅襯底11的受影響層厚度。這消除了測量受影響層厚度的需要，并消除了管理橢圓偏振儀的需要。并且，可簡化生產(chǎn)設(shè)備。
與第一實施例的圖3A所示的工藝一樣，通過參考預(yù)先獲得的注入?yún)?shù)、薄層電阻和受影響層厚度之間的關(guān)系，基于估算出的受影響層厚度，導(dǎo)出能夠獲得源極延伸區(qū)11EA和漏極延伸區(qū)11EB的預(yù)設(shè)薄層電阻的注入?yún)?shù)。然后，以相同的方式執(zhí)行圖3C的步驟及隨后步驟。以這種方式，形成p溝道MOS晶體管10。
應(yīng)該注意，在圖2C所示的偏移隔離層形成步驟中，在通過RIE法去除絕緣膜15時需要清除硅襯底11(晶片)的整個表面上的絕緣膜15，導(dǎo)致需要執(zhí)行過蝕刻工藝，以在檢測到絕緣膜的去除終點之后，將干蝕刻延長預(yù)設(shè)的時間周期。過蝕刻工藝導(dǎo)致硅襯底11的表面被離子沖擊，從而使受影響層11DM的厚度增加。在這種情況下，監(jiān)測過蝕刻的時間長度以估算受影響層的厚度。通過檢測由圖5所示的等離子體PL的發(fā)光光譜變化，或通過檢測由連接至RF電源24的負(fù)DC電源施加至陰極22的電壓(例如將晶片設(shè)置于陰極22上的電子靜態(tài)校驗電壓(Electron Static Chack voltage))變化，檢測絕緣膜的去除終點。
圖10為示出受影響層厚度與過蝕刻工藝的時間長度之間關(guān)系的示例的圖表。過蝕刻時間為檢測到絕緣膜的去除終點之后延長的干蝕刻時間長度。
參照圖10，隨著過蝕刻時間增加，受影響層的厚度增加。此外，在過蝕刻時間達(dá)到某點后，受影響層的厚度實質(zhì)上保持恒定。將過蝕刻時間設(shè)定為蝕刻時間乘以預(yù)設(shè)因數(shù)所得的時間，其中蝕刻時間定義為從干蝕刻開始至檢測到干蝕刻結(jié)束的時間長度。由于不同硅襯底之間(不同晶片之間)的蝕刻時間經(jīng)常不同，因此不同硅襯底之間的過蝕刻時間也經(jīng)常不同。有鑒于此，監(jiān)測過蝕刻時間，并通過參考圖10所示的關(guān)系，基于所獲得的過蝕刻時間估算硅襯底中的受影響層厚度。在執(zhí)行過蝕刻的情況下，基于自偏壓Vdc和過蝕刻時間估算受影響層的厚度。應(yīng)該注意，圖10所示的關(guān)系僅為示例，并且對于各干蝕刻條件可分別獲得。
按照本實施例的制造方法，監(jiān)測各硅襯底在偏移隔離層形成步驟中用于干蝕刻的自偏壓Vdc，并基于所監(jiān)測到的自偏壓Vdc估算受影響層的厚度。然后，通過參考預(yù)先獲得的注入?yún)?shù)或激活熱處理參數(shù)、薄層電阻和受影響層厚度之間的關(guān)系，相應(yīng)于估算出的受影響層厚度，為各硅襯底設(shè)定注入?yún)?shù)或激活熱處理參數(shù)。這能夠抑制硅襯底之間源極延伸區(qū)及漏極延伸區(qū)的薄層電阻的變化。
另外，在這種制造方法中，不需要測量各硅襯底的受影響層厚度，這可以簡化生產(chǎn)設(shè)備。此外，由于通過監(jiān)測自偏壓Vdc和通過可選地監(jiān)測過蝕刻時間來估算受影響層的厚度，因此與測量受影響層厚度的情況相比，更易于獲得受影響層的厚度。
按照本發(fā)明第三實施例的半導(dǎo)體器件的制造系統(tǒng)為適于執(zhí)行按照上述第一及第二實施例的制造方法的系統(tǒng)。
圖11為示出按照本發(fā)明第三實施例的半導(dǎo)體器件制造系統(tǒng)的構(gòu)造框圖。
參照圖11，半導(dǎo)體器件制造系統(tǒng)30包括制造設(shè)備系統(tǒng)40、用于控制制造設(shè)備系統(tǒng)40的制造控制系統(tǒng)50、以及將制造設(shè)備系統(tǒng)40與制造控制系統(tǒng)50連接在一起的局域網(wǎng)(LAN)60。
制造設(shè)備系統(tǒng)40包括CVD設(shè)備41、干蝕刻設(shè)備42、雜質(zhì)元素注入設(shè)備43、激活熱處理設(shè)備44、以及檢測設(shè)備45，例如橢圓偏振儀。制造設(shè)備系統(tǒng)40的各個設(shè)備41至45連接至LAN60。制造設(shè)備系統(tǒng)40的各個設(shè)備41至45分別設(shè)置有攝像裝置(camera)(未示出)，該攝像裝置在提供晶片時掃描晶片識別信息。另外，設(shè)備41至45均設(shè)置有設(shè)備控制器(未示出)。設(shè)備控制器從制造控制系統(tǒng)50的制造設(shè)備控制單元51接收限定晶片的工藝條件及檢測條件的工藝配方，并按照該工藝配方控制晶片的處理。此外，設(shè)備控制器將與晶片有關(guān)的工藝數(shù)據(jù)及檢測數(shù)據(jù)自動傳輸至數(shù)據(jù)收集單元。在圖示中省略設(shè)置于制造設(shè)備41至45之間的晶片輸送機構(gòu)。
制造控制系統(tǒng)50包括制造設(shè)備控制單元51，用于產(chǎn)生各制造設(shè)備41至45的工藝配方并將所產(chǎn)生的工藝配方傳輸至各制造設(shè)備41至45；數(shù)據(jù)收集單元54，用于分別收集從各制造設(shè)備41至45傳輸?shù)拿總€晶片的晶片識別信息及晶片工藝數(shù)據(jù)，以及用于收集從檢測設(shè)備接收的檢測結(jié)果數(shù)據(jù)；工藝條件導(dǎo)出單元52，用于基于工藝數(shù)據(jù)、檢測結(jié)果數(shù)據(jù)及工藝控制數(shù)據(jù)導(dǎo)出工藝參數(shù)。
數(shù)據(jù)收集單元54包括制造歷史數(shù)據(jù)存儲單元55。制造歷史數(shù)據(jù)存儲單元55分別存儲各晶片的晶片識別信息及晶片工藝數(shù)據(jù)。工藝數(shù)據(jù)涉及各設(shè)備41至45的工藝條件，并且還涉及在執(zhí)行每一工藝時實際監(jiān)測到的工藝溫度、氣流量、真空度等。例如，在第二實施例的制造方法的情況下，該工藝數(shù)據(jù)對應(yīng)于通過于蝕刻設(shè)備執(zhí)行的干蝕刻的條件、監(jiān)測到的自偏壓Vdc、過蝕刻時間等。
數(shù)據(jù)收集單元54包括檢測結(jié)果數(shù)據(jù)存儲單元56。檢測結(jié)果數(shù)據(jù)存儲單元56分別存儲各晶片的晶片識別信息及晶片檢測數(shù)據(jù)。例如，在上述第一實施例的情況下，檢測數(shù)據(jù)對應(yīng)于通過橢圓偏振儀測得的受影響層厚度。
工藝條件導(dǎo)出單元52包括工藝控制數(shù)據(jù)存儲單元53。工藝控制數(shù)據(jù)存儲單元53存儲用于導(dǎo)出工藝參數(shù)的數(shù)據(jù)。例如，工藝控制數(shù)據(jù)存儲單元53存儲圖6所示的受影響層厚度與注入能量之間的關(guān)系、圖9所示的受影響層厚度與自偏壓之間的關(guān)系等。
例如，工藝條件導(dǎo)出單元52從數(shù)據(jù)收集單元54的檢測結(jié)果數(shù)據(jù)存儲單元56分別接收表示各晶片的受影響層厚度的數(shù)據(jù)。工藝條件導(dǎo)出單元52進(jìn)一步從工藝控制數(shù)據(jù)存儲單元53接收受影響層厚度與注入能量之間的關(guān)系，從而導(dǎo)出能夠獲得延伸區(qū)的所需薄層電阻的注入能量。工藝條件導(dǎo)出單元52將導(dǎo)出值傳輸至制造設(shè)備控制單元51。然后，制造設(shè)備控制單元51將包含工藝參數(shù)及其它蝕刻條件的工藝配方傳輸至干蝕刻設(shè)備42。
半導(dǎo)體器件制造系統(tǒng)30特別適合于第二實施例的制造方法。以下將參照圖1和圖11，說明半導(dǎo)體器件制造系統(tǒng)30執(zhí)行第二實施例的制造方法的情況。
使用CVD設(shè)備41和干蝕刻設(shè)備42執(zhí)行在對應(yīng)于器件區(qū)的硅襯底表面上形成柵極絕緣膜及柵電極的步驟(S102)。然后，使用CVD設(shè)備41形成絕緣膜，并且干蝕刻設(shè)備42選擇性去除絕緣膜，以執(zhí)行偏移隔離層形成步驟(S104)。在這種情況下，監(jiān)測自偏壓Vdc，并將其與晶片識別信息一起傳輸至數(shù)據(jù)收集單元54。所傳輸?shù)臄?shù)據(jù)存儲于制造歷史數(shù)據(jù)存儲單元55中。然后，工藝條件導(dǎo)出單元52從制造歷史數(shù)據(jù)存儲單元55接收相關(guān)晶片的自偏壓Vdc，并從工藝控制數(shù)據(jù)存儲單元53接收表示受影響層厚度與自偏壓之間的關(guān)系的數(shù)據(jù)集。工藝條件導(dǎo)出單元52通過參考數(shù)據(jù)集，相應(yīng)于自偏壓Vdc估算受影響層的厚度。
工藝條件導(dǎo)出單元52通過參考從工藝控制數(shù)據(jù)存儲單元53所接收的受影響層厚度與注入能量之間的關(guān)系，相應(yīng)于估算出的受影響層厚度進(jìn)一步導(dǎo)出注入?yún)?shù)(S108)。將注入?yún)?shù)與其它注入條件一起從制造設(shè)備控制單元51傳輸至雜質(zhì)元素注入設(shè)備。
雜質(zhì)元素注入設(shè)備43基于注入?yún)?shù)執(zhí)行延伸區(qū)形成步驟(S110)。此外，使用CVD設(shè)備41、干蝕刻設(shè)備42、雜質(zhì)元素注入設(shè)備43及激活熱處理設(shè)備44執(zhí)行從側(cè)壁絕緣膜形成步驟(S112)至激活熱處理步驟(S116)的步驟。
如上所述，半導(dǎo)體器件制造系統(tǒng)30在數(shù)據(jù)收集單元54中分別存儲各晶片的數(shù)據(jù)，該數(shù)據(jù)包括從設(shè)置在制造工藝上游的制造設(shè)備40至44或檢測設(shè)備45所獲得的工藝數(shù)據(jù)或檢測結(jié)果數(shù)據(jù)?；诖鎯Φ臄?shù)據(jù)，工藝條件導(dǎo)出單元52通過參考工藝控制數(shù)據(jù)導(dǎo)出將在制造工藝下游使用的工藝參數(shù)。然后，制造設(shè)備控制單元51將包含導(dǎo)出的工藝參數(shù)的工藝配方傳輸至制造設(shè)備40至44。各制造設(shè)備40至44基于導(dǎo)出的各晶片的工藝參數(shù)，分別執(zhí)行其工藝，從而執(zhí)行適合于受上游制造設(shè)備的條件和狀態(tài)影響的晶片的工藝。特別地，抑制半導(dǎo)體器件中不同晶片之間存在的延伸區(qū)薄層電阻的變化。此外，即使當(dāng)半導(dǎo)體器件制造系統(tǒng)30采用多個干蝕刻設(shè)備時，也可以抑制由干蝕刻設(shè)備之間的差別引起的受影響層厚度的變化而導(dǎo)致的延伸區(qū)的薄層電阻變化。
此外，本發(fā)明并不限于這些實施例，在不偏離本發(fā)明的范圍的情況下可做出多種變化和修改。
已經(jīng)參照在硅襯底中形成MOS晶體管的示例說明第一至第三實施例。但本發(fā)明并不限于使用硅襯底，同樣適用于其它半導(dǎo)體襯底，例如SiGe襯底、SOI(絕緣體上硅)襯底等。
權(quán)利要求
1.一種半導(dǎo)體器件的制造方法，該半導(dǎo)體器件具有柵電極以及在該柵電極側(cè)面的半導(dǎo)體襯底中形成的一對擴散層，該方法包括如下步驟在半導(dǎo)體襯底上形成絕緣膜及柵電極；獲得在該半導(dǎo)體襯底表面形成的受影響層的厚度；基于預(yù)設(shè)的注入?yún)?shù)，將雜質(zhì)元素注入所述柵電極側(cè)面區(qū)域內(nèi)的半導(dǎo)體襯底中而形成一對擴散層；基于預(yù)設(shè)的熱處理參數(shù)執(zhí)行激活熱處理；以及在所述獲得受影響層厚度的步驟與所述形成一對擴散層的步驟之間設(shè)置參數(shù)導(dǎo)出步驟，在所述參數(shù)導(dǎo)出步驟中相應(yīng)于獲得的受影響層厚度導(dǎo)出該注入?yún)?shù)或熱處理參數(shù)，以將所述擴散層設(shè)定為具有預(yù)設(shè)的薄層電阻。
2.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中在所述參數(shù)導(dǎo)出步驟中參考預(yù)先獲得的該注入?yún)?shù)或熱處理參數(shù)、所述擴散層的薄層電阻和該受影響層厚度之間的關(guān)系，相應(yīng)于獲得的受影響層厚度，導(dǎo)出該注入?yún)?shù)或熱處理參數(shù)。
3.如權(quán)利要求2所述的半導(dǎo)體器件的制造方法，其中采用橢圓偏振法獲得在所述關(guān)系中限定的受影響層厚度。
4.如權(quán)利要求2所述的半導(dǎo)體器件的制造方法，其中基于使用SIMS法獲得的該半導(dǎo)體襯底中元素的深度分布圖，獲得在所述關(guān)系中限定的受影響層厚度，所述元素包含于干蝕刻工藝采用的氣體中。
5.如權(quán)利要求2所述的半導(dǎo)體器件的制造方法，其中該注入?yún)?shù)為注入能量和注入劑量的至少其中之一。
6.如權(quán)利要求2所述的半導(dǎo)體器件的制造方法，其中該熱處理參數(shù)為熱處理溫度或熱處理時間。
7.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中在所述獲得受影響層厚度的步驟中采用橢圓偏振法測量該受影響層的厚度。
8.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其中所述獲得受影響層厚度步驟包括如下步驟監(jiān)測在所述形成一對擴散層的步驟之前執(zhí)行的干蝕刻工藝中采用的蝕刻參數(shù)；以及通過參考預(yù)先獲得的該蝕刻參數(shù)與該受影響層厚度之間的關(guān)系，相應(yīng)于監(jiān)測到的蝕刻參數(shù)，估算在該半導(dǎo)體襯底表面形成的受影響層的厚度。
9.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，還包括如下步驟在所述形成一對擴散層的步驟之前，通過形成覆蓋該半導(dǎo)體襯底及該柵電極表面的絕緣膜，并通過干蝕刻工藝去除該絕緣膜，在該柵電極的側(cè)壁上形成一對偏移隔離膜，其中在所述獲得受影響層厚度的步驟中，通過參考預(yù)先獲得的該蝕刻參數(shù)與該受影響層厚度之間的關(guān)系，相應(yīng)于所述干蝕刻工藝的蝕刻參數(shù)，估算在該半導(dǎo)體襯底表面形成的受影響層的厚度。
10.如權(quán)利要求9所述的半導(dǎo)體器件的制造方法，其中該蝕刻參數(shù)包括在所述干蝕刻工藝中監(jiān)測到的自偏壓。
11.如權(quán)利要求10所述的半導(dǎo)體器件的制造方法，其中該蝕刻參數(shù)還包括在所述干蝕刻工藝中監(jiān)測到的過蝕刻時間。
12.一種半導(dǎo)體器件的制造系統(tǒng)，該半導(dǎo)體器件具有柵電極以及在該柵電極側(cè)面的半導(dǎo)體襯底中形成的一對擴散層，該系統(tǒng)包括制造設(shè)備系統(tǒng)，包括干蝕刻設(shè)備、離子注入設(shè)備、激活熱處理設(shè)備以及檢測設(shè)備；工藝控制單元，設(shè)置為從所述制造設(shè)備系統(tǒng)獲得制造歷史數(shù)據(jù)，以基于獲得的制造歷史數(shù)據(jù)導(dǎo)出工藝配方，并將該工藝配方傳輸至所述制造設(shè)備系統(tǒng)；以及通信單元，其將所述制造設(shè)備系統(tǒng)連接至所述工藝控制單元，其中所述工藝控制單元相應(yīng)于由所述檢測設(shè)備測得的在該半導(dǎo)體襯底中形成的受影響層的厚度，導(dǎo)出注入?yún)?shù)或熱處理參數(shù)，以將所述擴散層設(shè)定為具有預(yù)設(shè)的薄層電阻，并且，其中基于該注入?yún)?shù)和該熱處理參數(shù)分別控制所述離子注入設(shè)備和所述激活熱處理設(shè)備。
13.一種半導(dǎo)體器件的制造系統(tǒng)，該半導(dǎo)體器件具有柵電極以及在該柵電極側(cè)面的半導(dǎo)體襯底中形成的一對擴散層，該系統(tǒng)包括制造設(shè)備系統(tǒng)，包括干蝕刻設(shè)備、離子注入設(shè)備以及激活熱處理設(shè)備；工藝控制單元，設(shè)置為從所述制造設(shè)備系統(tǒng)獲得制造歷史數(shù)據(jù)，以基于獲得的制造歷史數(shù)據(jù)導(dǎo)出工藝配方，并將該工藝配方傳輸至所述制造設(shè)備系統(tǒng)；以及通信單元，其將所述制造設(shè)備系統(tǒng)連接至所述工藝控制單元，其中所述工藝控制單元通過參考預(yù)先獲得的所述干蝕刻設(shè)備的蝕刻條件與受影響層厚度之間的關(guān)系，相應(yīng)于所述干蝕刻設(shè)備的蝕刻條件估算該受影響層的厚度，并相應(yīng)于估算出的受影響層厚度導(dǎo)出注入?yún)?shù)或熱處理參數(shù)，以將所述擴散層設(shè)定為具有預(yù)設(shè)的薄層電阻，并且，其中基于該注入?yún)?shù)和該熱處理參數(shù)分別控制所述離子注入設(shè)備和所述激活熱處理設(shè)備。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件的制造方法，該半導(dǎo)體器件具有柵電極以及在該柵電極側(cè)面的半導(dǎo)體襯底中形成的一對擴散層。該方法包括如下步驟在半導(dǎo)體襯底上形成絕緣膜及柵電極，獲得在半導(dǎo)體襯底表面形成的受影響層的厚度，通過基于預(yù)設(shè)的注入?yún)?shù)將雜質(zhì)元素注入柵電極側(cè)面區(qū)域內(nèi)的半導(dǎo)體襯底中而形成一對擴散層，基于預(yù)設(shè)的熱處理參數(shù)執(zhí)行激活熱處理，以及在獲得步驟與擴散層形成步驟之間設(shè)置的參數(shù)導(dǎo)出步驟，在該參數(shù)導(dǎo)出步驟中相應(yīng)于獲得的受影響層厚度導(dǎo)出注入?yún)?shù)或熱處理參數(shù)，以將擴散層設(shè)定為具有預(yù)設(shè)的薄層電阻。
文檔編號H01L21/00GK1892997SQ20051012007
公開日2007年1月10日 申請日期2005年11月3日 優(yōu)先權(quán)日2005年7月6日
發(fā)明者小倉輝 申請人:富士通株式會社