專利名稱：半導體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導體器件，更具體地說，涉及一種提高半導體器件的可靠性的技術(shù)，其中該半導體器件包括由低介電常數(shù)介電膜構(gòu)成的層間介電膜。
背景技術(shù)：
近年來，為了提高半導體器件的運行速度，正在對所謂的低介電常數(shù)介電膜(低k膜)進行應(yīng)用，其中該低k膜具有低于通常使用的介電膜的介電常數(shù)，并用作半導體器件的層間介電膜的材料。通過例如降低材料密度從而變?yōu)榻殡娔せ蛘呷コ牧蠘O性從而變?yōu)榻殡娔ぃ@得低k膜。在降低材料密度(膜密度)從而變?yōu)榻殡娔さ那闆r下，通常采用多孔材料。因此，與通常使用的介電膜相比，在低k膜中，介電膜形成后在膜中形成過孔或布線槽時使用的蝕刻氣體或當介電膜置于空氣中時的水分更容易滲入該膜。此外，與通常使用的介電膜相比，在低k膜中，更容易在膜內(nèi)部產(chǎn)生由工作過程的影響導致的膜材料的劣化(分層和/或斷裂)。
結(jié)果，在低k膜中比在通常使用的介電膜中，材料自身的機械強度劣化(降低)得更多。此外，在通過層疊多個低k膜獲得的所謂的低k層間介電膜中，在層疊的低k膜之間的界面處或在低k膜與其它介電膜之間的界面處比在通常使用的介電膜之間的界面處，接合強度劣化(降低)得更多。如下將多層布線結(jié)構(gòu)應(yīng)用于半導體器件中時，低k膜的機械強度的劣化以及在低k膜之間的界面處或在低k膜與其它介電膜之間的界面處的接合強度的劣化造成嚴重問題。
為了解決由于使用低k膜導致的上述機械強度的劣化(例如，分層和/或斷裂)，將預定的界面處理技術(shù)應(yīng)用于例如低k膜的形成工藝中?？蛇x地，當進行RIE以在低k膜中形成過孔或布線槽時，其工藝被優(yōu)化。盡管以上措施可以改善低k膜的機械強度以及在低k膜之間或在低k膜與其它介電膜之間的界面處的接合強度，現(xiàn)在仍需要一種進一步提高機械和接合強度的技術(shù)。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，提供了一種半導體器件，包括多個層間介電膜，層疊并設(shè)置在襯底上方的多個層中；至少一個第一導體，設(shè)置在所述層疊層間介電膜的至少一個層間介電膜中；以及多個第二導體，設(shè)置在其中設(shè)置有所述第一導體的所述層間介電膜中，并被連接至所述第一導體的下表面，以及以這樣的方式沿從所述第一導體向下的方向延伸并沿第一方向和垂直于所述第一方向的第二方向進一步延伸，以便相互間隔，從而形成網(wǎng)格形狀。
根據(jù)本發(fā)明的另一個方面，提供了一種半導體器件，包括多個層間介電膜，層疊并設(shè)置在襯底上方的多個層中；至少一個下層導體，設(shè)置在所述層疊層間介電膜的至少一個層間介電膜中作為導電通道的一部分；以及至少一個第一導體，以這樣的方式設(shè)置在所述下層導體和其中設(shè)置有所述下層導體的所述層間介電膜上方并基本上與它們重疊的位置，以沿其膜厚度方向貫通其中設(shè)置有所述下層導體的所述層間介電膜上方的層間介電膜，并且所述至少一個第一導體電連接至所述下層導體以用作所述導電通道的一部分。
根據(jù)本發(fā)明的又一個方面，提供了一種半導體器件，包括多個層間介電膜，層疊并設(shè)置在襯底上方的多個層中；至少一個下層導體，設(shè)置在所述層疊層間介電膜的至少一個層間介電膜中；以及至少一個第一導體，未被電連接至所述下層導體，并設(shè)置在其中設(shè)置有所述下層導體的所述層間介電膜上方的層間介電膜中，所述至少一個第一導體在所述下層導體上方并與所述下層導體部分重疊的位置處，至少所述第一導體的一部分在偏離所述下層導體上方的區(qū)域的位置處具有較小的線寬，并在此位置處沿其膜厚度方向貫通其中設(shè)置有所述下層導體的所述層間介電膜上方的所述層間介電膜。
根據(jù)本發(fā)明的再一個方面，提供了一種半導體器件，包括多個層間介電膜，層疊并設(shè)置在襯底上方的多個層中；至少一個下層導體，設(shè)置在所述層疊層間介電膜的至少一個層間介電膜中；以及至少一個第一導體，未被電連接至所述下層導體，并具有以這樣的方式設(shè)置的第一和第二電流施加部分，以便沿其膜厚度方向貫通其中設(shè)置有所述下層導體的所述層間介電膜上方的層間介電膜，并將在所述下層導體上方并與所述下層導體重疊的位置夾在中間，所述第一和第二電流施加部分互相電連接，以用作導電通道的一部分；以及至少一個上層導體，以這樣的方式設(shè)置，以便沿其膜厚度方向貫通其中設(shè)置有所述第一導體的所述第一和第二電流施加部分的所述層間介電膜上方的層間介電膜，所述至少一個上層導體在所述下層導體上方并與所述下層導體重疊的位置處，并且所述至少一個上層導體被電連接至所述第一導體的所述第一和第二電流施加部分，以用作導電通道的一部分。


圖1是截面圖，示出了根據(jù)第一實施例的半導體器件的制造工藝；圖2是截面圖，示出了根據(jù)第一實施例的半導體器件的制造工藝；圖3是平面圖，示出了根據(jù)第一實施例的半導體器件的制造工藝；圖4是透視圖，示出了根據(jù)第一實施例的半導體器件的制造工藝；圖5是截面圖，示出了根據(jù)第一實施例的半導體器件的制造工藝；圖6是平面圖，示出了根據(jù)第一實施例的半導體器件的制造工藝；
圖7是截面圖，示出了根據(jù)第一實施例的半導體器件的制造工藝；圖8是截面圖，示出了根據(jù)第一實施例的半導體器件的制造工藝；圖9是截面圖，示出了根據(jù)第一實施例的半導體器件的制造工藝；圖10是平面圖，示出了根據(jù)第一實施例的半導體器件的制造工藝；圖11是平面圖，示出了根據(jù)第一實施例的半導體器件的制造工藝；圖12是截面圖，示出了根據(jù)第一實施例的半導體器件的制造工藝；圖13是透視圖，示出了根據(jù)第一實施例的半導體器件的制造工藝；圖14是平面圖，示出了根據(jù)第一實施例的半導體器件的實例；圖15是截面圖，示出了用作第二實施例的比較實例的半導體器件；圖16是截面圖，示出了根據(jù)第二實施例的半導體器件；圖17是平面圖，示出了根據(jù)第二實施例的半導體器件以及用作第二實施例的比較實例的半導體器件；圖18是截面圖，示出了根據(jù)第三實施例的半導體器件；圖19是平面圖，示出了根據(jù)第三實施例的半導體器件；圖20是截面圖，示出了根據(jù)第四實施例的半導體器件；圖21是截面圖，示出了根據(jù)第五實施例的半導體器件；以及圖22是沿圖21中的點劃線D-D’截取的截面圖；具體實施方式
下文中，將參考

本發(fā)明的實施例。
(第一實施例)首先，將參考圖1至14說明本發(fā)明的第一實施例。圖14是平面圖，示出了根據(jù)第一實施例的半導體器件，圖1至13示出了根據(jù)該實施例的半導體器件的制造工藝。
在第一實施例中，將對這樣的結(jié)構(gòu)進行說明，其中，在包括所謂的寬布線的下側(cè)過孔塞栓的層上，沿兩個方向，即沿寬布線的縱向方向和沿與寬布線縱向方向基本上垂直的方向，連續(xù)設(shè)置實際上未施加電流的犧牲過孔塞栓，從而提高寬布線區(qū)域的機械強度。下文中，將進行詳細說明。
首先，如圖1所示，在包括未示出的有源區(qū)域的硅襯底(半導體襯底)上方，形成第n-1(n是大于等于2的自然數(shù))層中的層間介電膜(ILD)2。將相對介電常數(shù)不大于約3.4的所謂低介電常數(shù)介電膜(低k膜)用作層間介電膜2。這樣的低k膜2的實例包括基于SiOC組分的MSQ(聚甲基硅氧烷)低k膜和基于PAE(聚亞芳基醚)的低k膜。在第一實施例中，將楊氏模量約為5GPa和線性膨脹系數(shù)約為40ppm的基于PAE的低k膜2用作層間介電膜2。層間介電膜2也稱為低k層間介電膜2。利用例如CVD方法，形成膜厚度約為300nm的低k層間介電膜2。
然后，在第n-1層中的低k層間介電膜2的表面上形成第n-1層中的帽層(帽膜)3。在第一實施例中，d-TEOS(d-四乙氧基硅)膜被用作帽層3。利用例如CVD方法，在低k層間介電膜2上沉積d-TEOS膜3，以使其膜厚度約為50nm。d-TEOS膜3的機械強度(楊氏模量)約為30Gpa或更高。然后，利用掩埋方法在低k層間介電膜2和d-TEOS膜3的內(nèi)部形成用作下層導體的下層布線4以及阻擋金屬膜5。下層布線4接收電流供給并用作構(gòu)成預定導電通道的有效布線。下層布線4由例如Cu構(gòu)成。阻擋金屬膜5由例如Ta構(gòu)成。隨后，以這樣的方式在d-TEOS膜3的表面上形成第n-1層中的頂部阻擋層(頂部阻擋膜)6，以便覆蓋下層Cu布線4和Ta膜5。在第一實施例中，將SiCN膜用作頂部阻擋層6。利用例如CVD方法，在d-TEOS膜3上沉積SiCN膜6，以使其膜厚度約為50nm。SiCN膜6的機械強度(楊氏模量)約為30GPa或更高。SiCN膜6與d-TEOS膜3一起用作稍后將說明的第二導體15的加強構(gòu)件。
然后，在第n-1層中的SiCN膜6的表面上順序?qū)盈B第n層中的低k層間介電膜7和第n層中的d-TEOS膜(帽膜)8。利用與在形成第n-1層中的低k層間介電膜2的情況中相同的方法，在SiCN膜6上沉積第n層中的低k層間介電膜7，以使其膜厚度約為300nm。此外，利用與在形成在第n-1層中的d-TEOS膜3的情況中相同的方法，在低k層間介電膜7上沉積第n層中的d-TEOS膜8，以使其膜厚度約為50nm。
接下來，如圖2至4所示，利用光刻工藝等，在第n層中的d-TEOS膜8和低k層間介電膜7以及第n-1層中的SiCN膜6的內(nèi)部，以預定圖形形成凹陷9，該凹陷9用于形成用作第一導體的第n層中的布線14以及用作被連接至第n層中的布線14的下部(下表面)的第二導體的過孔塞栓15。圖3是平面圖，示出了從上方觀察的圖2中所示的凹陷9，以及圖4是圖3中所示的凹陷9的透視圖。圖2是沿圖3中的點劃線A-A’截取的截面圖。
在第一實施例中，第n層中的布線14形成為所謂雙鑲嵌布線。也就是說，第n層中的布線14與過孔塞栓15整體地形成。因此，如圖2至4所示，在d-TEOS膜8和低k層間介電膜7以及SiCN膜6的內(nèi)部形成凹陷9，該凹陷9包括整體形成的用于布線的凹陷10和用于過孔塞栓的凹陷11。應(yīng)注意，在第一實施例中，第n層中的布線14未電連接至下層Cu布線4。也就是說，在下層Cu布線4的上方未設(shè)置過孔塞栓15。因此，用于過孔塞栓的凹陷11形成在除了下層Cu布線4上方的區(qū)域之外的用于布線的凹陷10的下方的區(qū)域中。
在第一實施例中，第n層中的布線形成為寬布線，其中沿橫跨縱向方向的寬度方向的長度(線寬)約為1μm或更寬。更具體地說，第n層中的布線14形成為具有約10μm寬度的寬布線。同時，通過沿從第n層中的布線14向下的方向延伸，并通過分別沿第n層中的布線14的縱向方向和沿與第n層中的布線14的縱向方向相垂直的方向延伸，以這樣的方式形成多個過孔塞栓15，以使其相互間隔。更具體地說，沿第n層中的布線14的縱向方向(第一方向)和沿與第n層中的布線14的縱向方向相垂直的方向(第二方向)分別縱向地和橫向地形成各具有0.1μm寬度的線性形狀的多個過孔塞栓15。此時，沿第n層中的布線14的縱向方向形成的過孔塞栓15和沿與第n層中的布線14的縱向方向相垂直的方向形成的過孔塞栓15互相交叉，從而形成所謂的網(wǎng)格形狀。將鄰近設(shè)置的過孔塞栓15之間的間距設(shè)定為約0.2μm，這是各過孔塞栓15的寬度的兩倍。以這種方式，在d-TEOS膜8、低k層間介電膜7以及SiCN膜6的內(nèi)部形成具有圖2至4所示的圖形的凹陷9。
接下來，如圖5和6所示，以這樣的方式形成用于第n層中的布線14和各過孔塞栓15的阻擋金屬膜12，以覆蓋第n層中的d-TEOS膜8的表面和用于布線和過孔塞栓的凹陷10和11的內(nèi)部。與上述用于下層Cu布線4的阻擋金屬膜5一樣，Ta膜被用作阻擋金屬膜12。利用施加偏壓的濺射膜形成方法沉積阻擋金屬膜12，使其膜厚度為約10nm。然后，盡管未示出，為了不被暴露于空氣中，在高真空環(huán)境下將其上已經(jīng)形成阻擋金屬膜12的Si襯底1裝入用于形成Cu膜的濺射裝置中的處理室中。圖6是從上方觀察的圖5中所示的凹陷9的平面圖。圖5是沿圖6中的點劃線B-B’截取的截面圖。
接下來，如圖7所示，以這樣的方式形成用于鍍敷籽晶以成為第n層中的布線14和各過孔塞栓15的一部分的Cu層(膜)13a，從而覆蓋阻擋金屬膜12的表面。在真空環(huán)境中，利用SIS(自電離濺射)濺射方法，從阻擋金屬膜12連續(xù)沉積Cu鍍敷籽晶層13a，以使其在固態(tài)膜中的膜厚度為約70nm。
隨后，如圖8所示，在Cu鍍敷籽晶層13a的表面上形成Cu鍍敷膜13b。利用電鍍方法形成與Cu鍍敷籽晶層13a一體化的Cu鍍敷膜13b。結(jié)果，在阻擋金屬膜12的表面上形成Cu膜13，該Cu膜13成為第n層中的布線14和各過孔塞栓15的材料。
接下來，如圖9至11所示，通過CMP方法拋光并去除在第n層中的d-TEOS膜(帽膜)8的表面上的阻擋金屬膜12和Cu膜13。結(jié)果，從d-TEOS膜8去除在用于布線和過孔塞栓的凹陷10和11的外部存在的不必要的阻擋金屬膜12和Cu膜13；而僅在用于布線和過孔塞栓的凹陷10和11的內(nèi)部保留阻擋金屬膜12和Cu膜13。也就是說，僅僅在用于布線和過孔塞栓的凹陷10和11的內(nèi)部掩埋將成為第n層中的布線14和各過孔塞栓15的阻擋金屬膜12和Cu膜13。結(jié)果，在第n層中的d-TEOS膜8和低k層間介電膜7以及第n-1層中的SiCN膜6的內(nèi)部，形成由Cu形成并具有雙鑲嵌結(jié)構(gòu)的第n層中的布線14，在該雙鑲嵌結(jié)構(gòu)中布線與過孔塞栓15整體形成。圖10是平面圖，示出了從上方觀察的圖9中所示的寬布線14。圖11是平面圖，示出了從下方觀察的圖9中所示的寬布線14。圖9是沿圖10中的點劃線C-C’截取的截面圖。
接下來，如圖12所示，通過與在形成第n-1層中的頂部阻擋膜6的情況中相同的方法，以這樣的方式形成第n層中的頂部阻擋膜(鈍化膜)16，以覆蓋第n層中的布線(Cu寬布線)14和d-TEOS膜8的表面。SiCN膜也用于第n層鈍化膜16。隨后，通過與在形成第n層中的低k層間介電膜7和d-TEOS膜8的情況中相同的方法，在第n層中的鈍化膜16的表面上，順序?qū)盈B第n+1層中的低k層間介電膜17和帽膜(d-TEOS膜)18。此外，以與在形成下層布線4和阻擋金屬膜5的情況中相同的方式，利用掩埋方法，在第n+1層中的低k層間介電膜17和帽膜(d-TEOS膜)18的內(nèi)部，形成用作上層導體的上層布線19和阻擋金屬膜20。與下層布線4一樣，上層布線19由例如Cu形成。與阻擋金屬膜5一樣，阻擋金屬膜20也由例如Ta形成。隨后，通過與形成第n-1層和第n層中的頂部阻擋膜6和16的情況中相同的方法，以這樣的方式形成第n+1層中的頂部阻擋層21，以覆蓋第n+1層中的上層Cu布線19和d-TEOS膜18。SiCN膜也用于第n+1層中的頂部阻擋膜21。
隨后，通過預定工藝，獲得圖12所示的根據(jù)第一實施例的希望的半導體器件22。也就是說，半導體器件22具有Cu寬布線14，其具有雙鑲嵌結(jié)構(gòu)，在該雙鑲嵌結(jié)構(gòu)中布線14與構(gòu)成網(wǎng)格形狀的多個Cu過孔塞栓15整體形成。
圖13是從下層Cu布線4側(cè)觀察的透視圖，示出了通過上述工藝形成的根據(jù)第一實施例的Cu寬布線14和各Cu過孔塞栓15。為了簡化圖示，圖13中省略了第n-1層和第n層中的阻擋金屬膜5和12、低k層間介電膜2和7等。
如圖13所示，Cu寬布線14具有沿布線14的寬度方向延伸的長方體形狀。各Cu過孔塞栓15被電連接至Cu寬布線14的下表面，并向Cu寬布線14的下側(cè)延伸。此外，各Cu過孔塞栓15沿Cu寬布線14的下表面、沿Cu寬布線14的縱向方向(圖13中的寬度方向)以及沿與Cu寬布線14的縱向方向相垂直的方向(圖13中的深度方向)以這種方式延伸，以相互間隔。更具體地說，沿Cu寬布線14的縱向方向形成的Cu過孔塞栓15和沿與Cu寬布線14的縱向方向相垂直的方向形成的Cu過孔塞栓15互相交叉，從而形成所謂的網(wǎng)格形狀。如上所述，第一實施例的各Cu過孔塞栓15不是形成為通常的孤立島形狀而是形成為線性形狀，所以它也可稱為“Cu過孔布線”?？蛇x地，形成為與本實施例類似的構(gòu)成網(wǎng)格形狀的壁的Cu過孔布線還也稱為“Cu過孔籬笆”。如上所述，各Cu過孔布線具有約0.1μm的寬度。同時，將沿相同方向延伸的鄰近設(shè)置的Cu過孔布線15之間的間距設(shè)定為約0.2μm。
此外，因為如上所述未將各Cu過孔布線15電連接至下層Cu布線4，布線15形成在除了下層Cu布線4上方的區(qū)域以外的Cu寬布線14的下方的區(qū)域中。也就是說，各Cu過孔布線15被設(shè)置為所謂的犧牲布線(虛布線，連續(xù)犧牲過孔層)。這樣的Cu過孔布線15也可稱為“Cu虛過孔布線(Cu犧牲過孔布線)”或“Cu虛過孔籬笆”。
下面，將主要參考圖14和表1，接著說明由本發(fā)明人進行的測試。
首先，盡管未示出，制備了兩個樣品。一個是根據(jù)本實施例的樣品(下文中稱為“第一樣品”)，其由具有雙鑲嵌結(jié)構(gòu)的Cu寬布線14的兩層布線結(jié)構(gòu)構(gòu)成，該雙鑲嵌結(jié)構(gòu)包括上述下層Cu布線4和網(wǎng)格形狀的Cu虛過孔布線15。另一個是根據(jù)現(xiàn)有技術(shù)的樣品(下文中稱為“第二樣品”)，其由兩層布線結(jié)構(gòu)構(gòu)成，其中僅在下層Cu布線4上方設(shè)置Cu寬布線14，該Cu寬布線14不具有網(wǎng)格形狀的Cu虛過孔布線15。也就是說，第二樣品的布線結(jié)構(gòu)不具有過孔層中的金屬部分，在第一樣品中在該過孔層中的金屬部分上形成Cu虛過孔布線15。在第一和第二樣品中，將用作上層布線的Cu寬布線14的寬度設(shè)定為約10μm，以約11μm的間距將Cu寬布線14設(shè)置在整個襯底1上方。此外，在第一樣品中，在具有約10μm寬度的Cu寬布線14上形成具有圖14所示的單元形狀的各Cu虛過孔布線15，其尺寸如表1所示有各種變化。
隨后，為了評價樣品的可靠性，對各具有以上結(jié)構(gòu)的第一和第二樣品進行測試。首先，對第一和第二樣品進行十次熱循環(huán)(從室溫至約400℃，其產(chǎn)生于常規(guī)多層布線工藝)。此后，對第一和第二樣品進行在常規(guī)封裝工藝中進行的切割工藝。隨后，在通過密封樹脂將切割的第一和第二樣品密封在封裝中后，對封裝的第一和第二樣品進行1000次從約-65至125℃的TCT測試。表1示出了關(guān)于第一樣品的TCT測試的結(jié)果。
從表1可見，在Cu虛過孔布線15形成在Cu寬布線14的下表面上的情況下，優(yōu)選如此形成Cu虛過孔布線15，以使Cu寬布線14的下表面被Cu虛過孔布線15覆蓋的覆蓋率大于等于10％，更優(yōu)選大于等于20％。也就是說，在以上設(shè)置的條件下，可以減輕沿低k層間介電膜2和7以及Cu寬布線14的主表面產(chǎn)生的所謂的水平負載應(yīng)力和沿低k層間介電膜2和7以及Cu寬布線14的厚度方向產(chǎn)生的所謂的垂直負載應(yīng)力。也就是說，相對于水平負載應(yīng)力和垂直負載應(yīng)力，其中形成有Cu寬布線14和下層Cu布線4的低k層間介電膜2和7與在低k層間介電膜2和7的上方和下方鄰接地形成的介電膜3、6、8和16的機械強度增強。結(jié)果，根據(jù)以上設(shè)置，可以防止在其中形成有Cu寬布線14和下層Cu布線4的低k層間介電膜2和7與在低k層間介電膜2和7的上方和下方鄰接地形成的介電膜3、6、8和16的界面處引起的分層等。另一方面，在其中在Cu寬布線14的下表面上未形成Cu虛布線15的第二樣品中，以約10％的比率發(fā)生缺陷。
表1

×產(chǎn)生分層△未產(chǎn)生分層在100℃的溫度和90％的濕度下測試后10小時Cu布線產(chǎn)生變色○未產(chǎn)生分層和變色如上所述，由本發(fā)明人進行的測試表明，當在Cu寬布線14的下表面上形成Cu虛過孔布線15以使Cu寬布線14的下表面被Cu虛過孔布線15覆蓋的覆蓋率大于等于約10％時，可以提高半導體器件22的可靠性。
如上所述，根據(jù)第一實施例，通過在Cu寬布線14的下表面上形成具有網(wǎng)格形狀的過孔籬笆結(jié)構(gòu)的多個Cu虛過孔布線15，不管在低k層間介電膜2和7中形成的并實際接收電流的布線4和14的大小、形狀或覆蓋率如何，可以提高布線4和14與在其中形成有布線4和14的區(qū)域附近的包括低k層間介電膜2和7及介電膜3、6、8和16的各介電膜的強度。也就是說，在不增加布線層數(shù)的條件下，可以提供具有Cu多層布線/低k層間介電膜結(jié)構(gòu)的高度可靠的半導體器件22。
(第二實施例)下面將參考圖15至17接著說明本發(fā)明的第二實施例。圖15是截面圖，示出了用作第二實施例的比較實例的半導體器件。圖16是截面圖，示出了根據(jù)第二實施例的半導體器件。圖17是平面圖，示出了根據(jù)第二實施例的半導體器件和用作第二實施例的比較實例的半導體器件。應(yīng)注意，在第二實施例中，相同的參考標號表示與第一實施例中相同或相對應(yīng)的部分，將省略對其的詳細說明。
在第二實施例中，通過將布線延伸至位于其上形成過孔塞栓的實際使用的布線的下側(cè)上的層，在布線附近的區(qū)域的機械強度增強。下文中，將進行詳細說明。第二實施例的制造工藝與第一實施例的制造工藝相同，將省略對其的說明。
在對第二實施例進行說明之前，將參考圖15簡要地說明作為比較實例的半導體器件101的布線結(jié)構(gòu)。
如圖15所示，在作為比較實例的半導體器件101中，通過形成為孤立島形狀的過孔塞栓103，下層布線102被電連接至上層寬布線104。然而，如下所述，由熱應(yīng)力導致的水平應(yīng)力負載和垂直應(yīng)力負載容易被施加至寬布線104。因此，高的水平應(yīng)力負載或垂直應(yīng)力負載可能被施加至過孔塞栓103，從而破壞寬布線104與過孔塞栓103之間的連接部分。
也就是說，連接半導體器件中的布線的過孔部分是其上容易集中在半導體器件內(nèi)部中產(chǎn)生的熱應(yīng)力的部位之一。此外，已經(jīng)發(fā)現(xiàn)，在將其楊氏模量低于通常使用的介電膜的低k膜或其線性膨脹系數(shù)高于Al布線的Cu布線用于制造半導體器件的情況下，熱應(yīng)力對過孔部分的影響變得更明顯。
此外，當利用低k膜形成層間介電膜時，不僅在層間介電膜等的加熱和冷卻工藝(升高和降低溫度的工藝)期間在層間介電膜中產(chǎn)生熱應(yīng)力的情況下，而且在其它情況下，容易產(chǎn)生由低k膜之間或低k膜與其它介電膜之間的界面處的低接合強度或者低k膜自身的低斷裂強度導致的層間介電膜中的分層。例如，在產(chǎn)品檢查工藝例如探測期間，或者在后工藝例如封裝期間，在層間介電膜中掩埋過孔塞栓和布線的CMP工藝中對層間介電膜施加剪切應(yīng)力的情況下，容易引起層間介電膜中的分層。為了防止由低k層間介電膜的機械強度等的劣化導致的層間介電膜中的分層，本發(fā)明的發(fā)明人已經(jīng)在例如美國專利申請10/653,186中提出了這樣一種技術(shù)，在層間介電膜中形成所謂的虛布線或虛過孔塞栓，從而顯著提高包括過孔部分和布線部分的層間介電膜的強度。在此引入美國專利申請10/653,186的整個內(nèi)容作為參考。
然而，由本發(fā)明人進行的進一步研究表明，在利用低k膜形成層間介電膜且具有高表面覆蓋率的半導體器件中，就虛過孔塞栓的形狀或?qū)ζ鋵嶋H施加電流的實布線的區(qū)域而言，對于外部負載存在對策升級的空間。更具體地說，在形成的布線寬度大于常規(guī)布線寬度的所謂寬布線部分中，被實布線占據(jù)的面積必然變得大于常規(guī)布線部分的情況。因此，在層間介電膜中，用于提供可承受上述各種外部負載的足夠數(shù)量的和足夠大小的虛布線或虛塞栓的面積必然變小。具體地說，在虛布線或虛過孔塞栓的對外部負載的抵抗特性可被最大效率地利用的布線部分附近，形成虛布線或虛過孔塞栓的面積必然變小。此外，寬布線比常規(guī)布線更可能受到外部負載。結(jié)果，對在寬布線部分中形成的虛布線或虛過孔塞栓施加的外部負載(外力)也必然變得大于對在常規(guī)布線部分中形成的虛布線或虛過孔塞栓施加的外部負載。
結(jié)果，在將常規(guī)布線部分的虛布線或虛過孔塞栓用于寬布線部分而不對低k層間介電膜進行修改的情況下，很難確保足夠的對虛布線或虛過孔塞栓施加的外力的抵抗強度。也就是說，存在實布線部分的強度不能增強的可能性。當然，容易產(chǎn)生由低k膜之間或低k膜與其它介電膜之間的界面處的低接合強度或者低k膜本身的低斷裂強度導致的層間介電膜的分層。這可劣化包括低k層間介電膜的整個半導體器件的耐久性、可靠性和性能。
第二實施例可用于解決上述問題。下文中，將參考圖16說明根據(jù)第二實施例的半導體器件31。
圖15中雙點劃線的左側(cè)是有效布線部分105，其中形成各實際接收電流以用作有效布線的下層布線102和寬布線104。圖15中雙點劃線的右側(cè)是機械加固部分108，其中形成虛布線(犧牲布線)106或虛過孔塞栓(犧牲過孔塞栓)107，用于使得難以對各實際接收電流以用作有效布線的下層布線102和寬布線104施加水平應(yīng)力負載或垂直應(yīng)力負載。
如圖16所示，在第二實施例的半導體器件31中，用作第一導體的第n層中的Cu布線32被設(shè)置為與第n-1層中的下層Cu布線4a和低k層間介電膜2重疊，Cu布線4a構(gòu)成下層Cu布線4，并具有與Cu布線32相同的導電通道，該下層Cu布線4在第n-1層中形成并用作下層導體。同時，Cu布線32沿厚度方向貫通第n層中的帽膜8和低k層間介電膜7以及第n-1層中的頂部阻擋膜6。通過阻擋金屬膜(Ta膜)12，Cu布線32被電連接至下層Cu布線4a，以用作與下層Cu布線4a相同的導電通道的一部分。
如上所述，第二實施例可以獲得與上述第一實施例相同的優(yōu)點。此外，通過將Cu布線32延伸至在常規(guī)情況下其上將要形成過孔塞栓的低k層間介電膜7的下側(cè)上的層，對于Cu布線32可以獲得足夠的布線截面。結(jié)果，如圖17所示，可以減小Cu布線32的寬度。同時，僅僅通過在由圖16中的雙點劃線左側(cè)的區(qū)域表示的有效布線部分33中形成的用作有效布線的Cu布線32，可以提高機械強度。圖16中雙點劃線的右側(cè)是機械加固部分36，其中形成虛布線(犧牲布線)34或虛過孔塞栓(犧牲過孔塞栓)35，用于使得很難對各實際接收電流以用作有效布線的下層布線4和Cu布線32施加水平應(yīng)力負載或垂直應(yīng)力負載。如上所述，根據(jù)第二實施例，通過將用作有效布線的Cu布線32延伸至在通常情況下其上將要形成過孔的部分(層)，與其中過孔層中不存在金屬層的常規(guī)結(jié)構(gòu)相比，可以提高機械強度。
(第三實施例)下面將參考圖18和圖19說明本發(fā)明的第三實施例。圖18是截面圖，示出了根據(jù)第三實施例的半導體器件。圖19是平面圖，示出了根據(jù)第三實施例的半導體器件。在第三實施例中，相同的參考標號表示與上述第一和第二實施例中相同或相對應(yīng)的部分，將省略對其的詳細說明。
在第三實施例中，多個下層導體形成在一層中，以及至少一個第一導體在所述多個下層導體的上方延伸并形成在其中形成有下層導體的層上方的一層的層間介電膜中。下文中，將參考圖18和19說明根據(jù)第三實施例的半導體器件41。
如圖18所示，在根據(jù)第三實施例的半導體器件41中，用作第一導體的第n層中的Cu布線42在用作兩個下層導體且形成在第n-1層中的下層Cu布線4的上方延伸。在至少Cu布線42的一部分與構(gòu)成下層Cu布線4且具有與Cu布線42相同的導電通道的下層Cu布線4a重疊的位置，Cu布線42沿膜厚度方向貫通第n層中的帽層8和低k層間介電膜7以及第n-1層中的頂部阻擋膜6。在Cu布線42中，沿膜厚度方向貫通第n層中的帽層8和低k層間介電膜7以及第n-1層中的頂部阻擋膜6的部分被稱為貫通部分42a。通過貫通部分42a和阻擋金屬膜(Ta膜)12，Cu布線42被電連接至下層Cu布線4a，從而用作與下層Cu布線4a相同的導電通道的一部分。
另一方面，至少在構(gòu)成下層Cu布線4且未電連接至Cu布線42的下層Cu布線4b上方的部分中，Cu布線42沿膜厚度方向未貫通第n層中的低k層間介電膜7和第n-1層中的頂部阻擋膜6。在Cu布線42中，沿膜厚度方向未貫通第n層中的低k層間介電膜7和第n-1層中的頂部阻擋膜6的部分被稱為非貫通部分42b。如圖19所示，在其中布線截面沿膜厚度方向延伸的貫通部分42a中的至少Cu布線42的一部分的寬度(線寬)相對于非貫通部分42b中的Cu布線42減小，因此寬度(線寬)減小至較小值。
如上所述，第三實施例可以獲得與上述第一和第二實施例相同的優(yōu)點。此外，通過根據(jù)導電通道的設(shè)置將Cu布線42分為貫通部分42a和非貫通部分42b，可以充分、適當?shù)胤乐笴u布線42和下層Cu布線4互相短路。
(第四實施例)下面將參考圖20說明本發(fā)明的第四實施例。圖20是截面圖，示出了根據(jù)第四實施例的半導體器件。在第四實施例中，相同的參考標號表示與第一至第三實施例相同的或相對應(yīng)的部分，將省略對其的詳細說明。
第四實施例與上述第三實施例的不同之處在于，至少在構(gòu)成各下層布線且未電連接至第一導體的下層布線上方的部分中，第一導體未形成在其中形成有下層布線的層上方一層的層間介電膜中。在第四實施例中，為了防止第一導體和下層布線互相短路，電連接至第一導體的至少一個另外的上層導體形成在其中形成有各下層布線的層上方兩層的層間介電膜中。下文中，將參考圖20說明根據(jù)第四實施例的半導體器件51。
如圖20所示，在根據(jù)第四實施例的半導體器件51中，至少在構(gòu)成各下層Cu布線4且未電連接至Cu布線52的下層Cu布線4b上方的部分中，Cu布線52未形成在其中形成有各Cu布線4的層上方一層的低k層間介電膜7中。同時，在將下述位置夾在中間的部分處分別形成至少兩個具有相同導電通道的Cu布線52，該位置在其中形成有下層Cu布線4的層上方一層的低k層間介電膜7中與未連接至Cu布線52的下層Cu布線4b重疊。Cu布線52中的第一電流施加部分52a和第二電流施加部分52b沿膜厚度方向貫通第n層中的帽膜8和低k層間介電膜7以及第n-1層中的頂部阻擋膜6。
此外，如圖20所示，在根據(jù)第四實施例的半導體器件51中，在至少Cu布線53的一部分與Cu布線52重疊的位置處，用作一個導體的用于旁路的上層Cu布線53貫通其中形成有下層Cu布線4的層上方兩層的低k層間介電膜17。也就是說，在其中形成有下層Cu布線4的層上方兩層的低k層間介電膜17中，在與未連接至Cu布線52的下層Cu布線4b重疊的位置處形成的用于旁路的上層Cu布線53構(gòu)成與Cu布線52的導電通道相同的導電通道，所述Cu布線52形成在其中形成有下層Cu布線4的層上方一層的低k層間介電膜7中，并且該用于旁路的上層Cu布線53被電連接至下層Cu布線4a，該下層Cu布線4a構(gòu)成下層Cu布線4且被電連接至Cu布線52的第一電流施加部分52a。
如上所述，第四實施例可以獲得與上述第一至第三實施例相同的優(yōu)點。
(第五實施例)下面將參考圖21和22說明本發(fā)明的第五實施例。圖21是截面圖，示出了根據(jù)第五實施例的半導體器件。圖22是沿圖21中的點劃線D-D’截取的截面圖。在第五實施例中，相同的參考標號表示與上述第一至第四實施例相同的或相對應(yīng)的部分，將省略對其的詳細說明。
第五實施例是上述第三和第四實施例的組合。下文中，將參考圖21和22說明根據(jù)第五實施例的半導體器件61。
如圖21所示，在根據(jù)第五實施例的半導體器件61中，在由圖21中的雙點劃線左側(cè)上的區(qū)域表示的有效布線部分62中，下層Cu布線4a、Cu布線42以及用于旁路的上層Cu布線53沿低k層間介電膜2、7和17的層疊方向至少部分地互相重疊。Cu布線42沿膜厚度方向貫通低k層間介電膜7。此外，用于旁路的上層Cu布線53沿膜厚度方向貫通低k層間介電膜17。利用以上結(jié)構(gòu)，下層Cu布線4a、Cu布線42(Cu布線42的貫通部分42a)以及用于旁路的上層Cu布線53互相電連接。結(jié)果，在有效布線部分62中，形成由下層Cu布線4a、Cu布線42以及用于旁路的上層Cu布線53構(gòu)成的一個導電通道。
此外，如圖22所示，在根據(jù)第五實施例的半導體器件61中，用于旁路的上層Cu布線53主要形成在Cu布線42的非貫通部分42b上方。用于旁路的上層Cu布線53的左端部分延伸至下層Cu布線4a與Cu布線42的貫通部分42a互相重疊的部分上方。同時，用于旁路的上層Cu布線53的右端部分延伸至Cu布線42的貫通部分42a上方。與用于旁路的上層Cu布線53的左端和右端部分重疊的Cu布線的貫通部分42a對應(yīng)于上述第四實施例中的第一和第二電流施加部分52a和52b。
如上所述，第五實施例可以獲得與上述第一至第四實施例相同的優(yōu)點。此外，通過在Cu布線42的非貫通部分42b上方形成用于旁路的上層Cu布線53且將其延伸至Cu布線42的貫通部分42a的上方，對于Cu布線42可以獲得布線截面。結(jié)果，可以提高半導體器件61的電學特性和可靠性。
根據(jù)本發(fā)明的半導體器件不限于以上第一至第五實施例。只要不脫離本發(fā)明的精神和范圍，可以對其結(jié)構(gòu)或制造工藝進行部分修改，或者可以適宜、適當?shù)亟M合各種設(shè)置。
例如，作為第一導體的Cu寬布線14的寬度方向的長度不限于大于等于約10μm的上述數(shù)值。對于Cu寬布線14，大于等于約1μm的寬度方向的長度已足夠。作為第二導體的Cu虛過孔布線15的寬度方向的長度不限于約0.1μm的上述數(shù)值。對于Cu虛過孔布線15，小于等于約0.5μm的寬度方向的長度已足夠。可選地，對于Cu虛過孔布線15，不大于Cu寬布線14的寬度方向的長度的一半的寬度方向的長度已足夠。在鄰近設(shè)置的Cu虛過孔布線15之間的間距不限于約0.2μm的上述數(shù)值。對于Cu虛過孔布線15之間的間距，設(shè)定為不大于Cu虛過孔布線15的寬度方向的長度的兩倍已足夠。
當將用于第一實施例的各Cu虛過孔布線15的一部分基本上連接至具有高機械強度(楊氏模量)的加固材料(加固膜)時，可以尤其提高抗外力的強度。在這種情況下，連接部分不限于下端部分或中間部分(中途部分)?？蛇x地，可以將各Cu虛過孔布線15連接至在布線15被連接至其的寬Cu布線14下方形成的所有其它加固材料。此外，寬Cu布線14和Cu虛過孔布線15可以形成為所謂的單鑲嵌結(jié)構(gòu)，其中它們分別形成。對于寬Cu布線14或其它加固材料與Cu虛過孔布線15之間的連接部分的強度，大于對連接部分施加的水平負載應(yīng)力和垂直負載應(yīng)力已足夠。
其楊氏模量大于等于30GPa的加固構(gòu)件(加固膜)不限于SiCN膜或SiC膜，而是可以采用任何材料，只要該材料具有大于等于30GPa的楊氏模量且不具有電學功能(導電性)。例如，加固構(gòu)件可以由陶瓷構(gòu)成。更具體地說，可以采用d-TEOS、p-SiH4、SiO2、SiO、SiOP、SiOF、SiN、SiON、SiCH、SiOC、SiCOH等。此外，在帽膜(帽層)具有大于等于約30GPa的楊氏模量且可以將該帽膜用作加固材料(加固膜)的情況下，可以根據(jù)布線材料省略頂部阻擋膜(頂部阻擋層)。相反地，可以省略帽膜(帽層)。也就是說，形成至少一種(一層)加固材料已足夠。當然，可以形成多種(多個層，多層)加固材料。應(yīng)該根據(jù)希望的半導體器件的結(jié)構(gòu)或功能，適當設(shè)定加固材料的種類(層)數(shù)。
其介電常數(shù)小于等于3.4的低k介電膜的實例包括具有硅氧烷骨架例如聚硅氧烷、氫硅倍半氧烷(hydrogen silsesquioxane)、聚甲基硅氧烷、甲基硅倍半氧烷(methyl silsesquioxane)的膜，主要包括有機樹脂例如聚亞芳基醚、聚苯并唑、聚苯并環(huán)丁烯的膜，以及多孔膜例如多孔二氧化硅膜。采用這樣的低k介電膜形成的層間介電膜不限于具有單層結(jié)構(gòu)的膜，也可以是具有層疊結(jié)構(gòu)的膜，例如通過層疊有機低k介電膜和無機低k介電膜獲得的混合膜，或者通過在包括布線的層中設(shè)置的低k介電膜與在包括過孔塞栓的層中設(shè)置的低k介電膜之間插入蝕刻停止介電膜獲得的多層膜。
下層導體4，第一導體14、32、42和52，第二導體15，以及上層導體19和53的材料不限于銅(Cu)。其可以由包括選自Cu、Al、W、Ta、Nb、Ti、V、Ru、Mo的至少一種金屬元素作為主要成分的金屬膜或由通過組合這些元素獲得的金屬層疊膜構(gòu)成。此外，下層導體4，第一導體14、32、42和52，第二導體15，以及上層導體19和53的材料可以互相不同。阻擋金屬膜不限于Ta膜。例如，阻擋金屬膜可以是由Ta和TaN、Ti和TiN、Nb和NbN、W和WN或Zr和ZrN的組合構(gòu)成的層疊膜。此外，阻擋金屬膜可以是選自這些金屬的單層膜，或其化合物TaSiN膜或TiSiN膜?；衔飳涌梢杂傻镆约爸饕ㄒ环N選自以上金屬的碳化物或硼化物構(gòu)成。也就是說，根據(jù)第一導體14、32、42和52以及第二導體15的材料，阻擋金屬層應(yīng)該由能夠提高抗有效布線部分的水平負載應(yīng)力和垂直負載應(yīng)力的耐久性以及加固布線部分的加固能力的材料構(gòu)成。這樣的阻擋金屬膜的材料的實例包括IV-A族金屬、V-A族金屬、VI-A族金屬或其化合物。
當然，為了提高材料的性能，優(yōu)選以相互加固的方式組合加固材料、低k介電膜、布線和阻擋金屬膜的材料。
在第一至第五實施例中有效布線部分的形狀和加固布線部分的布線圖形不限于圖12、13、16、17和18至22中示出的形狀和圖形。例如，圖12中示出的各Cu虛過孔布線15可以形成為進入第n-1層中的低k層間介電膜2的內(nèi)部的形狀。此外，可以僅將d-TEOS膜3設(shè)置為鄰接低k層間介電膜2作為介電膜。即使在上述結(jié)構(gòu)下，也可以充分獲得本發(fā)明的效果。此外，根據(jù)第一和第三至第五實施例，在半導體器件22、41、51和61中可以形成如圖16所示的機械加固部分36。在這種情況下，與根據(jù)第二實施例的半導體器件31的情況一樣，可以提高這些半導體器件的機械強度。
低k層間介電膜2、7和17，下層導體4，第一導體14、32、42和52，以及上層導體19和53的層數(shù)不限于二或三，也可以大于等于四。
此外，可以采用除了d-TEOS膜以外的膜作為帽膜3。類似地，SiN膜可以替代SiCN膜作為頂部阻擋膜6。對于用作帽膜3和頂部阻擋膜6的膜，其楊氏模量大于等于約30GPa已足夠。
本領(lǐng)域的技術(shù)人員很容易想到其它的優(yōu)點和修改。因此，本發(fā)明就其更寬的方面不限于這里示出和說明的具體細節(jié)和代表性實施例。因此，只要不脫離由所附權(quán)利要求書及其等同替換限定的總發(fā)明構(gòu)思的精神和范圍，可以進行各種修改。
權(quán)利要求
1.一種半導體器件，包括多個層間介電膜，層疊并設(shè)置在襯底上方的多個層中；至少一個第一導體，設(shè)置在所述層疊層間介電膜的至少一個層間介電膜中；以及多個第二導體，設(shè)置在其中設(shè)置有所述第一導體的所述層間介電膜中，并被連接至所述第一導體的下表面，以及以這樣的方式沿從所述第一導體向下的方向延伸并沿第一方向和垂直于所述第一方向的第二方向進一步延伸，以便互相間隔，從而形成網(wǎng)格形狀。
2.根據(jù)權(quán)利要求1的半導體器件，還包括至少一個下層導體，未被電連接至所述第一導體和所述第二導體，并設(shè)置在與其中設(shè)置有所述第一導體和所述第二導體的所述層間介電膜下方的層間介電膜中的所述第一導體至少部分重疊的位置，所述第二導體形成為在偏離所述下層導體上方的位置的位置處沿其膜厚度方向貫通其中設(shè)置有所述第一導體的所述層間介電膜。
3.根據(jù)權(quán)利要求1的半導體器件，其中所述第二導體以這樣的方式沿所述第一導體的縱向方向和垂直于所述縱向方向的寬度方向延伸，以便互相間隔，從而形成網(wǎng)格形狀。
4.根據(jù)權(quán)利要求1的半導體器件，其中所述鄰近設(shè)置的第二導體之間的間距不大于各所述第二導體的寬度的兩倍。
5.根據(jù)權(quán)利要求1的半導體器件，其中所述第一導體的寬度大于等于1μm。
6.根據(jù)權(quán)利要求1的半導體器件，其中各所述第二導體的寬度不大于所述第一導體的寬度的一半。
7.根據(jù)權(quán)利要求1的半導體器件，其中各所述第二導體的寬度小于等于0.5μm。
8.根據(jù)權(quán)利要求1的半導體器件，其中所述第二導體設(shè)置為使所述第一導體的下表面被所述第二導體覆蓋的覆蓋率大于等于10％。
9.根據(jù)權(quán)利要求1的半導體器件，其中各所述層間介電膜是其相對介電常數(shù)小于等于3.4的低k層間介電膜。
10.根據(jù)權(quán)利要求2的半導體器件，還包括至少一個其它介電膜，具有大于等于30GPa的楊氏模量，并設(shè)置在其中設(shè)置有所述第一導體和第二導體的所述層間介電膜與其中設(shè)置有所述下層導體的所述層間介電膜之間，所述第二導體設(shè)置為至少部分到達所述其它介電膜。
11.根據(jù)權(quán)利要求2的半導體器件，其中所述下層導體是導電通道的一部分，以及所述第二導體是虛布線，實際上未對其施加電流。
12.一種半導體器件，包括多個層間介電膜，層疊并設(shè)置在襯底上方的多個層中；至少一個下層導體，設(shè)置在所述層疊層間介電膜的至少一個層間介電膜中作為導電通道的一部分；以及至少一個第一導體，以這樣的方式設(shè)置在所述下層導體和其中設(shè)置有所述下層導體的所述層間介電膜上方并基本上與它們重疊的位置，以沿其膜厚度方向貫通其中設(shè)置有所述下層導體的所述層間介電膜上方的層間介電膜，并且所述至少一個第一導體電連接至所述下層導體以用作所述導電通道的一部分。
13.根據(jù)權(quán)利要求12的半導體器件，其中各所述層間介電膜是其相對介電常數(shù)小于等于3.4的低k層間介電膜。
14.根據(jù)權(quán)利要求12的半導體器件，還包括至少一個其它介電膜，具有大于等于30Gpa的楊氏模量，并設(shè)置在其中設(shè)置有所述下層導體的所述層間介電膜與其中設(shè)置有所述第一導體的所述層間介電膜之間，所述第一導體設(shè)置為至少部分到達所述其它介電膜。
15.一種半導體器件，包括多個層間介電膜，層疊并設(shè)置在襯底上方的多個層中；至少一個下層導體，設(shè)置在所述層疊層間介電膜的至少一個層間介電膜中；以及至少一個第一導體，未被電連接至所述下層導體，并設(shè)置在其中設(shè)置有所述下層導體的所述層間介電膜上方的層間介電膜中，所述至少一個第一導體在所述下層導體上方且與所述下層導體部分重疊的位置處，至少所述第一導體的一部分在偏離所述下層導體上方的區(qū)域的位置處具有較小的線寬，并在此位置處沿其膜厚度方向貫通其中設(shè)置有所述下層導體的所述層間介電膜上方的所述層間介電膜。
16.根據(jù)權(quán)利要求15的半導體器件，其中各所述層間介電膜是其相對介電常數(shù)小于等于3.4的低k層間介電膜。
17.根據(jù)權(quán)利要求15的半導體器件，還包括至少一個其它介電膜，具有大于等于30GPa的楊氏模量，并設(shè)置在其中設(shè)置有所述下層導體的所述層間介電膜與其中設(shè)置有所述第一導體的所述層間介電膜之間，所述第一導體設(shè)置為至少部分到達所述其它介電膜。
18.一種半導體器件，包括多個層間介電膜，層疊并設(shè)置在襯底上方的多個層中；至少一個下層導體，設(shè)置在所述層疊層間介電膜的至少一個層間介電膜中；至少一個第一導體，未被電連接至所述下層導體，并具有以這樣的方式設(shè)置的第一和第二電流施加部分，以便沿其膜厚度方向貫通其中設(shè)置有所述下層導體的所述層間介電膜上方的層間介電膜，并將在所述下層導體上方并與所述下層導體重疊的位置夾在中間，所述第一和第二電流施加部分互相電連接，以用作導電通道的一部分；以及至少一個上層導體，以這樣的方式設(shè)置，以便沿其膜厚度方向貫通其中設(shè)置有所述第一導體的所述第一和第二電流施加部分的所述層間介電膜上方的層間介電膜，所述至少一個上層導體在所述下層導體上方并與所述下層導體重疊的位置處，并且所述至少一個上層導體被電連接至所述第一導體的所述第一和第二電流施加部分，以用作所述導電通道的一部分。
19.根據(jù)權(quán)利要求18的半導體器件，其中各所述層間介電膜是其相對介電常數(shù)小于等于3.4的低k層間介電膜。
20.根據(jù)權(quán)利要求18的半導體器件，還包括至少兩個其它介電膜，具有大于等于30GPa的楊氏模量，并設(shè)置在其中設(shè)置有所述下層導體的所述層間介電膜與其中設(shè)置有所述第一導體的所述層間介電膜之間，以及其中設(shè)置有所述第一導體的所述層間介電膜與其中設(shè)置有所述上層導體的所述層間介電膜之間，各所述第一導體和上層導體設(shè)置為至少部分到達其中分別設(shè)置有各導體的所述層間介電膜下方的所述其它介電膜。
全文摘要
公開了一種半導體器件，包括多個層間介電膜，層疊并設(shè)置在襯底上方的多個層中；至少一個第一導體，設(shè)置在所述層疊層間介電膜的至少一個層間介電膜中；以及多個第二導體，設(shè)置在其中設(shè)置有所述第一導體的所述層間介電膜中，并被連接至所述第一導體的下表面，以及以這樣的方式沿從所述第一導體向下的方向延伸并沿第一方向和垂直于所述第一方向的第二方向進一步延伸，以便互相間隔，從而形成網(wǎng)格形狀。
文檔編號H01L27/00GK1893059SQ200610101719
公開日2007年1月10日 申請日期2006年7月7日 優(yōu)先權(quán)日2005年7月7日
發(fā)明者蓮沼正彥, 伊藤祥代 申請人:株式會社東芝