專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及IC、 LSI等半導(dǎo)體器件。
背景技術(shù)：
'在半導(dǎo)體器件中，通常使用圖12所示這種CMOS反相電路。在圖12 (a) 中示意性地示出了CMOS反相電路的剖面，在圖12 (b)中示出了其平面圖。 為了簡便，在圖12 (b)中省略了布線8 11的顯示。
在圖12 (a)中，1為形成電子電路的p型半導(dǎo)體基板，2為在p型半導(dǎo) 體基板1中形成的n型雜質(zhì)區(qū)，3a、 3b為在n型雜質(zhì)區(qū)2中形成的高濃度p 型雜質(zhì)區(qū)，4a、 4b為在p型半導(dǎo)體基板l中形成的高濃度n型雜質(zhì)區(qū)，5為 分別用于電隔離柵電極6和p型半導(dǎo)體基板1、及柵電極7和n型雜質(zhì)區(qū)2 的Si02等的柵絕緣膜，6、 7為在柵絕緣膜5上形成的柵電極。
在此，n型雜質(zhì)區(qū)域2、高濃度p型雜質(zhì)區(qū)域3a、 3b和柵電極7構(gòu)成p 溝道MOSFET (金屬氧化物半導(dǎo)體場效應(yīng)晶體管，Metal Oxide Semiconductor Field Effect Transistor)。另一方面，半導(dǎo)體基板1、高濃度n型雜質(zhì)區(qū) 4a、 4b和柵電極6構(gòu)成n溝道MOSFET。 8為連接到n溝道M0SFET及p溝道 M0SFET的柵電極6、 7的、用于施加作為CMOS反相電路的輸入信號的共通的 電壓的柵極布線。9為連接到p溝道MOSFET的漏電極(高濃度p型雜質(zhì)區(qū)3a) 及n溝道MOSFET的漏電極(高濃度n型雜質(zhì)區(qū)4b)的、取出CMOS反相器的 輸出信號的輸出布線。10、 11是用于對各個n溝道MOSFET的源電極(高濃 度n型雜質(zhì)區(qū)4a)、 p溝道M0SFET的源電極(高濃度p型雜質(zhì)區(qū)3b)提供電
源電位的電源布線。
說明此CMOS反相電路的工作。由圖12 (a)的p溝道M0SFET和n溝道 MOSFET構(gòu)成的CMOS反相電路，其連接到n溝道 晶體管的源電極的電源布 線10接地(OV)，對連接到p溝道 晶體管的源電極的電源布線11施加電源 電壓(例如5V)。而且，當(dāng)對柵極布線8施加0V作為輸入信號時，n溝道 晶 體管變0FF (截止)，p溝道晶體管變0N (導(dǎo)通)。因此，對輸出布線9輸出 與電源布線11相同的電源電壓(5V)。另一方面，當(dāng)對柵極布線8施加5V時，
與上述情形相反，n溝道晶體管變ON， p溝道晶體管變OFF，對輸出布線輸出 與電源布線IO相同的接地電壓(0V)。
在這些CMOS型電路中，在輸出隨著輸入沒有變化的情況下，流過晶體管 的電流幾乎沒有流動，主要是在輸出有變化的情況下有流動。即，當(dāng)柵極布 線8變?yōu)?V時，通過p溝道 晶體管流過用于對輸出布線9進(jìn)行充電的輸出 電流，另一方面，當(dāng)柵極布線8變?yōu)?V時，通過n溝道 晶體管流過用于釋 放輸出布線9的電荷的輸出電流。如此，圖12 (a)的CMOS電路就成為輸出 與輸入極性相反的信號的反相電路。為了使這些反相電路開關(guān)時的上升速度 和下降速度相同，就必須使P溝道 晶體管和n溝道 晶體管流過相同的電 流。
但是，例如(100)面中的p溝道'晶體管的載流子即空穴比n溝道，晶 體管的載流子即電子的遷移率小，其比為l: 3。為此，在使p溝道'晶體管 和n溝道 晶體管的面積相同的情況下，它們的電流驅(qū)動能力中產(chǎn)生差異， 工作速度不同。為此，由圖12 (b)所示，相比于n溝道 晶體管的漏電極 4b、源電極4a、柵電極6的面積，對應(yīng)于其遷移率的比，就會進(jìn)一步增大p 溝道 晶體管的漏電極3a、源電極3b、柵電極7的面積，使電流驅(qū)動能力大 致相同，由此使開關(guān)速度相同。但是，由此p溝道'晶體管的占有面積成為 n溝道 晶體管的3倍的大小，p溝道 晶體管和n溝道 晶體管的占有面積 變得不均衡，這就成為提高半導(dǎo)體器件的集成度的障礙。
作為提高P溝道 晶體管的電流驅(qū)動能力的現(xiàn)有文獻(xiàn)有以下專利文獻(xiàn)。 在專利文獻(xiàn)1中，通過使用(110)面來提高p溝道'晶體管的電流驅(qū)動能力。 此外，在專利文獻(xiàn)2中，描述了使用SOI基板，在SOI基板上形成Accumulation (積聚)型的P溝道 晶體管，提高P溝道 晶體管的電流驅(qū)動能力的情形， ,在使用任意基板的情況下，在0N狀態(tài)下，實際上是不可能使相同大小的n 溝道 晶體管和P溝道 晶體管的電流驅(qū)動能力相等的。此外，專利文獻(xiàn)2 中所公幵的Accumulation型的晶體管，除柵電極外，還需要基板電極，并且 必須在溝道區(qū)中形成耗盡層對兩電極施加使溝道夾斷這樣的電壓，存在伴隨 結(jié)構(gòu)上及電路上復(fù)雜的缺點。
專利文獻(xiàn)l:特開2003-115587號公報
專利文獻(xiàn)2:特開平07-086422號公報
發(fā)明內(nèi)容
如上所述，在使用(100)面的結(jié)晶面的CMOS電路中，相同面積的n溝 道 晶體管和p溝道 晶體管的電流驅(qū)動能力不同，且開關(guān)速度不同。為了 使此開關(guān)速度(上升、下降)相同，就必須增大p溝道 晶體管的溝道寬。 為此，n溝道 晶體管和p溝道 晶體管的占有面積就變得不均衡，成為提 高半導(dǎo)體器件集成度的障礙。
在原先申請的專利文獻(xiàn)1中，雖然使p溝道 晶體管電流驅(qū)動能力提高 了 ，但要使n溝道晶體管和p溝道晶體管的大小相同卻是不足夠的。
本發(fā)明的目的在于，獲得一種能夠提高集成度的半導(dǎo)體器件，該半導(dǎo)體 器件通過使構(gòu)成CMOS電路的導(dǎo)電類型不同的一對晶體管的開關(guān)速度實質(zhì)上 相同或相等、并使電極的面積實質(zhì)上相同或相等。
根據(jù)技術(shù)方案1、 2的半導(dǎo)體器件，包括在SOI (絕緣體上硅，Silicon on Insulator)基板上具有至少一對溝道導(dǎo)電類型不同的晶體管的電路，其特征 在于，使用設(shè)置在SOI基板上的第1半導(dǎo)體層和覆蓋其表面的至少一部分的 桌1柵絕緣層形成n溝道 晶體管，并且使用設(shè)置在S0I基板上的第2半導(dǎo) 體層和覆蓋其表面的至少一部分的第2柵絕緣層形成p溝道 晶體管，使形 成上述第1半導(dǎo)體層的溝道的第1區(qū)域的表面具有(100)面或距(100)面 ±10°以內(nèi)的面，并且使在上述第1半導(dǎo)體層的側(cè)面形成溝道的第2區(qū)域的 表面具有電子的遷移率比距(100)面±10°以內(nèi)的面小的一個或多個面，使 形成上述第2半導(dǎo)體層的溝道的第1區(qū)域的表面具有(100)面或距(100) 面±10°以內(nèi)的面，并且使在上述第2半導(dǎo)體層的側(cè)面形成溝道的第2區(qū)域 的表面具有空穴的遷移率比距(100)面±10°以內(nèi)的面大的一個或多個面， 決定上述第1區(qū)域的表面的寬度和長度及高度、上述第2區(qū)域的表面的寬度 和長度及高度，以使上述第1及第2半導(dǎo)體層中的上述第1區(qū)域的表面的面 積與上述第2區(qū)域的表面的面積之和彼此相同、并且使上述n溝道 晶體管 禾q上述P溝道 晶體管的工作速度實質(zhì)上相等或相同。
_并且，根據(jù)權(quán)利要求2的半導(dǎo)體器件，上述n溝道 晶體管和上述P溝 道 晶體管都為常關(guān)閉，并且上述n溝道 晶體管為反型或accoumulation 型，上述p溝道 晶體管為反型或積聚型。
根據(jù)權(quán)利要求3的半導(dǎo)體器件，上述n溝道 晶體管和上述p溝道 晶 體管都為反型。
根據(jù)權(quán)利要求4的半導(dǎo)體器件，上述n溝道 晶體管和上述p溝道 晶 體管都為積聚型。
根據(jù)權(quán)利要求5的半導(dǎo)體器件，上述n溝道 晶體管為反型，上述p溝 道 晶體管為積聚型。
根據(jù)權(quán)利要求6的半導(dǎo)體器件，上述n溝道，晶體管為積聚型，上述p 溝道 晶體管為反型。
根據(jù)權(quán)利要求7的半導(dǎo)體器件，根據(jù)設(shè)置在上述第2柵絕緣膜上的第2 柵電極和上述第2半導(dǎo)體層之間的功函數(shù)差來選擇上述第2柵電極的材料及 上述第2半導(dǎo)體層的雜質(zhì)濃度，以使形成在上述第2半導(dǎo)體層中的耗盡層的 厚度比上述第2半導(dǎo)體層的膜厚更厚。
根據(jù)權(quán)利要求8的半導(dǎo)體器件，根據(jù)設(shè)置在上述第1柵絕緣膜上的第1 柵電極和上述第1半導(dǎo)體層之間的功函數(shù)差來選擇上述第1柵電極的材料及 上述第1半導(dǎo)體層的雜質(zhì)濃度，以使形成在上述第1半導(dǎo)體層中的耗盡層的 厚度比上述第1半導(dǎo)體層的膜厚更厚。
:根據(jù)權(quán)利要求9的半導(dǎo)體器件，上述柵絕緣膜包含用微波激勵的等離子 體形成的Si02、 S:UN4及金屬硅合金的氧化膜、金屬硅合金的氮化膜中的至少 一種。
根據(jù)權(quán)利要求10的半導(dǎo)體器件，使用微波激勵的等離子體以60(TC以下 的溫度形成上述柵絕緣膜。
根據(jù)權(quán)利要求11、 12的半導(dǎo)體器件，確定構(gòu)成溝道長的上述第1區(qū)域的 表面的長度、上述第2區(qū)域的表面的長度以使它們在上述n溝道 晶體管及 上述p溝道 晶體管中實質(zhì)上全都彼此相等。由于通過決定溝道長，使上述 第1區(qū)域的表面的寬度受到涉及權(quán)利要求12相關(guān)的上述第1區(qū)域的表面的寬 ^的限制，所以能夠通過決定溝道長而唯一地決定。由此，可以僅決定上述 第2區(qū)域的表面的寬度即可。
:根據(jù)權(quán)利要求13的半導(dǎo)體器件，包括具有至少一對不同導(dǎo)電類型的晶體 管的電路，其特征在于，使用設(shè)置在SOI基板上的第1半導(dǎo)體層和覆蓋其表 面的至少一部分的第1柵絕緣層形成一種導(dǎo)電類型的晶體管，并且使用設(shè)置 在上述SOI基板上設(shè)置的第2半導(dǎo)體層和覆蓋其表面的至少一部分的第2柵 絕緣層形成另一種導(dǎo)電類型的晶體管，使形成上述第1半導(dǎo)體層的溝道的第 1區(qū)域的表面具有第1結(jié)晶面，并且使在設(shè)置在與上述第1區(qū)域的表面交差的面的上述第1半導(dǎo)體層的側(cè)面形成溝道的第2區(qū)域的表面具有與上述第1 結(jié)晶面不同、且載流子的遷移率也不同的第2結(jié)晶面，使形成上述第2半導(dǎo) ;f本層的溝道的第1區(qū)域的表面具有第1結(jié)晶面，并且使在設(shè)置在與上述第1 區(qū)域的表面交差的面的上述第1半導(dǎo)體層的側(cè)面形成溝道的第2區(qū)域的表面 具有與上述第1結(jié)晶面不同、且載流子的遷移率也不同的第2結(jié)晶面，設(shè)形 成上述第1半導(dǎo)體層的溝道的第1區(qū)域的表面中的電子的有效質(zhì)量me為mel、 上述第2區(qū)域的表面中的電子的有效質(zhì)量為me2，設(shè)形成上述第2半導(dǎo)體層 的溝道的第1區(qū)域的表面中的空穴的有效質(zhì)量rah為mhl、上述第2區(qū)域的表 面中的空穴的有效質(zhì)量為mh2，設(shè)形成上述第1半導(dǎo)體層的溝道的第1區(qū)域 的表面的寬度為We，形成上述第1半導(dǎo)體層的溝道的第2區(qū)域的表面的寬度 為He，設(shè)形成上述第2半導(dǎo)體層的溝道的第2區(qū)域的表面的寬度為Wh，形成 上述第2半導(dǎo)體層的溝道的第2區(qū)域的表面的寬度為Hh，設(shè)形成上述第1半 導(dǎo)體層的溝道的第1區(qū)域的表面的長度為Ll、形成上述第2半導(dǎo)體層的溝道 的第1區(qū)域的表面的長度為L2;
當(dāng)Ll、 We、 L2、 Wh為規(guī)定的值時，上述第1半導(dǎo)體層的電子的實際有 效質(zhì)量mee及上述第1半導(dǎo)體層的空穴的實際有效質(zhì)量mhe分別用
mee= (mer'XWe/(2XHe+We)
+2 X me2—1X He/ (2 X He+We))—'
mhe=(mhl—'XWh/(2XHh+Wh)
+2Xmh2—'XHh/(2XHh+Wh))—'表示的情況下，通過決定He及Hh 以使mee二mhe成立、并且滿足We=Wh及He二Hh，來使上述一種導(dǎo)電類型的晶 體管和上述另一種導(dǎo)電類型的晶體管的溝道區(qū)的面積實質(zhì)上彼此相等或相 同，并且使其工作速度實質(zhì)上彼此相等或相同。在此，在第1半導(dǎo)體層的側(cè) 面為傾斜面或垂直面的部分形成上述第2區(qū)域，并且即使僅使用兩側(cè)面的一 個，也可以使用從兩方之上到一部分或底部來形成上述第2區(qū)域。
根據(jù)權(quán)利要求14的半導(dǎo)體器件，在權(quán)利要求13所述的半導(dǎo)體器件中， 逋過使上述Ll和L2相等，來實質(zhì)上滿足We=Wh，并且，通過使上述第1區(qū) 域的表面的長度比上述第1區(qū)域的表面的寬度長出1.5倍以上，來使We和 Wh成為規(guī)定的值，以便滿足1.5XLl〉We及1.5XL2〉Wh，決定剩余的He及 Hh以便滿足mee-mhe，并且滿足He二Hh。
此外，根據(jù)權(quán)利要求24的發(fā)明，得到一種半導(dǎo)體器件，其特征在于，包
括具有至少一對第1導(dǎo)電類型溝道的晶體管及與第1導(dǎo)電類型不同的第2導(dǎo) 電類型溝道的晶體管的電路，其中，包含具有設(shè)置在SOI基板上的第1半 導(dǎo)體層、覆蓋其表面的至少一部分的第1柵絕緣層和覆蓋第1柵絕緣層的第 i柵電極的上述第1導(dǎo)電類型溝道的晶體管，和具有設(shè)置在上述SOI基板上
的第2半導(dǎo)體層、覆蓋其表面至少一部分的第2柵絕緣層和覆蓋第2柵絕緣 層的第2柵電極的上述第2導(dǎo)電類型溝道的晶體管；
形成上述第1半導(dǎo)體層的溝道的第1區(qū)域由構(gòu)成上述第1半導(dǎo)體層的表 面的第1面、和與上述第1面成規(guī)定的角度的1個或多個第2面構(gòu)成，上述 第1導(dǎo)電類型溝道的晶體管的載流子的遷移率在上述第2面中比上述第1面 ??；
形成上述第2半導(dǎo)體層的溝道的第2區(qū)域由構(gòu)成上述第2半導(dǎo)體層的表 面的第1面、和與上述第1面成規(guī)定的角度的1個或多個第2面構(gòu)成，上述 第2導(dǎo)電類型溝道的晶體管的載流子的遷移率在上述第2面中比上述第1面 大；
設(shè)定上述第1區(qū)域的表面的寬度和長度及高度、上述第2區(qū)域的表面的 寬度和長度及高度，以便使上述第1半導(dǎo)體層中的第1區(qū)域的上述第1面的 窗積與上述第2面的面積之和實質(zhì)上等于上述第2半導(dǎo)體層中的上述第2區(qū) 域的上述第1面的面積與上述第2面的面積之和，并且使上述第1導(dǎo)電類型 溝道的晶體管和上述第2導(dǎo)電類型溝道的晶體管的工作速度實質(zhì)上相等或相 同。
根據(jù)本發(fā)明的一個觀點，特征在于，在權(quán)利要求24的發(fā)明中，上述第l 導(dǎo)電類型溝道的晶體管是麗0S晶體管，上述第2導(dǎo)電類型溝道的晶體管是 PM0S晶體管，上述第1半導(dǎo)體層及第2半導(dǎo)體層的上述第1面具有硅的(100) 面或距(100)面±10°以內(nèi)的面，同時上述第2面是硅的(110)面或距(110) 面±10°以內(nèi)的面。
此外，根據(jù)本發(fā)明的另一個觀點，特征在于，在權(quán)利要求24的發(fā)明中， 上述第1半導(dǎo)體層及第2半導(dǎo)體層的上述第1面具有硅的(110)面或距(110) 面±10°以內(nèi)的面，同時上述第2面是硅的(100)面或距(100)面±10° 以內(nèi)的面，上述第1導(dǎo)電類型溝道的晶體管是PM0S晶體管，上述第2導(dǎo)電類 型溝道的晶體管是畫OS晶體管。
根據(jù)本發(fā)明的再另一個觀點，特征在于，在權(quán)利要求24的發(fā)明中，上述 第1導(dǎo)電類型溝道的晶體管及上述第2導(dǎo)電類型溝道的晶體管都是反型。
上述第1導(dǎo)電類型溝道的晶體管及上述第2導(dǎo)電類型的溝道的晶體管也 可以都是積聚型。
此外，上述第l導(dǎo)電類型溝道的晶體管可以是反型，上述第2導(dǎo)電類型 的溝道的晶體管可以是積聚型。
此外，作為特征之一，在權(quán)利要求24的發(fā)明中，優(yōu)選根據(jù)設(shè)置在上述第 2柵絕緣膜上的第2柵電極和上述第2半導(dǎo)體層之間的功函數(shù)差來選擇上述 第2柵電極的材料及上述第2半導(dǎo)體層的雜質(zhì)濃度，以使形成在上述第2半 導(dǎo)體層中的耗盡層的厚度比上述第2半導(dǎo)體層的膜厚更厚。
作為另一個特征，在權(quán)利要求24的發(fā)明中，也可以根據(jù)設(shè)置在上述第l 柵絕緣膜上的第1柵電極和上述第1半導(dǎo)體層之間的功函數(shù)差來選擇上述第 1柵電極的材料及上述第1半導(dǎo)體層的雜質(zhì)濃度，以使形成在上述第1半導(dǎo) 體層中的耗盡層的厚度比上述第1半導(dǎo)體層的膜厚更厚。
作為另一特征，在權(quán)利要求24的發(fā)明中，設(shè)定上述第l導(dǎo)電類型溝道的 晶體管及上述第2導(dǎo)電類型溝道的晶體管，以使構(gòu)成各個晶體管的溝道長的 上述第1區(qū)域及上述第2區(qū)域的表面的長度彼此相等。
此外，在權(quán)利要求24的發(fā)明中，特征在于，上述第l導(dǎo)電類型溝道的晶 體管及上述第2導(dǎo)電類型溝道的晶體管中，構(gòu)成各個晶體管的溝道長的上述 第1區(qū)域及上述第2區(qū)域的表面的長度比各個上述第1區(qū)域及上述第2區(qū)域 的表面的寬度長出1.5倍以上。
根據(jù)本發(fā)明，通過上述結(jié)構(gòu)，能夠得到具有相同的電流驅(qū)動能力的P溝 道M0S晶體管和n溝道M0S晶體管，能夠使兩晶體管的溝道面積相同，因此 具有能夠獲得開關(guān)速度相同、可提高集成度的半導(dǎo)體器件的效果。
圖1是表示本發(fā)明的第1實施例的半導(dǎo)體器件的圖，圖1 (a)是斜視圖， 圖l (b)及圖l (c)是沿圖l (a)的A-A'線及B-B'線的剖面圖。
圖2是以柵極長度為橫軸表示本發(fā)明的第1實施例的半導(dǎo)體器件的麗0S 晶體管和PM0S晶體管的載流子的移動速度的曲線圖。
圖3是在S0I基板上配置半導(dǎo)體器件的圖。圖3 (a)是在SOI基板上配 置用現(xiàn)有技術(shù)制造出的半導(dǎo)體器件的圖。圖3 (b)是在SOI基板上配置本發(fā)
明的第1實施例的半導(dǎo)體器件的圖。
圖4是用常規(guī)的C-M0S電路和本發(fā)明的第1實施例的C-M0S電路分別構(gòu) 成模擬開關(guān)的情形下的、表示偏置(offset)噪聲的改善的曲線圖。
圖5 (a)、圖5 (b)、圖5 (c)是分別示意性地表示本發(fā)明的第2、第3 及第4實施例的主要部分的剖面圖。
圖6 (a)、圖6 (b)、圖6 (c)、圖6 (d)是用于說明在本發(fā)明的實施例 2及3中使用的積聚型n-M0S晶體管的工作原理的圖。
圖7 (a)、圖7 (b)是用于說明在本發(fā)明的實施例2及3中使用的積聚 型n-M0S晶體管的各自的耗盡狀態(tài)和積聚狀態(tài)的圖，各圖中示出n-M0S晶體 管結(jié)構(gòu)和能帶結(jié)構(gòu)。
圖8是表示本發(fā)明的積聚型晶體管的1/f噪聲的曲線圖。
圖9 (a)是表示在本發(fā)明中使用的積聚型n-MOS為常關(guān)閉狀態(tài)的情況下 的柵極長度和SOI層膜厚之間的關(guān)系的曲線圖，參數(shù)為柵電極的功函數(shù)及EOT (相同氧化膜厚度，equivalent oxide film thickness)。圖9 (b)表示柵 電極材料的功函數(shù)為5. 2eV和6. 0eV時的能帶曲線圖。
圖10是表示本發(fā)明的實施例的積聚型晶體管的耗盡層厚度和基板雜質(zhì)
濃度關(guān)系的曲線圖。
圖11是表示本發(fā)明的accumulation型晶體管及常規(guī)晶體管的漏電壓-
漏電流特性的曲線圖。
圖12 (a)及(b)分別是現(xiàn)有例的半導(dǎo)體器件的剖面圖及平面圖。
圖13是表示關(guān)于本發(fā)明的通過熱氧化形成柵絕緣膜時和通過自由基氧
化形成柵絕緣膜時的溝道方位的S因子的曲線圖。
圖14是涉及本發(fā)明的、(a)表示積聚模式的三維p溝道M0S晶體管的設(shè)
計結(jié)構(gòu)的立體圖，(b)表示其方位。
優(yōu)選實施方公式
下面，參照附圖，說明本發(fā)明的半導(dǎo)體器件。 實施例1
參照圖1，說明本發(fā)明的實施例1相關(guān)的半導(dǎo)體器件。圖1 (a)是表示 本發(fā)明的實施例1相關(guān)的半導(dǎo)體器件的概括斜視圖，分別在圖l (b)中示出 了沿圖l (a)中的A-A'線的剖面圖，及在圖l (c)中示出了沿圖l (a)中的B-B'線的剖面圖。
圖1所示的實施例1，由具有均衡的電流驅(qū)動能力、具備三維結(jié)構(gòu)的n 溝道 晶體管(麗OS晶體管)和p溝道 晶體管(PM0S晶體管)構(gòu)成。此夕卜， 圖示出的n溝道 晶體管和p溝道晶體管的特征在于，是具有完全相同的設(shè) 計結(jié)構(gòu)(形狀 尺寸)的SOI型三維結(jié)構(gòu)CMOS晶體管，柵極長度為45nm以 下。
圖1 (a)示出了在同一基板上形成并聯(lián)連接的4個n溝道 晶體管和并 聯(lián)連接的4個p溝道 晶體管的例子。
如圖l (b)、 (c)所示，制備在硅支持基板12上用200nm厚的埋置氧化 膜13分離的、具有規(guī)定的厚度的(100)面方位的無摻雜硅的SOI (絕緣體 上硅，Sillicon on Insulator) 層14-n、 14-p的基板。
在此，S0I層14-n及14-p的表面優(yōu)選溝道的長方向為〈110〉方向。這是 因為(110)面中的空穴的遷移所引起的飽和電流量在〈110〉方向?qū)優(yōu)樽?大。另一方面，有必要考慮(100)面中的電子的遷移所引起的飽和電流量對 結(jié)晶方向依賴性小。
對S0I層中、形成n溝道 晶體管的區(qū)域14-n及形成p溝道 晶體管的 區(qū)域14-p之外的區(qū)域，通過蝕刻加以去除，其結(jié)果，在氧化膜13上分離'形 成各區(qū)域14-n、 14-p (參照圖l (c))。被分離的各區(qū)域的側(cè)面為(110)面。
為了恢復(fù)由通過蝕刻工序形成的、因形成n溝道'晶體管的區(qū)域14-n及 形成p溝道'晶體管的區(qū)域14-p的蝕刻工序而產(chǎn)生的側(cè)面凹凸，以及使由蝕 刻工序產(chǎn)生的、形成n溝道 晶體管的區(qū)域14-n及形成p溝道 晶體管的區(qū) 域14-p的角變圓滑，優(yōu)選在80(TC以上的氫氣氛中進(jìn)行退火。
在圖示的例子中，S0I層作為i層在雙方的區(qū)域可以是共通的，作為P 型，此后可以將形成P溝道'晶體管的區(qū)域14-p轉(zhuǎn)換為n型。此時，進(jìn)行閾 值調(diào)整用的雜質(zhì)注入，也可以進(jìn)行基板濃度調(diào)整。例如，100nm時代時為4 X 10'W。
如圖1 (b)所示，退火工序后進(jìn)行清洗，接著利用微波激勵的等離子體 裝置進(jìn)行氧化處理，在n溝道 晶體管區(qū)域14-n的溝道區(qū)的上面和側(cè)面，及 P溝道 晶體管區(qū)域14-p的溝道區(qū)上面和側(cè)面形成膜厚1. 6nm的Si02柵絕緣 膜15。此時，可以形成用于獲得所希望的電容量的膜厚。此外，柵絕緣膜15 也可以使用Si晶、Hf0x、 Zr0x、 1^203等金屬氧化物、Pr、SiyNz等的金屬氮化物等高介電常數(shù)材料。
此后，是用公知的低壓CVD法形成無摻雜的多晶硅，按所希望的柵極長
度、柵極寬度進(jìn)行蝕刻，形成柵電極16。
接著，在形成NMOS晶體管的區(qū)域14-n中成為源.漏區(qū)的區(qū)域17中離子 注入4X10'5cm—2的砷，在形成PMOS晶體管的區(qū)域的源.漏區(qū)18中離子注入4 X10'5cnf2的硼。此時，在自匹配地通過公知的低壓CVD法形成的無摻雜的多 晶硅16中，當(dāng)為麗OS晶體管時注入4X10'Scn^砷的離子，當(dāng)為PMOS晶體管 時注入4X10'5cm—2硼的離子。此后進(jìn)行活化。
此后，形成用于將層OS晶體管區(qū)域的源 漏層17和NMOS晶體管區(qū)域 14-N的柵電極16，及PM0S晶體管區(qū)域的源彌層18和PM0S晶體管區(qū)域14-p 的柵電極16分離的薄的分離膜25。例如能夠用以下的方法形成薄的分離膜 25。采用公知的CVD法，堆積45nm以上的Si02后，使用損害小的各向異性蝕 刻，去除分離膜25，由此形成薄的分離膜25。此時，為了得到所希望的耐熱 性和電絕緣性，薄的分離膜25也可以使用Si晶、SiON、 Si02和Si3隊的疊層 結(jié)構(gòu)。
此后，為了形成硅化物層26，采用損害小的濺射法來堆積鎳。此時，為 了在后面的退火工序中使麗0S晶體管區(qū)域14-n上的多晶硅16和PM0S晶體 管區(qū)域14-p上的多晶硅16完全地硅化物化，相比于麗0S晶體管區(qū)域14-n 上的多晶硅16和PM0S晶體管區(qū)域14-p上的多晶硅16更厚地堆積鎳。此時 為了得到所希望的電阻，作為用于形成硅化物層26的金屬，也可以使用鈦、 鈷、鉭。
此后，在50(TC以上實施退火處理形成硅化物層26。此后，通過公知的 酸類Wet (濕法)工藝去除在形成硅化物層26后未反應(yīng)完的鎳。鎳和薄的分 離膜25，由于即便在500。C以上實施退火也不會引起界面反應(yīng)，且在薄的分 離膜25上未形成硅化物，所以通過實施公知的酸類Wet工藝，就能夠自匹配 地分離麗0S晶體管區(qū)域的源钃層17和麗0S晶體管區(qū)域14-n的柵電極16， 及PM0S晶體管區(qū)域的源 漏層18和PM0S晶體管區(qū)域14-p的柵電極16。
并且，利用CVD形成Si02膜，如圖l (c)所示，形成柵極布線19、輸出 布線20、電源布線21及電源布線22作為布線層，由此，就能在同一基板上 形成反型(即inversion-mode)PM0S晶體管100p和反型(即inversion-mode) 麗0S晶體管100n。
在此，使n溝道 晶體管區(qū)域14-n的溝道區(qū)上面及側(cè)面的總面積和p溝 道 晶體管區(qū)域14-p的溝道區(qū)上面及側(cè)面的總面積相等，并且使兩晶體管的 3作速度相等。在此，將各n溝道 晶體管及p溝道 晶體管的溝道區(qū)的上 面稱為第1區(qū)域，并且將各晶體管的溝道區(qū)側(cè)面稱為第2區(qū)域。
具體地說明，使兩晶體管100p、 100n的溝道區(qū)的長度(即源、漏間的距 離)L相等，設(shè)n溝道'晶體管區(qū)域14-n的溝道區(qū)上面的寬度(與長度方向 交差的方向的距離)為Wn、側(cè)面的高度為Hn。另一方面，設(shè)p溝道，晶體管 區(qū)域14-p的溝道區(qū)上面的寬度為Wp、側(cè)面的高度為Hp。
在此，必須使n溝道 晶體管區(qū)域14-n的上面的寬度Wn和p溝道 晶 體管區(qū)域14-p的上面的寬度Wp始終成為兩晶體管100p、 100n的溝道區(qū)的長 度L的1.5分之1以下。
在此，必須使n溝道 晶體管區(qū)域14-n的上面的寬度Wn和p溝道 晶 伴管區(qū)域H-p的上面的寬度Wp始終成為兩晶體管100p、 100n的溝道區(qū)的長 度L的1.5分之1以下的理由是，為了利用量子效應(yīng)使兩晶體管100p、 100n 中的載流子的有效質(zhì)量減輕最多，以及為了抑制短溝道效應(yīng)引起的漏電流。
因此，通過使兩晶體管100p、 100n的溝道區(qū)的長度L為規(guī)定的值，來 唯一地將n溝道 晶體管區(qū)域14-n的上面的寬度Wn和p溝道 晶體管區(qū)域 14-p的上面的寬度Wp的值設(shè)定成規(guī)定的值。
考慮上述這幾點，求得用于使n溝道 晶體管區(qū)域14-n的溝道區(qū)上面及 惻面的總面積與P溝道*晶體管區(qū)域14-p的溝道區(qū)上面及側(cè)面的總面積的面 積相等，并且使兩晶體管的工作速度相等的條件。
首先，設(shè)n溝道 晶體管區(qū)域14-n的側(cè)面的高度為Hn， p溝道 晶體管 區(qū)域14-p的溝道區(qū)側(cè)面的高度為Hp，為了能夠使麗0S晶體管的實際有效電 子質(zhì)量mee和PM0S晶體管的實際有效空穴質(zhì)量mhe相等，在n溝道 晶體管 囟域14-n的側(cè)面的高度為Hn時，只要使p溝道 晶體管區(qū)域14-p的溝道區(qū) 側(cè)面的高度Hp成為規(guī)定的值即可。
5在此，麗0S晶體管的實際有效電子質(zhì)量mee和PMOS晶體管的實際有效 空穴質(zhì)量mhe能夠用下公式(1)及(2)表示。
mee二 (mer'X We/(2 XHe+We)
+2 X me2-1 X He/ (2 X He+We)(1)
mhe二(mhr'XWh/(2XHh+Wh)
+2 X mh2—' X Hh/ (2 X Hh+Wh)) -1 (2 )
在公式(1)中，mel是n溝道 晶體管區(qū)域14~n的溝道區(qū)上面的電子 的有效質(zhì)量，me2是n溝道 晶體管區(qū)域14-n的溝道區(qū)側(cè)面的電子的有效質(zhì)
此外，在公式(2)中，mhl是p溝道 晶體管區(qū)域14-p的溝道區(qū)上面 的空穴的有效質(zhì)量，mh2是p溝道 晶體管區(qū)域14-p的溝道區(qū)側(cè)面的空穴的 有效質(zhì)量。
公式(1) (2)中的mel、 me2及mhl、 mh2是物理常數(shù)，是不變的值。 通過使歷OS晶體管的實際有效電子質(zhì)量mee和PM0S晶體管的實際有效 空穴質(zhì)量mhe相等，當(dāng)兩晶體管100p、 100n的溝道區(qū)的長度L為45nm以下 的情況下，就使得在兩晶體管100p、 100n的溝道區(qū)移動的空穴和電子的速度 一致。這是因為兩晶體管100p、 100n的溝道區(qū)的長度L為45nm以下時主要 棊于Quasi-Ballistic效應(yīng)的傳導(dǎo)機(jī)理(參考文獻(xiàn)1)。
參考文獻(xiàn)1 G. Gildenblat， J. A卯l. Phys, ， Vol. 91， pp. 9883-9886, 2002. 利用基于Quasi-Ballistic效應(yīng)的傳導(dǎo)機(jī)理，空穴和電子在兩晶體管 100p、 lOOn的溝道區(qū)域中移動的速度VQB就能夠利用公式(3)來進(jìn)行計算 VQB二2XkBXT/兀/M (3) 公式(3)中的kB為玻耳茲曼常數(shù)，T為絕對溫度、M為移動載流子的實 際有效質(zhì)量。就是說，在本實施例l中，為麗os晶體管的實際有效電子質(zhì)量
mee或PM0S晶體管的實際有效空穴質(zhì)量mhe。
根據(jù)作為歐姆定律的公式(4)的關(guān)系，兩晶體管100p、 lOOn的溝道區(qū) 的長度L為45nm以下，如果使麗0S晶體管的電子的溝道區(qū)移動速度和PM0S 晶體管的空穴的溝道區(qū)移動速度一致的話，則每單位面積的導(dǎo)電率即兩晶體 管100p、 100n的互導(dǎo)一致。也就是說，通過使麗0S晶體管的實際有效電子 質(zhì)量mee和PM0S晶體管的實際有效空穴質(zhì)量mhe —致，就能夠使兩晶體管 100n、 100p的互導(dǎo)一致、使溝道面積及柵極面積相同、使兩晶體管的電流驅(qū) 動能力、進(jìn)而使工作速度幾乎相同，能夠得到全平衡CM0S。
a=qXNXV (4)
在公式(4)中，q為電子的電荷量，N為電荷密度，V為電荷的移動速 度。晶體管的情形，N為反轉(zhuǎn)層下的電荷密度，V在麗0S晶體管時為電子的 移動速度，在PM0S晶體管時為空穴的移動速度。
在這樣的條件下，在圖l所示的實施例l中，例如設(shè)Wn和Wp為20nm， Hn和Hp為60nm。再有，在圖示的實施例1中，設(shè)兩晶體管溝道長L都為32nm。
圖2示出了柵極長度從5000nm變?yōu)?0nm時的麗OS晶體管的電子的溝道 區(qū)移動速度和PMOS晶體管的空穴的溝道區(qū)移動速度。當(dāng)溝道區(qū)的長度為45rai 以下時，由于上述Quasi-Ballistic效應(yīng)使歷OS晶體管的電子的溝道區(qū)移動 速度和PMOS晶體管的空穴的溝道區(qū)移動速度一致，能夠得到全平衡CMOS晶 體管。
圖3 (a)及(b)分別是用圖12現(xiàn)有例及本發(fā)明相關(guān)的全平衡CMOS構(gòu) 成3級反相器柵極，按照分別將第1級的輸出連接到第2級的輸入，將第2 級的輸出連接到第3級的輸入的方式，實際中在SOI基板上進(jìn)行配置的情形 的例子。能夠使將圖3 (b)所示的全平衡CMOS配置在SOI基板上時所需的 需要面積，成為將圖12的現(xiàn)有例配置在SOI基板上時所需的需要面積的一半， 成為能夠高速化一個等級。
在本發(fā)明的實施例l相關(guān)的半導(dǎo)體器件中，進(jìn)一步地，通過使P、 n兩晶 體管的柵極的尺寸 面積相同，就使得兩晶體管的柵電容及寄生電容相同， 如圖4所示，能夠降低由這些晶體管構(gòu)成的模擬開關(guān)的偏置噪聲15dB。在此， 圖1 (c)所示的實施例1中，PM0S晶體管及蘭0S晶體管兩者都使用反型 (inversion type)的晶體管。
其它實施例
圖5 (a)、 (b)及(c)分別為第2、第3及第4實施例，是與第1實施 例中的圖l (c)相當(dāng)?shù)姆较虻钠拭鎴D。
圖5 (a)是n溝道 晶體管(即麗0S晶體管)101n及p溝道 晶體管 (即PM0S晶體管)101p都為積聚型(accumulation type)的例子。
圖5 (b)是n溝道'晶體管(即麗0S晶體管)102n為accumulation型、 p溝道 晶體管(PM0S晶體管)102p為inversion型的例子。圖5 (b)的結(jié) 構(gòu)由于由同一種導(dǎo)電類型的well (n阱)和同一種導(dǎo)電類型(p+型)的柵電 極形成，所以具有工藝簡單的優(yōu)點，此外通過使用Accumulation模式的n溝 道 晶體管就能夠降低CMOS整體的1/f噪聲。
而且，圖5 (c)是n溝道'晶體管(即麗0S晶體管)103n為inversion 型、p溝道 晶體管(PMOS晶體管)103p為accumulation型的例子。此例
的結(jié)構(gòu)由于由同一種導(dǎo)電類型的阱well (p阱)和同一種導(dǎo)電類型(n+型) 的柵電極形成，所以具有工藝簡單的優(yōu)點，此外由于僅使用n+型的多晶硅柵 電極，所以能夠防止因薄膜化引起的硼的擴(kuò)散(由于硼容易向柵氧化膜中擴(kuò) 散，因此產(chǎn)生載流子的界面遷移率劣化這樣的現(xiàn)象)。如后所述，由于使用 Accumulation型晶體管，所以相比于inversion型，具有電流驅(qū)動能力變大 (圖11)這樣的優(yōu)點。
在此，參照圖5至圖11，以圖5 (a)、 (b)的n溝道.晶體管(麗0S晶 體管)101n、 102n為例，說明本發(fā)明的accumulation型晶體管。
圖6 (a) (d)中示出了 accumulation型n溝道 晶體管(NM0S晶體 管)的工作原理。首先，如圖6 (a)所示，柵電壓Vg為零的情況下，耗盡 層(d印letion-layer)擴(kuò)展到整個SOI層。如圖6 (b)所示，施加?xùn)烹妷?Vg時，耗盡層就會后退到溝道上面，流出體電流Ibulk。接著， 一旦增加?xùn)?電壓，就如圖6 (c)及(d)所示，也流出積聚電流Iacc。
使用圖7 (a)及(b)說明此現(xiàn)象，采取SOI結(jié)構(gòu)，如果使因柵電極和 SOI層的功函數(shù)差而產(chǎn)生的耗盡層寬度比SOI層的厚度大的話，就能利用圖7 所示的accumulation結(jié)構(gòu)形成常關(guān)閉型(normally off type)的MOS 晶:體管。在此，在圖示這樣的n溝道'晶體管中，在柵電極中使用p+多晶硅 C功函數(shù)5.2eV)，在p溝道'晶體管中，在柵電極中使用n+多晶硅(功函數(shù) 4.1eV)，由此就能夠產(chǎn)生與SOI層的功函數(shù)差。
如圖11所示，通過在硅的(110)面上形成accumulation結(jié)構(gòu)的n溝道'晶 體管，就能夠?qū)崿F(xiàn)與在硅(100)面上構(gòu)成的常規(guī)的n溝道'晶體管相比相同 的電流驅(qū)動能力。此外，通過在硅的(110)面上形成accumulation結(jié)構(gòu)的 p溝道 晶體管，就能夠?qū)崿F(xiàn)與在硅(100)面上形成的p溝道 晶體管相比 2.5倍的電流驅(qū)動能力。
此外，如圖8所示，在accumulation模式中，還降低了l/f噪聲。
本發(fā)明的accumulation型器件，不是通過pn結(jié)勢壘來實現(xiàn)常關(guān)閉狀態(tài) 的，如果使柵電極和S0I層的功函數(shù)差、S0I層的厚度、漏電壓、源*漏間 距離最佳化，如圖7 (a)所示，當(dāng)柵電壓為0v時在源'漏間存在耗盡層并 形成勢壘的話，就會成為常關(guān)閉狀態(tài)。
如圖7 (b)所示，由于導(dǎo)通時在積聚層中形成溝道，所以與通常的形成 反轉(zhuǎn)層的inversion型的M0S晶體管相比，溝道區(qū)的垂直電場變小，因此能
夠提高有效遷移率。由此，即便SOI層的雜質(zhì)濃度變高，也不會發(fā)生遷移率 的劣化。并且，由于導(dǎo)通時不僅積聚層中而且整個SOI層(體積部)中都流 過電流，所以SOI層的雜質(zhì)濃度越高就越能提高電流驅(qū)動能力。
在常規(guī)的MOS晶體管中，隨著微細(xì)化，當(dāng)溝道區(qū)的雜質(zhì)濃度升高時，溝 道遷移率就會劣化，相比于此，本發(fā)明的accumulation型器件非常有利于微 細(xì)化。為了盡可能地增大電流驅(qū)動能力，對于微細(xì)化具有耐擊穿性地實現(xiàn)常 關(guān)閉狀態(tài)，優(yōu)選在accumulation型n溝道 晶體管中使用功函數(shù)盡可能大的 柵電極，在accumulation型p溝道'晶體管中使用功函數(shù)盡可能小的柵電極。
本發(fā)明的accumulation型器件，像這樣通過增大柵電極材料和SOI層的 功函數(shù)差在SOI層形成耗盡層，以使施加在漏電極上的電壓引起的溝道方向 的電場不影響源極端，而具有耐擊穿性。雖然SOI層的厚度越厚電流驅(qū)動能 力越大，但因功函數(shù)差而產(chǎn)生的來自柵極的電場直到SOI層的下端(底面) 也很難造成影響。因此，增大功函數(shù)差是本發(fā)明的accumulation型器件中最 重要的要件。
圖9 (a)中示出了在accumulation型n溝道 晶體管中，使用柵電極 的功函數(shù)為5.2eV和6.0eV時的所允許的(成為常關(guān)閉狀態(tài))SOI層的厚度。 示出了柵絕緣膜EOT為0.5nm和l.Onm的情形。當(dāng)功函數(shù)變大時，要成為常 關(guān)閉狀態(tài)所允許的各微細(xì)化時代(柵極長度)的SOI層的厚度就會變厚，在 22nm時代，在5. 2eV和6. 0eV下為約2倍的厚度。
圖9 (b)中示出了使用功函數(shù)5.2eV和6.0eV的柵電極時的能帶圖(絕 緣膜厚lnm)。如此圖所示，當(dāng)功函數(shù)變大時可使SOI層變厚，增大電流驅(qū)動 能力。
圖10中示出了耗盡層厚度和基板雜質(zhì)濃度的相關(guān)圖。參照此圖，在本發(fā) 明的accumulation型n溝道 晶體管102n、 103n中，用P+多晶硅形成柵電 極時，由于其功函數(shù)約為5. 15eV，基板的10'7cra—3的n型硅層14n的功函數(shù)約 為4,25eV，所以產(chǎn)生約0,9eV的功函數(shù)差。由于此時的耗盡層厚度約為90nm 左右，所以即使Hn、 Hp為60nin， Wn和Wp為20nm，也完全耗盡。在此，基 板雜質(zhì)濃度和SOI膜厚是能夠在SOI膜厚比耗盡層厚度薄的范圍內(nèi)選擇的。 此外，如果考慮功函數(shù)差，完全耗盡SOI層的話，則柵電極材料可以不使用 非多晶硅，而使用W、 Pt、 Ni、 Ge、 Ru及其硅化物。
在本發(fā)明的CMOS結(jié)構(gòu)中，作為S0I層，優(yōu)選在距(100)面±10°以內(nèi)
傾斜的這樣的面方位，在accumulation型晶體管中，構(gòu)成使SOI層的厚度比 因柵電極和SOI層的功函數(shù)差而導(dǎo)致的耗盡層的厚度更薄的結(jié)構(gòu)。通過這些 結(jié)構(gòu)，使電流驅(qū)動能力提高，使麗0S晶體管和PMOS晶體管平衡具有大致相 同的電流驅(qū)動能力。此外，通過在相同的半導(dǎo)體基板上構(gòu)成麗0S晶體管和 PM0S晶體管，就還具有所謂能夠減少絕緣分離的面積的優(yōu)點。像這樣，通過 使腿0S晶體管和PMOS平衡而使它們具有同一電流驅(qū)動能力，就得到能夠提 高集成度的半導(dǎo)體器件。
在上述的圖5 圖11的說明中，說明了在SOI層中形成的accumulation 型晶體管，如圖1所示，叩雙方的晶體管都是accumulation型晶體管的情 況下，就不必在SOI層中形成，可以直接形成在硅基板上。即，既可以蝕刻 硅基板表面形成兩個晶體管層，也可以在硅基板上形成所希望的半導(dǎo)體層， 蝕刻此半導(dǎo)體層，來形成兩晶體管層。
此外，在實施例中，說明了各晶體管區(qū)域的表面為(100)面，側(cè)面為(110) 的情形，但本發(fā)明不限于此，表面可以為距(100)面±10°以內(nèi)的面，側(cè)面 可以為距(110)面±10°以內(nèi)的面，在表面為(110)面或距(110)面±10 °以內(nèi)的面，側(cè)面為(100)面或距(100)面±10°以內(nèi)的面的情況下，也 同樣能夠適用。此情況下，各晶體管區(qū)域的寬度變大，平面面積變大。
使用圖13及圖14說明優(yōu)選使用基于微波激勵的高密度等離子體裝置， 通過自由基氧化、自由基氮化、或自由基氮氧化形成本發(fā)明的半導(dǎo)體器件的 柵絕緣膜的情形。圖13是表示通過熱氧化形成柵絕緣膜時和通過自由基氧化 形成柵絕緣膜時的溝道方位的S因子的曲線圖。作為裝置使用10個圖14(a) 所示的accumulation模式的三維p溝道M0S晶體管，進(jìn)行測量。溝道區(qū)的表 面是(100)面，其方位為〈110〉方位。溝道區(qū)的規(guī)格如圖13中所記載。當(dāng)溝 道區(qū)的表面的結(jié)晶面為(100)面、其結(jié)晶方位為〈110〉方向時，在溝道區(qū)的
側(cè)面呈現(xiàn)出與此相同的結(jié)晶面，因此此情況下的溝道區(qū)側(cè)面的結(jié)晶面為(iio)
面。如圖14 (b)所示，當(dāng)溝道表面的方位自〈110〉方向k旋轉(zhuǎn)45。時，方位 變?yōu)椤?00〉方向。如此，在圖13中示出進(jìn)行180°旋轉(zhuǎn)時的、每15°的S因 子。所謂S因子，是表示用于使漏電流成為10倍所需的柵電壓的因子，雖然 越小越好，但理論值為60mV/dec。如圖13所示可知，在采用熱氧化(900 °C dry氣氛)形成柵絕緣膜時，為80 100mV/dec，是理論值的1. 3倍 1. 7倍， 并且，雖然結(jié)晶面的方位引起的偏差也變大，但在自由基氧化(通過Kr和氧
的等離子體以400。C氧化)中，為64 69mV/dec，只是理論值的1. 06 1. 15 倍，與現(xiàn)有的熱氧化膜相比，有絕對的優(yōu)勢。在通過自由基氮化及自由基氮 氧化形成柵絕緣膜的情況下也確認(rèn)出相同的效果。
工業(yè)上的可利用性
以上根據(jù)實施例具體說明了本發(fā)明，但本發(fā)明不限于上述實施例，毫無 疑問，在不脫離本發(fā)明宗旨的范圍內(nèi)能夠進(jìn)行各種變更。例如，本發(fā)明作為 反相電路不僅能夠適用于邏輯電路，還能夠適用于其它的電子電路。
權(quán)利要求
1、一種半導(dǎo)體器件，包括具有至少一對不同導(dǎo)電類型的晶體管的電路，其特征在于，使用設(shè)置在SOI基板上的第1半導(dǎo)體層和覆蓋其表面的至少一部分的第1柵絕緣層形成n溝道·晶體管，并且使用設(shè)置在上述SOI基板上的第2半導(dǎo)體層和覆蓋其表面的至少一部分的第2柵絕緣層形成p溝道·晶體管，使形成上述第1半導(dǎo)體層的溝道的第1區(qū)域的表面具有(100)面或距(100)面±10°以內(nèi)的面，并且使在上述第1半導(dǎo)體層的側(cè)面形成溝道的第2區(qū)域的表面具有電子的遷移率比距(100)面±10°以內(nèi)的面更小的一個面或多個面，使形成上述第2半導(dǎo)體層的溝道的第1區(qū)域的表面具有(100)面或距(100)面±10°以內(nèi)的面，并且使在上述第2半導(dǎo)體層的側(cè)面形成溝道的第2區(qū)域的表面具有空穴的遷移率比距(100)面±10°以內(nèi)的面更大的一個面或多個面，決定上述第1區(qū)域的表面的寬度、長度及高度、上述第2區(qū)域的表面的寬度、長度及高度，以使上述第1及第2半導(dǎo)體層中的上述第1區(qū)域的表面的面積與上述第2區(qū)域的表面的面積之和彼此相同，且使上述n溝道·晶體管和上述P溝道·晶體管的工作速度實質(zhì)上相等或相同。
2、 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，上述n溝道 晶體管和上述p溝道 晶體管都是常關(guān)閉，且設(shè)上述n溝 道 晶體管為反型或積聚型，上述P溝道 晶體管為反型或積聚型。
3、 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于， 上述n溝道 晶體管和上述P溝道 晶體管都是反型。
4、 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于， 上述n溝道 晶體管和上述p溝道 晶體管都是積聚型。
5、 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于， 上述n溝道'晶體管為反型，上述p溝道'晶體管為積聚型。
6、 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其特征在于， 上述n溝道 晶體管為積聚型，上述p溝道 晶體管為反型。
7、 根據(jù)權(quán)利要求4或5所述的半導(dǎo)體器件，其特征在于，根據(jù)設(shè)置在上述第2柵絕緣膜上的第2柵電極和上述第2半導(dǎo)體層之間 的功函數(shù)差來選擇上述第2柵電極的材料及上述第2半導(dǎo)體層的雜質(zhì)濃度， 以使形成在上述第2半導(dǎo)體層中的耗盡層的厚度比上述第2半導(dǎo)體層的膜厚 更厚。
8、 根據(jù)權(quán)利要求4或6所述的半導(dǎo)體器件，其特征在于， 根據(jù)設(shè)置在上述第1柵絕緣膜上的第1柵電極和上述第1半導(dǎo)體層之間的功函數(shù)差來選擇上述第1柵電極的材料及上述第1半導(dǎo)體層的雜質(zhì)濃度， 以使形成在上述第1半導(dǎo)體層中的耗盡層的厚度比上述第1半導(dǎo)體層的膜厚 更厚。
9、 根據(jù)權(quán)利要求1至8任意一項所述的半導(dǎo)體器件，其特征在于， 上述第1及第2柵絕緣膜含有由微波激勵的等離子體所形成的Si02、Si3N4及金屬硅合金的氧化膜、金屬硅合金的氮化膜中的至少一種。
10、 根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其特征在于， 以600°C以下的溫度形成上述第1及第2柵絕緣膜。
11、 根據(jù)權(quán)利要求1 10任意一項所述的半導(dǎo)體器件，其特征在于， 決定構(gòu)成溝道長的上述第1區(qū)域的表面的長度、上述第2區(qū)域的表面的長度以使它們在上述n溝道 晶體管及上述p溝道 晶體管中全都彼此相等。
12、 根據(jù)權(quán)利要求1 10任意一項所述的半導(dǎo)體器件，其特征在于， 上述n溝道 晶體管及上述p溝道 晶體管中的上述第1區(qū)域的表面的長度，始終比上述第1區(qū)域的表面的寬度長1.5倍以上。
13、 一種半導(dǎo)體器件，包括具有至少一對不同導(dǎo)電類型的晶體管的電路， 其特征在于，,使用設(shè)置在SOI基板上的第1半導(dǎo)體層和覆蓋其表面至少一部分的第1 柵絕緣層形成一種導(dǎo)電類型的晶體管，并且使用設(shè)置在上述SOI基板上的第 2半導(dǎo)體層和覆蓋其表面的至少一部分的第2柵絕緣層來形成另一種導(dǎo)電類型的晶體管，!使形成上述第1半導(dǎo)體層的溝道的第1區(qū)域的表面具有第1結(jié)晶面，并 且使在設(shè)置在與上述第1區(qū)域的表面交差的面的上述第1半導(dǎo)體層的側(cè)面形 成溝道的第2區(qū)域的表面具有與上述第1結(jié)晶面不同、并且載流子的遷移率 也不同的第2結(jié)晶面，使形成上述第2半導(dǎo)體層的溝道的第1區(qū)域的表面具有第1結(jié)晶面，并且使在設(shè)置在與上述第1區(qū)域的表面交差的面的上述第1半導(dǎo)體層的側(cè)面形成溝道的第2區(qū)域的表面具有與上述第1結(jié)晶面不同、并且載流子的遷移率 也不同的第2結(jié)晶面，設(shè)形成上述第1半導(dǎo)體層的溝道的第1區(qū)域的表面中的電子的有效質(zhì)量 為mel、上述第2區(qū)域的表面中的電子的有效質(zhì)量為me2，設(shè)形成上述第2半導(dǎo)體層的溝道的第1區(qū)域的表面中的空穴的有效質(zhì)量 為mhl、上述第2區(qū)域的表面中的空穴的有效質(zhì)量為mh2，設(shè)形成上述第1半導(dǎo)體層的溝道的第1區(qū)域的表面的寬度為We、形成上 述第1半導(dǎo)體層的溝道的第2區(qū)域的表面的寬度為He，設(shè)形成上述第2半導(dǎo)體層的溝道的第2區(qū)域的表面的寬度為Wh、形成上 述第2半導(dǎo)體層的溝道的第2區(qū)域的表面的寬度為Hh，設(shè)形成上述第1半導(dǎo)體層的溝道的第1區(qū)域的表面的長度為Ll、形成上 述第2半導(dǎo)體層的溝道的第1區(qū)域的表面的長度為L2，當(dāng)Ll、 We、 L2、 Wh為規(guī)定的值時，上述第1半導(dǎo)體層的電子的實際有 效質(zhì)量mee及上述第1半導(dǎo)體層的空穴的實際有效質(zhì)量mhe分別用下式表示<formula>see original document page 4</formula>，通過按照mee=mhe成立、并且滿足We=Wh及He二Hh的方式來決定He及 Hh，來使上述一種導(dǎo)電類型的晶體管和上述另一種導(dǎo)電類型的晶體管的溝道 區(qū)域的面積實質(zhì)上彼此相等或相同，并使其工作速度實質(zhì)上彼此相等或相同。
14、 根據(jù)權(quán)利要求13所述的半導(dǎo)體器件，其特征在于， 通過使上述L1和上述L2相等，來實質(zhì)上滿足W^Wh，并且， 通過使上述第1區(qū)域的表面的長度比上述第1區(qū)域的表面的寬度長1.5倍以上，來使We和Wh為規(guī)定的值，以滿足1.5XLl>We及1.5XL2〉Wh， 以及決定剩余的He及Hh以便滿足mee=mhe，并滿足He=Hh。
15、 一種半導(dǎo)體器件，包括具有至少一對不同導(dǎo)電類型的晶體管的電路，其特征在于，包括一種導(dǎo)電類型的第1晶體管，其包含具備表面及側(cè)面的一種導(dǎo)電類型的 第i半導(dǎo)體層、和覆蓋上述第1半導(dǎo)體層的至少一部分表面的第1柵絕緣層；以及 另一種導(dǎo)電類型的第2晶體管，其包含具備表面及側(cè)面，且導(dǎo)電類型與第1半導(dǎo)體層不同的第2半導(dǎo)體層、和覆蓋其表面的至少一部分的第2柵絕 緣層，形成上述第1晶體管的上述第1半導(dǎo)體層的溝道的區(qū)域的長度、寬度及 高度實質(zhì)上分別等于形成上述第2晶體管的上述第2半導(dǎo)體層的溝道的區(qū)域 的長度、寬度及高度。
16、 根據(jù)權(quán)利要求15所述的半導(dǎo)體器件，其特征在于， 上述第1及第2晶體管實質(zhì)上具有彼此相同的載流子速度。
17、 根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其特征在于， 上述第1及第2晶體管的柵極區(qū)的長度具有45nm以下的長度。
18、 根據(jù)權(quán)利要求15所述的半導(dǎo)體器件，其特征在于， 上述第1及第2半導(dǎo)體層的至少一方是SOI層。
19、 根據(jù)權(quán)利要求15所述的半導(dǎo)體器件，其特征在于，在上述第1及第2半導(dǎo)體層的預(yù)定的具有第1結(jié)晶面的表面和具有與該 第1結(jié)晶面不同的第2結(jié)晶面的側(cè)面上形成上述第1及第2晶體管的溝道。
20、 根據(jù)權(quán)利要求19所述的半導(dǎo)體器件，其特征在于，上述第1結(jié)晶面是(100)面或距(100)面±10°以內(nèi)的面，上述第2 結(jié)晶面是(110)面或距(110)面土10°以內(nèi)的面。
21、 根據(jù)權(quán)利要求19所述的半導(dǎo)體器件，其特征在于，上述第1結(jié)晶面是(110)面或距(110)面±10°以內(nèi)的面，上述第2 結(jié)晶面是(100)面或距(100)面±10°以內(nèi)的面。
22、 根據(jù)權(quán)利要求1 12任意一項所述的半導(dǎo)體器件，其特征在于， 使上述第1半導(dǎo)體層的上述第1區(qū)域的表面的寬度和長度與上述第2半導(dǎo)體層的上述第1區(qū)域的表面的寬度和長度實質(zhì)上分別相等，使上述第1半 導(dǎo)體層的上述第2區(qū)域的表面的高度和長度與上述第2半導(dǎo)體層的上述第2區(qū)域的表面的高度和長度實質(zhì)上分別相等。
23、 根據(jù)權(quán)利要求22所述的半導(dǎo)體器件，其特征在于，上述第1半導(dǎo)體層的上述第1區(qū)域的長度、上述第2半導(dǎo)體層的上述第 1區(qū)域的長度、上述第1半導(dǎo)體層的上述第2區(qū)域的長度、及上述第2半導(dǎo) 體層的上述第2區(qū)域的長度為45nm以下。
24、 一種半導(dǎo)體器件，包括至少具有一對第1導(dǎo)電類型溝道的晶體管及 與第1導(dǎo)電類型不同的第2導(dǎo)電類型溝道的晶體管的電路，其特征在于，包含上述第1導(dǎo)電類型溝道的晶體管，具有設(shè)置在SOI基板上的第1半導(dǎo)體 層、覆蓋其表面的至少一部分的第1柵絕緣層、和覆蓋第1柵絕緣層的第1 柵電極；和上述第2導(dǎo)電類型溝道的晶體管，具有設(shè)置在上述SOI基板上的 第2半導(dǎo)體層、覆蓋其表面的至少一部分的第2柵絕緣層、和覆蓋第2柵絕 緣層的第2柵電極；形成上述第1半導(dǎo)體層的溝道的第1區(qū)域，由構(gòu)成上述第1半導(dǎo)體層的 表面的第1面和與上述第1面成規(guī)定的角度的1個或多個第2面構(gòu)成，上述 第1導(dǎo)電類型溝道的晶體管的載流子的遷移率在上述第2面中比在上述第1 面中的?。恍纬缮鲜龅?半導(dǎo)體層的溝道的第2區(qū)域，由構(gòu)成上述第2半導(dǎo)體層的 表面的第1面和與上述第1面成規(guī)定的角度的1個或多個第2面構(gòu)成，上述 第2導(dǎo)電類型溝道的晶體管的載流子的遷移率在上述第2面中比上述第1面 中的大；設(shè)定上述第1區(qū)域的表面的寬度、長度及高度、上述第2區(qū)域的表面的 寬度、長度及高度，以便使上述第1半導(dǎo)體層中的上述第1區(qū)域的上述第1 面的面積與上述第2面的面積之和與上述第2半導(dǎo)體層中的上述第2區(qū)域的 上述第1面的面積與上述第2面的面積之和實質(zhì)上相等，并且使上述第1導(dǎo) 電類型溝道的晶體管和上述第2導(dǎo)電類型溝道的晶體管的工作速度實質(zhì)上相 等或相同。
25、 根據(jù)權(quán)利要求24所述的半導(dǎo)體器件，其特征在于，上述第1導(dǎo)電類型溝道的晶體管是麗OS晶體管，上述第2導(dǎo)電類型溝道 的晶體管是PM0S晶體管，上述第1半導(dǎo)體層及第2半導(dǎo)體層的上述第1面具 有硅的(100)面或距(100)面±10°以內(nèi)的面，并且上述第2面是硅的(110) 面或距(110)面±10°以內(nèi)的面。
26、 根據(jù)權(quán)利要求24所述的半導(dǎo)體器件，其特征在于，上述第1半導(dǎo)體層及第2半導(dǎo)體層的上述第1面具有硅的(110)面或距 (110)面±10°以內(nèi)的面，并且上述第2面是硅的(100)面或距(100)面 ±10°以內(nèi)的面，上述第1導(dǎo)電類型溝道的晶體管是PM0S晶體管，上述第2 導(dǎo)電類型溝道的晶體管是麗OS晶體管。
27、 根據(jù)權(quán)利要求24所述的半導(dǎo)體器件，其特征在于，上述第1導(dǎo)電類型溝道的晶體管及上述第2導(dǎo)電類型溝道的晶體管都是 反型。
28、 根據(jù)權(quán)利要求24所述的半導(dǎo)體器件，其特征在于，上述第1導(dǎo)電類型溝道的晶體管及上述第2導(dǎo)電類型溝道的晶體管都是 積聚型。
29、 根據(jù)權(quán)利要求24所述的半導(dǎo)體器件，其特征在于，上述第1導(dǎo)電類型溝道的晶體管是反型，上述第2導(dǎo)電類型溝道的晶體 管是積聚型。
30、 根據(jù)權(quán)利要求24所述的半導(dǎo)體器件，其特征在于， 根據(jù)設(shè)置在上述第2柵絕緣膜上的第2柵電極和上述第2半導(dǎo)體層之間的功函數(shù)差來選擇上述第2柵電極的材料及上述第2半導(dǎo)體層的雜質(zhì)濃度， 以使形成在上述第2半導(dǎo)體層中的耗盡層的厚度比上述第2半導(dǎo)體層的膜厚 更厚。
31、 根據(jù)權(quán)利要求24所述的半導(dǎo)體器件，其特征在于，,根據(jù)設(shè)置在上述第1柵絕緣膜上的第1柵電極和上述第1半導(dǎo)體層之間 的功函數(shù)差來選擇上述第1柵電極的材料及上述第1半導(dǎo)體層的雜質(zhì)濃度， '以使形成在上述第1半導(dǎo)體層中的耗盡層的厚度比上述第1半導(dǎo)體層的膜厚更厚。
32、 根據(jù)權(quán)利要求24所述的半導(dǎo)體器件，其特征在于， 設(shè)定上述第1導(dǎo)電類型溝道的晶體管及上述第2導(dǎo)電類型溝道的晶體管，以使構(gòu)成各個晶體管的溝道長的上述第1區(qū)域及上述第2區(qū)域的表面的長度 彼此相等。
33、 根據(jù)權(quán)利要求24所述的半導(dǎo)體器件，其特征在于，上述第1導(dǎo)電類型溝道的晶體管及上述第2導(dǎo)電類型溝道的晶體管中， 構(gòu)成各個晶體管的溝道長的上述第1區(qū)域及上述第2區(qū)域的表面的長度比各 個上述第1區(qū)域及上述第2區(qū)域的表面的寬度長出1. 5倍以上。
全文摘要
為了使CMOS電路中的上升及下降工作速度相同，因其載流子遷移率不同，就需要使p型MOS晶體管和n型MOS晶體管的面積不同。因其面積的不均衡而妨礙了提高半導(dǎo)體器件的集成度。采取在(100)面及(110)面雙方具備溝道區(qū)的三維結(jié)構(gòu)來構(gòu)成NMOS晶體管和PMOS晶體管，以使兩晶體管的溝道區(qū)及柵絕緣膜的面積彼此相等。由此，在使柵絕緣膜等的面積彼此相等的同時，能夠使柵電容也相等。并且與現(xiàn)有技術(shù)相比能夠?qū)⒒迳系募啥忍岣叩?倍。
文檔編號H01L29/786GK101346820SQ20068004884
公開日2009年1月14日 申請日期2006年12月20日 優(yōu)先權(quán)日2005年12月22日
發(fā)明者大見忠弘, 寺本章伸, 渡邊一史 申請人:國立大學(xué)法人東北大學(xué);財團(tuán)法人國際科學(xué)振興財團(tuán)