專利名稱：低接觸電阻cmos電路及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明系大致有關(guān)CMOS集成電路及其制造方法，且尤系有關(guān)低 接觸電阻CMOS電路及其制造方法。
背景技術(shù)：
大多數(shù)目前的集成電路(Integrated Circuit;簡(jiǎn)稱IC)系使用也被為 金屬氧化物半導(dǎo)體場(chǎng)效晶體管(Metal Oxide Semiconductor Field Effect Transistor;簡(jiǎn)稱MOSFET或MOS晶體管)之復(fù)數(shù)個(gè)互連的 (interconnected)場(chǎng)效晶體管(Field Effect Transistor;簡(jiǎn)稱FET)來(lái)實(shí)作。 通常使用P信道及N信道FET形成這些IC，然后將此種IC稱為 互補(bǔ)MOS或CMOS集成電路(IC)。有持續(xù)的趨勢(shì)是將愈來(lái)愈多的電 路包含在單一的IC芯片中。為了包含電路的增加數(shù)量，必須減小電 路中的每一個(gè)別裝置的尺寸、以及各裝置組件之間的尺寸及間隔(特征 尺寸)。必須以金屬或其它導(dǎo)體互連電路的個(gè)別組件、MOS晶體管、 以及其它的被動(dòng)及主動(dòng)電路組件，以便實(shí)作所需的電路功能。某些小 電阻系與導(dǎo)體與電路組件間的每一接觸件(contact)相關(guān)聯(lián)。當(dāng)特征尺寸 減小時(shí)，接觸電阻增加，且變得占了總電路電阻愈來(lái)愈大的百分率。 當(dāng)特征尺寸自150奈米減小到90奈米，且繼續(xù)減小到45奈米及更 小的尺寸時(shí)，接觸電阻變得愈來(lái)愈重要。在32奈米的特征尺寸時(shí)， 除非有某些創(chuàng)新來(lái)改變目前的趨勢(shì)，否則接觸電阻將可能支配芯片的 效能。
因此，希望提供低接觸電阻CMOS集成電路。此外，希望提供用 于制造低接觸電阻CMOS集成電路之方法。此外，若參照下文中之實(shí) 施方式及所附的申請(qǐng)專利范圍，并配合附圖以及前文中之技術(shù)領(lǐng)域及 先前技術(shù)，本發(fā)明的其它令人滿意的特性及特征將變得明顯。

發(fā)明內(nèi)容
4本發(fā)明提供了一種低接觸電阻CMOS集成電路。根據(jù)一個(gè)實(shí)施
例，該CMOS集成電路包含電性耦合至N型電路區(qū)的第一過(guò)渡金屬、以及電性耦合至P型電路區(qū)的第二過(guò)渡金屬，該第二過(guò)渡金屬系與該第一過(guò)渡金屬不同。導(dǎo)電勢(shì)壘層(barrierlayer)覆于該第一過(guò)渡金屬及該第二過(guò)渡金屬的每一過(guò)渡金屬上，且栓塞(phig)金屬覆于該導(dǎo)電勢(shì)壘層上。
本發(fā)明提供了用于制造具有N型漏極區(qū)及P型漏極區(qū)的低接觸電阻CMOS集成電路之方法。根據(jù)一個(gè)實(shí)施例，該方法包含下列步驟形成與這些P型漏極區(qū)接觸之高勢(shì)壘高度(barrierheight)金屬硅化物、以及與這些N型漏極區(qū)接觸之低勢(shì)壘高度金屬硅化物。沉積介電層，并圖案化該介電層，以便形成露出該高勢(shì)壘高度金屬硅化物的一部分的第一開(kāi)孔、以及露出該低勢(shì)壘高度金屬硅化物的一部分的第二開(kāi)孔。將低勢(shì)壘高度金屬沉積到這些第二開(kāi)孔中，以便接觸該低勢(shì)壘高度金屬硅化物之該部分，并將高勢(shì)壘高度金屬沉積到這些第一開(kāi)孔中，以便接觸該高勢(shì)壘高度金屬硅化物之該部分。沈積與該高勢(shì)壘高度金屬及該低勢(shì)壘高度金屬接觸之導(dǎo)電覆蓋層(conductive capping layer),且以與該導(dǎo)電覆蓋層接觸的栓塞金屬填滿這些第一及第二開(kāi)孔。


前文中已配合下列圖式而說(shuō)明了本發(fā)明，在這些圖式中，相同的
組件符號(hào)表示類似的組件，其中
圖1示出當(dāng)特征尺寸減小時(shí)接觸電阻的問(wèn)題；
圖2示意地圖標(biāo)出雜質(zhì)摻雜區(qū)之導(dǎo)電接觸件；以及
圖3至圖10以剖面圖示意地圖標(biāo)出制造根據(jù)本發(fā)明的各實(shí)施例的CMOS集成電路之方法步驟。
具體實(shí)施例方式
下文中之實(shí)施方式在本質(zhì)上只是例示，且其用意并非限制本發(fā)明、或本發(fā)明的應(yīng)用及使用。此外，本發(fā)明將不受前文中之技術(shù)領(lǐng)域、先前技術(shù)、發(fā)明內(nèi)容、或下文中之實(shí)施方式所提出的任何明示或暗示之理論的限制。圖1示出當(dāng)特征尺寸減小時(shí)接觸電阻的問(wèn)題。左垂直軸20指示單
位為奈米的特征尺寸。右垂直軸22指示以歐姆為單元量測(cè)的接觸電阻。水平軸24指示"技術(shù)節(jié)點(diǎn)"。"技術(shù)節(jié)點(diǎn)"指示伴隨著特定特征尺寸之技術(shù)封裝件(technology package)。完整的技術(shù)封裝件通常伴隨著特征尺寸的每一次微縮。在諸如"90奈米技術(shù)節(jié)點(diǎn)"下制造的裝置將具有90奈米的最小特征尺寸，且將以特別為該尺寸的裝置所設(shè)計(jì)的制程方法制造該裝置。曲線26示出當(dāng)產(chǎn)業(yè)自一技術(shù)節(jié)點(diǎn)移到另一技術(shù)節(jié)點(diǎn)時(shí)的特征尺寸之進(jìn)展。曲線28示出在那些技術(shù)節(jié)點(diǎn)的每一技術(shù)節(jié)點(diǎn)上觀測(cè)到的典型接觸電阻?？闪⒓纯闯觯?dāng)特征尺寸減小時(shí)，接觸電阻將顯著地增加。電路能操作的速度大部分系由電路中遭遇的電阻所支配，且當(dāng)特征尺寸減小時(shí)，接觸電阻在限制該操作速度上變得愈來(lái)愈重要。
圖2以剖面圖示意地圖標(biāo)出介于硅基材34中之雜質(zhì)摻雜區(qū)32與導(dǎo)電金屬栓塞36間之接觸件30。雖然圖中并未示出，但是該導(dǎo)電金屬栓塞會(huì)依序藉由金屬化(metallizatkm)而被接觸進(jìn)而用來(lái)將該集成電路(IC)的各裝置互連以便實(shí)作想要的電路功能。接觸件30系在已被蝕刻通過(guò)介電層40之開(kāi)孔或通孔38中形成。在雜質(zhì)摻雜區(qū)32的表面處形成金屬硅化物層42。在通孔38的底部露出該金屬硅化物層的至少一部分。以與該金屬硅化物層接觸之方式形成界面或接觸層44，勢(shì)壘層46接觸該層44，且沿著該通孔的壁而向上延伸，而且在該勢(shì)壘層之上沉積導(dǎo)電材料48，以便填滿該接觸件。在先前技術(shù)的結(jié)構(gòu)中，該導(dǎo)電栓塞結(jié)構(gòu)包含與該硅化物層接觸之鈦(Ti)接觸層、覆于該鈦層上的氮化鈦(TiN)層、以及接觸該氮化鈦層并填滿該通孔之鉤(W)。
接觸件30的總接觸電阻RT是下列數(shù)個(gè)電阻的總和硅化物42至硅32的界面電阻A、硅化物42本身的電阻R2、硅化物42至界面金屬44的界面電阻R3、界面金屬44及勢(shì)壘層46之電阻R4、以及由勢(shì)壘層46及導(dǎo)電栓塞材料48的并聯(lián)電阻構(gòu)成之電阻R5。因此，R產(chǎn)R—R2+R3+R4+R5。本發(fā)明之各實(shí)施例系藉由將R,及&最佳化并降低R3、R4及R5，而用來(lái)降低總接觸電阻RT。藉由適當(dāng)?shù)剡x擇硅化物、界面金屬、勢(shì)壘層材料、以及導(dǎo)電栓塞材料，而降低總接觸電阻。
圖3至圖10以剖面圖示意地圖標(biāo)出制造根據(jù)本發(fā)明的各實(shí)施例的CMOS集成電路50之方法步驟。制造MOS組件的各步驟是習(xí)知的，因而為求簡(jiǎn)潔，本說(shuō)明書(shū)中將只簡(jiǎn)略地提及許多傳統(tǒng)的步驟，或?qū)⑼耆÷赃@些傳統(tǒng)的步驟，而不提供習(xí)知的制程細(xì)節(jié)。雖然術(shù)語(yǔ)"MOS裝置"嚴(yán)格來(lái)說(shuō)意指具有金屬閘極電極及氧化物閘極絕緣體的裝置，但是在本說(shuō)明書(shū)的全文中，該術(shù)語(yǔ)將被用來(lái)意指任何半導(dǎo)體裝置，而此類半導(dǎo)體裝置包含被設(shè)置在(由氧化物或其它絕緣體構(gòu)成之)閘極絕緣體之上的(由金屬或其它導(dǎo)電材料構(gòu)成之)導(dǎo)電閘極電極，而該閘極絕緣體又被設(shè)置在半導(dǎo)體基材之上。
CMOS IC 50包含復(fù)數(shù)個(gè)N信道MOS晶體管52及P信道MOS晶體管54，而圖中只示出每一種晶體管中之一個(gè)晶體管。熟悉此項(xiàng)技術(shù)者當(dāng)可了解，集成電路50可視需要而包含大量的此種晶體管，以便實(shí)作所需的電路功能。制造IC50的一些起始步驟是習(xí)知的，因而在圖3中示出自這些步驟得到的結(jié)構(gòu)，但并未示出這些起始步驟。IC系在硅基材34上制造，而該硅基材34可以是如圖所示之基體(bulk)硅晶圓、或在絕緣基材上的薄硅層(thin Silicon layer On Insulating substrate;簡(jiǎn)稱SOI)。在本說(shuō)明書(shū)的用法中，術(shù)語(yǔ)"硅層"及"硅基材"將被用來(lái)包含通常用于半導(dǎo)體業(yè)中之較純或輕濃度雜質(zhì)摻雜的單晶硅材料、以及與諸如鍺、碳等的其它元素混合而形成大致為單晶之半導(dǎo)體材料的硅。N信道MOS晶體管52及P信道MOS晶體管54系由介電隔離區(qū)56電性隔離，較佳地由淺溝槽隔離(Shallow Trench Isolation;簡(jiǎn)稱STI)區(qū)電性隔離。如所習(xí)知的，有許多可被用來(lái)形成STI的制程，因而無(wú)須在本說(shuō)明書(shū)中詳細(xì)地說(shuō)明這些制程。 一般而言，STI包含被蝕刻到半導(dǎo)體基材的表面然后被絕緣材料填滿的淺溝槽。在以諸如氧化硅的絕緣材料填滿該溝槽之后，通常以諸如化學(xué)機(jī)械研磨(Chemical MechanicalPolishing;簡(jiǎn)稱CMP)的制程將該表面平坦化。
以P型導(dǎo)電性決定雜質(zhì)摻雜該硅基材的至少一表面部分58，用于制造N信道MOS晶體管52，并以N型導(dǎo)電性決定雜質(zhì)摻雜該硅基材的另一表面部分60,用于制造P信道MOS晶體管54。可對(duì)諸如硼離子及砷離子的摻雜質(zhì)離子執(zhí)行離子植入及后續(xù)的熱退火，而對(duì)部分58及60進(jìn)行雜質(zhì)摻雜。
在傳統(tǒng)的制程中，于這些雜質(zhì)摻雜區(qū)的表面處形成一層閘極絕緣材料62，并覆于該層閘極絕緣材料上且分別在雜質(zhì)摻雜區(qū)58及60上
7形成閘極電極64及66。該層閘極絕緣材料可以是一層熱生長(zhǎng)的二氧化 硅，或者(如圖標(biāo))可以是諸如氧化硅、氮化硅、氧化鉿硅(HffiiO)等的 高介電常數(shù)絕緣體的沉積絕緣體?？梢灾T如化學(xué)汽相沉積(Chemical Vapor Deposition;簡(jiǎn)稱CVD)、低壓化學(xué)汽相沉積(Low Pressure Chemical Vapor Deposition;簡(jiǎn)稱LPCVD)、或電漿增強(qiáng)式化學(xué)汽相沉 積(Plasma Enhanced Chemical Vapor Deposition;簡(jiǎn)稱PECVD)等的制程 來(lái)沈積各沉積絕緣體。閘極絕緣體62較佳地具有大約1至10奈米的 厚度，但是可根據(jù)所實(shí)作電路中之晶體管的應(yīng)用而決定實(shí)際的厚度。 較佳地，對(duì)一層多晶硅(較佳地，為一層無(wú)摻雜的多晶硅)執(zhí)行沉積、圖 案化、及蝕刻，而形成閘極電極64及66。這些閘極電極通常具有大約 100至300奈米的厚度。可諸如以CVD反應(yīng)對(duì)硅烷(silane)進(jìn)行還原， 而沉積多晶硅。分別在閘極電極64及66的側(cè)壁上形成側(cè)壁間隔物68 及70。藉由沈積一層諸如氧化硅及/或氮化硅的絕緣材料，然后以諸如 活性離子蝕刻(Reactive Ion Etching;簡(jiǎn)稱RIE)制程對(duì)該絕緣層執(zhí)行非 等向性蝕刻，而形成這些側(cè)壁伺隔物?？芍T如以三氟甲烷(CHF3)、四 氟化碳(CF4)、或六氟化硫(SF6)等的化學(xué)作用蝕刻氧化硅及氮化硅。施 加一層屏蔽材料(可以是諸如一層光阻)，并圖案化該層屏蔽材料，以便 露出晶體管結(jié)構(gòu)。例如，圖案化該屏蔽材料，以便屏蔽該P(yáng)信道MOS 晶體管結(jié)構(gòu)，并露出該N信道MOS晶體管結(jié)構(gòu)。藉由使用該圖案化 后的屏蔽材料作為離子植入屏蔽，將N型導(dǎo)電性決定離子植入該硅基 材的P型部分58中，以便在該硅基材中形成N型源極72及漏極74 區(qū)，并將N型導(dǎo)電性決定離子植入閘極電極64，以便以N型雜質(zhì)對(duì) 該閘極電極進(jìn)行導(dǎo)電性摻雜。被植入的離子可以是磷或砷離子。去除 已圖案化的該層屏蔽材料，且施加另一層屏蔽材料(再次，諸如一層光 阻)，并圖案化該層屏蔽材料，以便露出另一晶體管結(jié)構(gòu)。藉由使用該 第二層圖案化的屏蔽材料作為離子植入屏蔽，將諸如硼離子的P型導(dǎo) 電性決定離子植入該硅基材的N型部分60中，以便在該硅基材中形成 P型源極76及漏極78區(qū)，并將P型導(dǎo)電性決定離子植入閘極電極66， 以便以P型雜質(zhì)對(duì)該閘極電極進(jìn)行導(dǎo)電性摻雜。對(duì)于每一晶體管結(jié)構(gòu) 而言，離子植入的源極及漏極區(qū)系與這些閘極電極自行對(duì)準(zhǔn)。如熟悉 此項(xiàng)技術(shù)者所了解的，可采用額外的側(cè)壁間隔物及額外的離子植入，以便產(chǎn)生漏極延伸、環(huán)狀植入(halo implant)、以及深源極及漏極等。熟 悉此項(xiàng)技術(shù)者也當(dāng)可了解，可顛倒形成該N信道及P信道MOS晶體 管的源極及漏極區(qū)之順序。
根據(jù)本發(fā)明的實(shí)施例，如圖4所示，沈積諸如一層低溫氮化硅的 一層屏蔽材料80，并圖案化該層屏蔽材料80。圖案化該層屏蔽材料， 以便留下用來(lái)屏蔽N信道MOS晶體管52的材料，并露出P信道MOS 晶體管54。該圖案化的屏蔽被用來(lái)作為蝕刻屏蔽，并蝕刻閘極絕緣體 62的任何露出部分，以便露出P型源極76及漏極78區(qū)的一些部分。 該蝕刻步驟也被用來(lái)去除閘極電極66上可能遺留的任何絕緣材料。根 據(jù)本發(fā)明的實(shí)施例，在該結(jié)構(gòu)之上沉積一層與P型源極76及漏極78 區(qū)的露出部分以與門極電極66接觸的高勢(shì)壘高度硅化物形成金屬(圖 中未示出)。"高勢(shì)壘高度硅化物形成金屬"意指一種相對(duì)于硅具有大于 至少大約0.7電子伏特(eV)酌勢(shì)壘高度的金屬。符合此準(zhǔn)則的的硅化物 形成金屬包括諸如銥及鉑。根據(jù)本發(fā)明的一個(gè)實(shí)施例，系以諸如快速 熱退火(Rapid Thermal Annealing;簡(jiǎn)稱RTA)制程將具有該硅化物形成 金屬的該結(jié)構(gòu)加熱，以便使該硅化物形成金屬與露出的硅反應(yīng)，而在P 型源極76及漏極78的表面上形成金屬硅化物82，并在P型閘極電極 66上形成金屬硅化物84。硅化物只有在有露出硅的那些區(qū)域中形成。 在諸如側(cè)壁間隔物上、露出的STI、及屏蔽層上之并無(wú)露出硅的那些區(qū) 域中，并不形成硅化物，且該硅化物形成金屬保持不起反應(yīng)?？稍陔p 氧水/硫酸(H2(VH2S04)或硝酸/鹽酸(HNCVHCL)溶液中，以濕式蝕 刻制程去除并未起反應(yīng)的硅化物形成金屬。由被選擇的硅化物形成金 屬形成的該硅化物形成對(duì)P型摻雜源極及漏極區(qū)以及P型摻雜閘極電 極具有低接觸電阻之P型硅的蕭特基(Schottky展觸件。，
如圖5所示，去除該層圖案化的屏蔽材料80，且沉積另一層屏蔽 材料86，并圖案化該層屏蔽材料86。例如，該層屏蔽材料可以是低溫 氮化物的沉積層。圖案化該層屏蔽材料，以便露出N信道MOS晶體 管52，并留下被覆蓋的P信道MOS晶體管54。該圖案化的屏蔽被用 來(lái)作為蝕刻屏蔽，并蝕刻閘極絕緣體62的任何露出部分，以便露出N 型源極72及漏極74區(qū)的一些部分。該蝕刻步驟也被用來(lái)去除閘極電 極64上可能遺留的任何絕緣材料。根據(jù)本發(fā)明的實(shí)施例，在該結(jié)構(gòu)之上沉積一層與N型源極72及漏極74區(qū)的露出部分以與門極電極64 接觸的低勢(shì)壘高度硅化物形成金屬(圖中未示出)。"低勢(shì)壘高度硅化物 形成金屬"意指一種相對(duì)于硅具有小于大約0.4 eV且較佳為小于大約 0.3 eV的勢(shì)壘高度的金屬。符合該準(zhǔn)則的的硅化物形成金屬包括諸如 鐿、鉺、鏑、及釓。根據(jù)本發(fā)明的一個(gè)實(shí)施例，系以諸如RTA制程將 具有該硅化物形成金屬的該結(jié)構(gòu)加熱，以便使該硅化物形成金屬與露 出的硅反應(yīng)，而在N型源極72及漏極74的表面處形成金屬硅化物 88，并在N型閘電極64上形成金屬硅化物90。再次，硅化物只有在 有露出硅的那些區(qū)域中形成。在諸如側(cè)壁間隔物上、露出的STI、及屏 蔽層上之并無(wú)露出硅的那些區(qū)域中，并不形成硅化物，且該硅化物形 成金屬保持不起反應(yīng)。可在雙氧水/硫酸(H2(VH2S04)或硝酸/鹽酸 (HNCVHCL)溶液中，以濕式蝕刻制程去除并未起反應(yīng)的硅化物形成金 屬。由被選擇的硅化物形成金屬形成的該硅化物形成對(duì)N型摻雜源極 及漏極區(qū)以及N型摻雜閘極電極具有低接觸電阻之N型硅的蕭特 基接觸件。金屬硅化t/區(qū)82、 84、 88、及90之特征也在于具有低電阻。 這些硅化物形成金屬因而最佳化并減少界面電阻R,及該硅化物本身的 電阻R2。雖然圖中并未示出，但是可顛倒這些硅化物區(qū)的形成順序， 以便在形成硅化物區(qū)82及84之前，先形成硅化物區(qū)88及90。在每一 步驟中，可諸如以濺鍍法(sputtering)將這些硅化物形成金屬沉積到大約 5至50奈米的厚度，且較佳地沉積到大約10奈米的厚度。
如圖6所示，去除屏蔽層86，且沉積一層92介電材料(諸如一層 氧化硅)。以諸如化學(xué)機(jī)械研磨(CMP)制程將該層92之頂面平坦化，且 蝕刻通過(guò)該層的開(kāi)孔或通孔94，以便露出金屬硅化物區(qū)82、 84、 88、 及90的一些部分。較佳地以低溫制程沉積該層92，且可諸如以LPCVD 制程沉積該層92。雖然圖中并未示出，但是層92可包含一個(gè)以上的介 電材料層，且這些層可包含諸如蝕刻終止層，用以協(xié)助對(duì)這些通孔的 蝕刻。在此例示實(shí)施例中，通孔顯示為閘極電極64及66上的金屬硅 化物之露出部分。視所實(shí)作的電路而定，可形成或可以不形成通孔到 所有的閘極電極。
如圖7所示，根據(jù)本發(fā)明的一個(gè)實(shí)施例，該方法繼續(xù)進(jìn)行，而沉 積屏蔽層96，并圖案化該屏蔽層96。圖案化屏蔽層96(例如，可以是
10一層沉積的低溫氮化物)，以便露出P信道MOS晶體管54，并屏蔽N 信道MOS晶體管52。自該P(yáng)信道MOS晶體管上的通孔94去除該屏 蔽層，以便露出金屬硅化物區(qū)82及84的一部分。在該屏蔽層之上沉 積一層過(guò)渡金屬98，且該層過(guò)渡金屬98延伸到通孔94中，以便接觸 金屬硅化物區(qū)82及84。接觸P型摻雜硅的該層過(guò)渡金屬較佳為相對(duì)于 硅具有大于或等于大約0.7 eV之勢(shì)壘高度。適用于過(guò)渡金屬層98的金 屬包括諸如分別具有0.8及0.9 eV的勢(shì)壘高度之鈀及鉬、以及這些金 屬的合金。其它適用的金屬是都具有0.7與0.9 eV之間的勢(shì)壘高度之 金、銀、及鋁、以及其合金?？芍T如以原子層沉積(Atomic Layer Deposition;簡(jiǎn)稱ALD)或物理汽相沉積(Physical Vapor Deposition;簡(jiǎn) 稱PVD)制程(例如藉由濺鍍)沉積該過(guò)渡金屬層。該過(guò)渡金屬層可薄至 大約1至5奈米。所需要的是有足量的過(guò)渡金屬，以便達(dá)成在區(qū)82及 84中的金屬硅化物與隨后將被形成的上方栓塞金屬間之功函數(shù)的改 變。 一些，但極少量的過(guò)渡金屬將沉積在通孔的側(cè)壁上。
如圖8所^^，去除圖案化的屏蔽層96以及覆于該圖案化的屏蔽層 上的過(guò)渡金屬98的該部分，并沉積另一層屏蔽材料100，且圖案化該 層屏蔽材料100。圖案化屏蔽層100(再次，可以是一層沉積的低溫氮化 物)，以便露出N信道MOS晶體管52，并屏蔽其中包含過(guò)渡金屬層98 之P信道MOS晶體管54。自該N信道MOS晶體管上的通孔94去除 該屏蔽層，以便露出金屬硅化物區(qū)88及90的一部分。在該屏蔽層之 上沉積一層另一過(guò)渡金屬102，且該層過(guò)渡金屬102延伸到通孔94中， 以便接觸金屬硅化物區(qū)88及90。接觸N型摻雜硅的該層過(guò)渡金屬較 佳為相對(duì)于硅具有小于或等于大約0.4 eV的勢(shì)壘高度。適用于過(guò)渡金 屬層102的金屬包括諸如分別具有0.35及0.4 eV的勢(shì)壘高度之鈧及鎂、 以及這些金屬的合金?？芍T如以原子層沉積(ALD)或物理汽相沉積 (PVD)制程(例如藉由濺鍍)將過(guò)渡金屬層102沉積到至大約1至5奈米 之厚度。所需要的是有足量的過(guò)渡金屬，以便達(dá)成在區(qū)88及90中的 金屬硅化物與隨后將被沉積的上方栓塞金屬間之功函數(shù)的改變。
如圖9所示，去除屏蔽層100及覆于該屏蔽層上的過(guò)渡金屬層102 的該部分，并沉積與過(guò)渡金屬層98及過(guò)渡金屬層102接觸的導(dǎo)電勢(shì)壘 層104。該導(dǎo)電勢(shì)壘層防止這些過(guò)渡金屬層的氧化，且被用來(lái)作為后續(xù)沉積的栓塞材料遷移到周圍的介電層92之勢(shì)壘，而且防止栓塞材料或 栓塞材料形成反應(yīng)物遷移到下方的硅，又防止硅遷移到該栓塞材料。
適用于該導(dǎo)電勢(shì)壘層的材料包括諸如氮化鈦(TiN)及氮化鉭(TaN)?？梢?諸如LPCVD、 ALD、或PVD制程沉積該導(dǎo)電勢(shì)壘層?？煞謩e對(duì)鈦及 鉭進(jìn)行沉積及后續(xù)的氮化，而形成氮化鈦及氮化鉭。該勢(shì)壘層較佳地 具有在介電層92的頂部量測(cè)之大約2至15奈米之厚度、以及在通孔 94的底部處量測(cè)之大約l至5奈米之厚度。較佳地，調(diào)整該厚度，以 便將該勢(shì)壘層的電阻R4最小化，同時(shí)維持足以達(dá)到適當(dāng)?shù)膭?shì)壘品質(zhì) 之厚度。亦如圖9所示， 一旦沉積了該勢(shì)壘金屬層之后，可沉積一層 110的鎢、銅、或其它導(dǎo)電材料，以便形成導(dǎo)電栓塞，而填滿該通孔。 該導(dǎo)電栓塞材料較佳為銅，以便減少電阻R"可以PVD、ALD、CVD、 或電化學(xué)方式沉積該導(dǎo)電材料。
如圖10所示，根據(jù)本發(fā)明的實(shí)施例，去除出現(xiàn)在介電層92的上 表面上的過(guò)量之導(dǎo)電栓塞材料110、導(dǎo)電勢(shì)壘層104、以及過(guò)渡金屬層 98及102，.而完成導(dǎo)電栓塞結(jié)構(gòu)?？芍T如以CMP制程去除過(guò)量的材料。 所形成的結(jié)構(gòu)包含與PMOS晶體管54及NMOS晶體管52的端點(diǎn)有電 性接觸之導(dǎo)電栓塞120、 122、 124、 126、 128、及130。每一導(dǎo)電栓塞 包含導(dǎo)電材料110及導(dǎo)電勢(shì)壘層104。導(dǎo)電栓塞120、 122、及124分 別與過(guò)渡金屬層98有電性接觸，而該過(guò)渡金屬層98又與接觸P型源 極76及漏極78區(qū)的金屬硅化物82有電性接觸，或與接觸P信道MOS 晶體管的閘極電極的金屬硅化物84有電性接觸。導(dǎo)電栓塞126、 128、 及130分別與過(guò)渡金屬層102有電性接觸，而該過(guò)渡金屬層102又與 接觸N型源極72及漏極74區(qū)的金屬硅化物88有電性接觸，或與接 觸N信道晶體管的閘極電極的金屬硅化物90有電性接觸。在所形成的 結(jié)構(gòu)中，適當(dāng)?shù)仄ヅ涓鲗?dǎo)電體層的金屬勢(shì)壘高度，以便降低整體接觸 電阻。
雖然圖中并未示出，但是CMOS集成電路50的制造將繼續(xù)進(jìn)行， 而視需要而形成耦合到適當(dāng)?shù)膶?dǎo)電栓塞之互聯(lián)機(jī)，用以將這些N信道 及P信道MOS晶體管連接起來(lái)，而實(shí)作所需的電路功能。如果系以銅 形成這些互聯(lián)機(jī)，則制程可包含下列步驟沉積介電層(層間介電質(zhì) (InterLayer Dielectric;簡(jiǎn)稱ILD)，并圖案化該介電層；沈積諸如氮化
12鉭(TaN)層的導(dǎo)電勢(shì)壘層；沉積銅層；以及在鑲嵌(damascene)制程中以 CMP法研磨該銅層。
雖然在前文的詳細(xì)說(shuō)明中己提出至少一個(gè)例示實(shí)施例，但應(yīng)了解 存在有大量的變形。例如，如前文所述，可顛倒在N信道及P信道 MOS晶體管上形成硅化物之順序。同樣地，可顛到形成過(guò)渡金屬層98 及102的順序?？蓪⑻娲拔乃龅膬蓚€(gè)退火歩驟之單一退火歩驟用 來(lái)使硅化物形成金屬與露出的硅起反應(yīng)。在圖中并未示出的替代實(shí)施 例中，并非在沉積了過(guò)渡金屬層98及過(guò)渡金屬層102之后才沉積導(dǎo)電 勢(shì)壘層104，而是可在沉積了每一過(guò)渡金屬層之后才沉積導(dǎo)電勢(shì)壘層。 亦即，可沉積過(guò)渡金屬層98，然后在不破壞真空的情形下，可在該過(guò) 渡金屬層上沉積導(dǎo)電勢(shì)壘層。然后，在沉積了過(guò)渡金屬層102之后， 在不破壞真空的情形下，可在該過(guò)渡金屬層上沉積導(dǎo)電勢(shì)壘層。藉由 在沉積過(guò)渡金屬層之后立即沉積導(dǎo)電勢(shì)壘層，可較佳地保護(hù)過(guò)渡金屬 不受氧化。熟悉此項(xiàng)技術(shù)者當(dāng)可了解，亦可在本發(fā)明的方法中使用許 多清洗步驟以及額外的沉積歩驟等的步驟。我們亦當(dāng)了解，這些例示 實(shí)施例只是舉例，其用意并非以任何方式限制本發(fā)明的范圍、適用性、 或配置。更確切地說(shuō)，前文中之詳細(xì)說(shuō)明將傳統(tǒng)的準(zhǔn)則(roadmap)提供 給熟悉此項(xiàng)技術(shù)者，以便實(shí)作這些例示實(shí)施例。我們當(dāng)了解，可在不 脫離最后的申請(qǐng)專利范圍中述及的本發(fā)明之范圍及其法律等效物(legal equivalent)下，對(duì)組成元素的功能及配置作出各種改變。
權(quán)利要求
1、一種CMOS集成電路(50)，包含具有N型源極(72)及漏極(74)區(qū)的NMOS晶體管(52)以及具有P型源極(76)及漏極(78)區(qū)的PMOS晶體管(54)，該CMOS集成電路包括接觸這些N型源極及漏極區(qū)的第一金屬硅化物(88)；接觸這些P型源極及漏極區(qū)的第二金屬硅化物(82)，該第二金屬硅化物與該第一金屬硅化物不同；接觸該第一金屬硅化物的第一過(guò)渡金屬(102)；接觸該第二金屬硅化物的第二過(guò)渡金屬(98)，該第二過(guò)渡金屬與第一勢(shì)壘金屬不同；電性接觸該第一過(guò)渡金屬的第一金屬栓塞(110)；以及電性接觸該第二過(guò)渡金屬的第二金屬栓塞(110)。
2、 如權(quán)利要求l所述的CMOS集成電路，其中，該第一金屬硅化物(88)包括由對(duì)于硅具有小于0.4電子伏特的勢(shì)壘高度的金屬形成的金屬硅化物。
3、 如權(quán)利要求l所述的CMOS集成電路，其中，該第二金屬硅化物(82)包括由對(duì)于硅具有大于0.7電子伏特的勢(shì)壘高度的金屬形成的金屬硅化物。
4、 如權(quán)利要求1所述的CMOS集成電路，其中，該第一過(guò)渡金屬(102)包括對(duì)于硅具有小于或等于大約0.4電子伏特的勢(shì)壘高度的金屬。
5、 如權(quán)利要求4所述的CMOS集成電路，其中，該第一過(guò)渡金屬(102)包括選自由鈧、鎂、及這些金屬的合金所組成的群組的金屬。
6、 如權(quán)利要求4所述的CMOS集成電路，其中，該第二過(guò)渡金屬(98)包括對(duì)于硅具有大于或等于0.7電子伏特的勢(shì)壘高度的金屬。
7、 如權(quán)利要求6所述的CMOS集成電路，其中，該第二過(guò)渡金屬(98)包括選自由鉑、鈀、金、銀、鋁、及這些金屬的合金所組成的群組的金屬。
8、 一種具有第一 N型區(qū)(72、 74)及第二 P型區(qū)(76、 78)的CMOS集成電路(50)，包括電性耦合到該第一 N型區(qū)的第一過(guò)渡金屬(102);電性耦合到該第二 P型區(qū)的第二過(guò)渡金屬(98)，該第二過(guò)渡金屬與該第一過(guò)渡金屬不同；覆于該第一過(guò)渡金屬及該第二過(guò)渡金屬的每一過(guò)渡金屬上的導(dǎo)電勢(shì)壘層(104);以及覆于該導(dǎo)電勢(shì)壘層上的栓塞金屬(110)。
9、 如權(quán)利要求8所述的CMOS集成電路，其中，該第一過(guò)渡金屬(102)包括選自由鈧、鎂、及這些金屬的合金所組成的群組的金屬，且其中，該第二過(guò)渡金屬(98)包括選自由鉑、鈀、金、銀、鋁、及這些金屬的合金所組成的群組的金屬。
10、 如權(quán)利要求8所述的CMOS集成電路，其中，該第一過(guò)渡金屬(102)對(duì)于硅具有第一勢(shì)壘高度，且其中，該第二過(guò)渡金屬(98)對(duì)于硅具有大于該第一勢(shì)壘高度的第二勢(shì)壘高度。
全文摘要
本發(fā)明提供了一種低接觸電阻CMOS集成電路(50)及其制造方法。該CMOS集成電路(50)包含電性耦合到N型電路區(qū)(72，74)的第一過(guò)渡金屬(102)、以及電性耦合到P型電路區(qū)(76，78)的第二過(guò)渡金屬(98)，該第二過(guò)渡金屬與該第一過(guò)渡金屬不同。導(dǎo)電勢(shì)壘層(104)覆于該第一過(guò)渡金屬及該第二過(guò)渡金屬的每一過(guò)渡金屬上，且栓塞金屬(110)覆于該導(dǎo)電勢(shì)壘層上。
文檔編號(hào)H01L21/8238GK101467244SQ200780021860
公開(kāi)日2009年6月24日 申請(qǐng)日期2007年3月29日 優(yōu)先權(quán)日2006年6月15日
發(fā)明者P·R·貝瑟 申請(qǐng)人:先進(jìn)微裝置公司