專利名稱：Q值改善的具有硅貫通孔圍籬的芯片上電感器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置結(jié)構(gòu)，尤其涉及一種芯片上電感器 的屏蔽結(jié)構(gòu)。
背景技術(shù)：
目前的邏輯電路中越來越多嵌入電感器于芯片上。圖1A說明 一芯片上螺旋電感器100,其由一螺旋金屬線106所形成。電感器 100的一第一端102與螺^走金屬線106在同一層金屬層。 一第二端 104通過貫通孔120及另一層金屬層上的一金屬線110而與螺旋金 屬線106的末端連接。圖1B顯示芯片上螺旋電感器100在位置A-A， 的 一剖面圖。電感器100形成于 一半導(dǎo)體基材140頂上的 一介電材 料130中。這些邏輯電i 各的效益十分仰賴電感器的質(zhì)量，其中，差的硅制程之電感器質(zhì)量因子(Q)導(dǎo)致電^各效益衰退，尤其是對于射頻(RF) 及^t波頻率。電感器品質(zhì)因子(Q)定義為儲存的能量(9二？71*- (1)吣 在一振蕩循環(huán)中損失的能量電感器Q在高頻時會衰退，這是因為能量消散于半導(dǎo)體基材 中。十億赫(gigahertz)頻率經(jīng)由基材的噪聲耦合已有報導(dǎo)。當(dāng)電感器 占據(jù)實質(zhì)芯片面積，其可潛在地作為有害噪聲耦合之來源及接收器。因此，使包含基材的環(huán)境材料與電感器去耦合，可以增加電感器的整體效率增加Q,改善絕緣及簡化才莫式。圖2為一圖案化接地屏蔽(PGS) 203的一剖面圖，圖案化接地 屏蔽(PGS) 203典型地用于使電感器100與半導(dǎo)體基材140去耦化。 PGS 203 —般嵌在電感器100與基材140之間，且以一多晶硅層或 一金屬層所形成。然而，找到PGS203最佳化寬度及間距以達(dá)到最 大Q改善常常是困難的。PGS 203形成在介電層130中也限制其改 善電感器100的Q之，丈能。正因如此，期待的是芯片上電感器的一替代屏蔽結(jié)構(gòu)，具有新 半導(dǎo)體制程的優(yōu)勢，且這些替代屏蔽結(jié)構(gòu)也通常可擴(kuò)增至傳統(tǒng)的屏蔽結(jié)構(gòu)。 發(fā)明內(nèi)容因此，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)，提供芯片上電感器之絕緣。 根據(jù)本發(fā)明的一方面，半導(dǎo)體結(jié)構(gòu)包含一半導(dǎo)體基材、形成于第一 半導(dǎo)體基材上的 一個或多個芯片上電感器、在一個或多個芯片上電 感器之近處形成貫穿第一半導(dǎo)體基材的多個硅貫通孔、以及與多個 硅貫通孔中至少一者耦合接地的一個或多個導(dǎo)體，其中，多個硅貫 通孔提供一個或多個芯片上電感器之絕緣。沖艮據(jù)本發(fā)明之另一方面，與多個石圭貫通孔中至少 一硅貫通孔耦 合接地的一個或多個導(dǎo)體由半導(dǎo)體基材之金屬化背部所形成。再者，通過延伸多個硅貫通孔來產(chǎn)生與圖案化接地屏蔽導(dǎo)體之 接觸，可以結(jié)合傳統(tǒng)的圖案化接地屏蔽與本發(fā)明之半導(dǎo)體結(jié)構(gòu)。除 此之外，于堆疊式芯片應(yīng)用上，頂及底芯片可在芯片上電感器之近 處具有石圭貫通孔。通過以下具體實施例伴隨所附的示意圖的描述，將可對本發(fā)明 的架構(gòu)、才喿作方法以及其它的目的與其優(yōu)點有最佳的了解。


圖1A及1B說明一芯片上螺旋電感器。圖2"i兌明芯片上螺旋電感器的一傳統(tǒng)圖案化接地屏蔽。圖3A及3B "i兌明才艮據(jù)本發(fā)明的第一實施例，由石圭貫通孔及一 金屬化背部所形成的一第一電感器。圖4A及4B說明根據(jù)本發(fā)明的第二實施例，結(jié)合硅貫通孔及 傳統(tǒng)圖案化4妄地屏蔽的一第二電感屏蔽結(jié)構(gòu)。圖5說明根據(jù)本發(fā)明的一第三實施例，將硅貫通孔屏蔽結(jié)構(gòu)用 在面對面堆疊芯片上。圖6說明根據(jù)本發(fā)明的一第四實施例，硅貫通孔及傳統(tǒng)圖案化 接地屏蔽的結(jié)合用在面對面堆疊芯片上。圖7說明根據(jù)本發(fā)明的一第五實施例，實施硅貫通孔的面對背 堆疊芯片。圖8i兌明4艮據(jù)本發(fā)明的一第六實施例，實施石圭貫通孔及傳統(tǒng)圖 案化接地屏蔽的結(jié)合的面對背堆疊芯片上。圖9A及9B說明^4居本發(fā)明的第七實施例，由圖案化金屬化 背部及石圭貫通孔所形成的一電感屏蔽結(jié)構(gòu)。此i兌明書中所含的圖式及其它部分用于i兌明本發(fā)明的某些方 面。通過參考例式及說明于圖中的未限制的實施例，4吏得本發(fā)明有 更清楚的概念，以及使本發(fā)明所提供的元件及操作將變得可顯而易 見，其中，類似的元件符號(如果它們出現(xiàn)在不只一張圖中)將稱為 相同的元件。通過參考結(jié)合在此呈現(xiàn)i兌明的一個或多個圖式，本發(fā) 明將有更佳的了解。在此需要注意的是，說明于圖中的特征并非依 比例繪制。
具體實施方式
以下4是供一種以石圭貫通孔(through-silicon-vias, TSV)為主的屏 蔽結(jié)構(gòu)的詳細(xì)說明以改善芯片上電感器的質(zhì)量因子(Q)。TSV是一種形成貫穿半導(dǎo)體基材的貫通孔的技術(shù)，此半導(dǎo)體基 材可為硅或其它材料所形成。因此，石圭貫穿的用語也可以稱為"晶 圓貫穿"。TSV技術(shù)已被發(fā)展來縮小內(nèi)連接長度，以及達(dá)到三維結(jié) 構(gòu)。三維整合技術(shù)的操作包含晶圓貫穿通孔形成、深通孔蝕刻、雷 射鉆通孔、深溝渠電容技術(shù)、貫通孔填充、擴(kuò)散阻障及黏著層的沉 積、金屬化及晶圓薄化、切割、對準(zhǔn)及接合。目前有三種制程順序 適于形成晶圓級三維裝置的晶圓貫通孔。在一前端制程順序中，可 以在任何有能力估文嵌入式DRAM ^支術(shù)的工廠，于芯片上制造晶體 管及內(nèi)連接之前，使用深溝渠電容技術(shù)以制造貫通孔。這樣的芯片 之后可以送到半導(dǎo)體封裝場，其中，背部薄化會暴露通孔之底部且 允許背部內(nèi)連接形成。通過此順序建立，將貫通孔形成的責(zé)任交至 工廠手上，且消除在單元之內(nèi)或之間留下空間供后段工廠制作貫通 孔的需要。第二制造順序也需要芯片能特別設(shè)計供三維堆疊。在硅上、內(nèi) 連接層中及頂墊表面上將特定區(qū)域設(shè)在一旁如同排除區(qū)(exclusionzones)。之后，通過蝕刻貫穿孔通過這些排除區(qū)且填入絕纟彖物及導(dǎo) 電材料于其中，以在所完成的芯片中建立貫穿晶圓連接。堆疊非特定設(shè)計供三維整合的芯片時，使用第三制造順序。在 此順序中，通過重新分配墊于周邊墊及貫通孔道之間的區(qū)域來形成 連接貫通孔。之后，蝕刻通孔且填入這些自然排除區(qū)域。圖3A及3B說明根據(jù)本發(fā)明的一第一實施例，通過多個TSV 302及一金屬化背部(MB)310形成一第一電感器屏蔽結(jié)構(gòu)。圖3A 及3B分別為第一電感器屏蔽結(jié)構(gòu)的一剖面圖及一布局圖。參考圖 3A， TSV 302貫穿基材140。 MB 310具有與TSV 302的4妄觸，以 提供與TSV 302的接地連接。參考圖3B，多個TSV 302設(shè)置成圍 繞芯片上電感器IOO,形成絕多彖電感器100的一4妄地屏蔽圍籬。通 過環(huán)繞且在電感器100下之TSV302所形成的屏蔽圍籬，阻擋基材 140的渦電流(Eddy current)分布。因此，電感器100的Q因子將會 改善。除此之外，通過MB310較佳的接地及TSV302較佳的絕緣， 不想要或高階模式也將會受到抑制。TSV302之最小剖面寬度與長度，以及相鄰TSV的最小間距由 實施來形成TSV302的制程技術(shù)來決定。但是，其它寬度、長度及 間距也可能用來達(dá)大最佳化Q改善。雖然一矩形配置的TSV圍籬已在圖3B中說明。熟此技藝人士 可以了解的是TSV圍籬之環(huán)繞特性提供與芯片上電感器100之絕 緣，因此，任何形狀的TSV配置，如U形、圓形甚至是雙圓形， 對電感器100可有一樣好的Q改善。雖然只有環(huán)繞芯片上電感器的TSV302i兌明于圖3A中，熟此 技藝人士可以了解的是芯片上電感器100下的TSV也可提供與芯片上電感器100絕纟彖及Q改善。 一芯片上電感器可能具有自己的防雄卩 圈，且此防御圏可與TSV圍籬連接。圖4A及4B說明根據(jù)本發(fā)明的一第二實施例，結(jié)合TSV 402 及傳統(tǒng)圖案化4妻地屏蔽(PGS)420的一第二電感器屏蔽結(jié)構(gòu)。圖4A 為剖面圖，而圖4B為第二電感器屏蔽結(jié)構(gòu)的布局圖。PGS 420形 成在介電材料130中一金屬或一多晶硅層中。在形成TSV402的一 蝕刻制程中，蝕刻通孔洞不僅貫穿半導(dǎo)體基材140，同時也貫穿部 分介電材料130，且停在PSG層420。 TSV 402及PGS 420之接地 皆由MB 31(M是供。TSV 402及PGS 420皆與芯片上電感器100絕 緣，且具有4交佳的Q改善。圖5 i兌明才艮據(jù)本發(fā)明的第三實施例，在面對面堆疊芯片實施的 TSV屏蔽結(jié)構(gòu)。頂芯片與圖3A所顯示的電感器結(jié)構(gòu)相同，其包含 半導(dǎo)體結(jié)構(gòu)140及介電層130。芯片上電感器IOO形成于介電層130 中。TSV302貫穿基材140。 MB310提供與TSV302的接地連接。 第二芯片與面對面堆疊在第一芯片上。之所以稱為面對面參照分別 才妻觸的第一及第二芯片的介電層130及530。第二芯片包含第二半 導(dǎo)體基材540及第二介電層530。另 一多個TSV 502貫穿第二基材 540。另一MB 510提供與多個TSV 502的接地連接。TSV 302及 TSV50皆圍繞芯片上電感器100且提供與其的絕緣。圖6說明根據(jù)本發(fā)明的第四實施例，在面對面堆疊芯片實施的 TSV及傳統(tǒng)PGS結(jié)合。在頂部的芯片為顯示TSV及在圖4A中的 傳統(tǒng)PGS結(jié)構(gòu)的結(jié)合。在底部的芯片與圖5中顯示的第二芯片相同。 傳統(tǒng)PGS加上另 一絕至彖層至面對面堆疊芯片的芯片上電感器100。圖7說明根據(jù)本發(fā)明的第五實施例，實施TSV的一面對背堆 疊芯片。在此的頂芯片與圖5所示的頂芯片相同，其以面對背方式 堆疊于底芯片上，即頂芯片的介電層13(U妄觸到底芯片的基材540。底芯片包含一介電層530。如圖7所示，底芯片的TSV702產(chǎn)生與 在介電層530中金屬層710的接觸。金屬層710提供與TSV 702的接地連接。本領(lǐng)域技術(shù)人員可以了解的是其它導(dǎo)電層，如多晶硅也 可以用來取代金屬層710。圖8說明才艮據(jù)本發(fā)明的一第六實施例，實施TSV402及傳統(tǒng)圖 案化接地屏蔽PGS的結(jié)合的一面對背堆疊芯片。在此的頂芯片與圖 6所示的頂芯片相同，而底芯片與圖7所示的底芯片相同。頂及底 芯片以面對背的方式堆疊，即頂芯片的介電層130接觸底層的基材 540。參考圖5至8，兩芯片堆疊的方式，不管是面對面或是面對背 由堆疊芯片所需的各種設(shè)計來決定。圖5至8所示的例式說明TSV 技術(shù)同樣都可以實施在面對面及面對背的實例中，以提供與芯片上 電感器100的絕*彖。顯示在圖3A及4A的各種可用非堆疊芯片也 可以用在圖5至8所示的堆疊芯片。圖9A及9B說明根據(jù)本發(fā)明的第七實施例，由圖案化金屬背 部(MB)及TSV所形成的一電感器屏蔽結(jié)構(gòu)。圖9A為圖9B所示位 置B-B，的剖面圖。圖9A及9B所示的電感器屏蔽結(jié)構(gòu)與圖3A及 圖3B相同，除了圖9A及9B所示的MB 910是圖案4匕的。參考圖 9A， MB 910仍產(chǎn)生與TSV 402的4妄觸。圖9B顯示蝕刻MB 910 的一例式篩狀圖案。顯而易見的是圖案化MB也可以用在圖5至8 所示的堆疊接片。說明元件及制程的特定實施例，用來幫助使本發(fā)明清楚。這些當(dāng)然 只是實施例且并非意欲將本發(fā)明從權(quán)利要求所述加以限制。雖然本發(fā)明以 一個或多個特定例式實施說明及描述，其非意欲 限制本發(fā)明至所示的詳細(xì)i兌明中，由于可以在不脫離本發(fā)明及4又利 要求的均等物的精神及范圍內(nèi)制造不同修飾及結(jié)構(gòu)改變。因此，本
申請的權(quán)利要求可以最廣泛且與本發(fā)明范圍內(nèi) 一致的手段的方式
來建構(gòu)。
權(quán)利要求
1.一種半導(dǎo)體裝置，包含一第一半導(dǎo)體基材；一個或多個芯片上電感器，形成于所述第一半導(dǎo)體基材上；多個第一硅貫通孔，在所述一個或多個芯片上電感器的近處貫穿所述第一半導(dǎo)體基材；以及一個或多個導(dǎo)體，將所述多個第一硅貫通孔中的至少一個硅貫通孔耦合接地；其中，所述多個第一硅貫通孔提供所述一個或多個芯片上電感器的絕緣。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中所述多個第一硅貫通 孔配置成一 圍籬的形式環(huán)繞所述一個或多個芯片上電感器。
3. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中所述多個第一硅貫通 孔^f立于所述一個或多個芯片上電感器之下。
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其中所述一個或多個導(dǎo)體 由所述第 一 半導(dǎo)體基材的金屬化背部形成。
5. 根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其中由所述金屬化背部形 成的所述一個或多個導(dǎo)體具有預(yù)定布局圖案。
6. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，還包含多個導(dǎo)體，位于所 述一個或多個電感器的近處的所述第一半導(dǎo)體基材上，其中， 所述多個第一石圭貫通孔延伸以產(chǎn)生與所述多個導(dǎo)體的接觸。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其中所述多個導(dǎo)體為所述 一個或多個芯片上電感器的圖案化接地屏蔽。
8. 根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，還包含一第二半導(dǎo)體基材，堆疊在所述第一半導(dǎo)體基材的頂上；以及一第二多個硅貫通孔，也在所述一個或多個芯片上電感 器的近處貫穿所述第二半導(dǎo)體基材。
9. 根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置，還包含一第一介電材料， 所述第一介電材料含有直接夾在所述第一及第二半導(dǎo)體基材 之間的所述一個或多個芯片上電感器。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置，還包含一第二介電材料， 所述第二介電材料直接夾在所述第一介電材料與第二半導(dǎo)體基材之間。
全文摘要
一種提供芯片上電感器的絕緣的半導(dǎo)體結(jié)構(gòu)，此半導(dǎo)體結(jié)構(gòu)包含一半導(dǎo)體基材、形成于第一半導(dǎo)體基材上的一個或多個芯片上電感器、在一個或多個芯片上電感器的近處形成貫穿第一半導(dǎo)體基材的多個硅貫通孔、以及將多個硅貫通孔中至少一者耦合接地的一個或多個導(dǎo)體，其中，多個硅貫通孔提供一個或多個芯片上電感器的絕緣。
文檔編號H01L27/04GK101404281SQ20081011103
公開日2009年4月8日 申請日期2008年5月29日 優(yōu)先權(quán)日2007年10月5日
發(fā)明者楊明達(dá), 楊立群, 許昭順 申請人:臺灣積體電路制造股份有限公司