專利名稱：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及 一 種其中利用電阻抗根據(jù)磁化方向而變化的磁阻抗 效應(yīng)的薄膜磁存儲(chǔ)器元件集成于襯底之上的半導(dǎo)體器件。
背景技術(shù)：
正在關(guān)注MRAM (磁隨機(jī)存取存儲(chǔ)器)作為能夠以低功耗執(zhí)行 高速操作的非易失性RAM (隨機(jī)存取存儲(chǔ)器)。MRAM是一種利 用電阻抗根據(jù)磁化方向而變化的磁阻抗效應(yīng)的薄膜磁存儲(chǔ)器器件。 在MRAM中， 一般使用TMR (隧穿磁阻)元件作為磁阻元件。
TMR元件是具有隧道結(jié)式結(jié)構(gòu)的磁阻元件，在該結(jié)構(gòu)中薄的絕 緣層夾入由鐵磁薄膜制成的固定磁層與自由磁層之間。TMR元件根
據(jù)兩層的磁化方向是平行還是反平行來(lái)存儲(chǔ)信息"1"或者"0"。
在數(shù)據(jù)讀取過(guò)程中，經(jīng)過(guò)TMR元件々貴送感測(cè)電流(數(shù)據(jù)讀取電 流)以;險(xiǎn)測(cè)》茲化方向所致的隧道阻抗差異。TMR元件與用于感測(cè)電 流通/斷控制的存取晶體管串聯(lián)耦合。存取晶體管的柵極電極耦合到字線。
已知一種通過(guò)由電流感應(yīng)的磁場(chǎng)來(lái)使磁化反向的方法和一種自 旋極化電流注入方法，其作為用于在數(shù)據(jù)寫(xiě)入過(guò)程中使自由磁層的 》茲4匕方向反向的方法。由電流感應(yīng)的》茲場(chǎng)方法利用了通過(guò)同時(shí)經(jīng)過(guò)4皮此相交的位線和 數(shù)字線供應(yīng)電流而感應(yīng)的合成》茲場(chǎng)。在與位線和數(shù)字線的交點(diǎn)相鄰
設(shè)置的TMR元件中，感應(yīng)的合成》茲場(chǎng)的量值在星狀曲線以外，這使 磁化反向。
另一方面，自旋注入方法通過(guò)直接經(jīng)過(guò)TMR元件供應(yīng)超過(guò)閾值 的位線電流來(lái)使自由石茲層的》茲化方向反向。
在從自由磁層朝著固定磁層供應(yīng)電流的情況下，自旋與固定i茲 層的磁化方向相同的電子流過(guò)隧道絕緣膜并且注入自由磁層中。這 時(shí)，注入的電子在自由磁層中產(chǎn)生自旋轉(zhuǎn)矩，使得自由磁層的磁化 方向改變?yōu)榕c固定》茲層的^H匕方向相同的方向。
另一方面，在從固定磁層朝著自由磁層供應(yīng)電流的情況下，自
旋與固定磁層的》茲化方向相反的電子由隧道絕纟彖膜反射。這時(shí)，反
射的電子在自由磁層中產(chǎn)生自旋轉(zhuǎn)矩，使得自由磁層的磁化方向改
變?yōu)榕c固定》茲層中的磁化方向相反的方向。
已知 一 種將由電流感應(yīng)的i茲場(chǎng)方法和自^走注入方法作為另 一 種
用于寫(xiě)入數(shù)據(jù)的方法的組合方法。
例如，在日本未審專利公開(kāi)第2007-109313號(hào)中，數(shù)字線驅(qū)動(dòng) 電路在數(shù)據(jù)寫(xiě)入過(guò)程中經(jīng)過(guò)所選數(shù)字線供應(yīng)寫(xiě)入電流。另外，耦合 到數(shù)字線的存儲(chǔ)器單元的自由磁層的^茲化方向通過(guò)由電流感應(yīng)的磁 場(chǎng)而設(shè)置為與固定》茲層的》茲化方向相反的方向。然后利用來(lái)自寫(xiě)入 驅(qū)動(dòng)電3各的位線電流，方向與固定》茲層的自錄j及化方向相同的自^走 極化電子注入自由i茲層中以僅寫(xiě)入數(shù)據(jù)"l"。與數(shù)據(jù)'T，被寫(xiě)入到的 存儲(chǔ)器單元并行執(zhí)行自旋注入。
在以矩陣形式布置多個(gè)TMR存儲(chǔ)器單元的存儲(chǔ)器陣列中，與存 儲(chǔ)器單元行對(duì)應(yīng)設(shè)置數(shù)字線和字線，而與存儲(chǔ)器單元列對(duì)應(yīng)設(shè)置位 線。數(shù)字線和字線常常劃分成多個(gè)數(shù)字線和字線。
例如，日本未審專利公開(kāi)第2003-77267號(hào)公開(kāi)一種將整個(gè)存儲(chǔ) 器陣列分割成以具有m行和n列(m、 n:自然數(shù))的矩陣形式而布 置的存儲(chǔ)器單元塊的技術(shù)。在各存儲(chǔ)器單元塊中以矩陣形式布置TMR存儲(chǔ)器單元。用于數(shù)據(jù)讀取的子字線和用于數(shù)據(jù)寫(xiě)入的寫(xiě)入數(shù) 字線設(shè)置于各存儲(chǔ)器單元行中。也就是說(shuō)，在各存儲(chǔ)器單元塊中與 各存儲(chǔ)器單元行對(duì)應(yīng)地獨(dú)立設(shè)置寫(xiě)入數(shù)字線。另外，與子字線和寫(xiě) 入數(shù)字線一起分級(jí)提供主字線作為用于行選擇的上級(jí)信號(hào)線。為每 多個(gè)存儲(chǔ)器單元行設(shè)置主字線，并且設(shè)置該主字線為在行方向上相 鄰的n個(gè)存儲(chǔ)器單元塊所共用。

發(fā)明內(nèi)容
在日本未審專利公開(kāi)第2003-77267號(hào)中公開(kāi)的常規(guī)技術(shù)中，需
數(shù)字線的驅(qū)動(dòng)電路。因而，隨著因分割存儲(chǔ)器陣列而帶來(lái)的存儲(chǔ)器 單元塊的數(shù)目增加，而使整個(gè)存儲(chǔ)器陣列的驅(qū)動(dòng)電路區(qū)域也增加。
另一方面，從提高數(shù)據(jù)讀取速度的觀點(diǎn)來(lái)看，優(yōu)選的是增加存 儲(chǔ)器單元塊的數(shù)目以使子字線的長(zhǎng)度更小。這是因?yàn)橛糜诳刂拼嫒?晶體管的柵極電壓的子字線在與柵極相同的布線層中由多晶硅、多 晶金屬硅化物等形成。由于使用這些材料，子字線的阻抗高于金屬 布線的阻抗，這在數(shù)據(jù)讀取過(guò)程中造成信號(hào)傳輸延遲。也就是說(shuō)， 利用上述常規(guī)技術(shù)難以保證在提高數(shù)據(jù)讀取速度與減少電路區(qū)域之 間的兼容性。
基于磁阻抗效應(yīng)的MRAM實(shí)現(xiàn)高速數(shù)據(jù)讀取/寫(xiě)入原本是特征 之一。因而，希望MRAM實(shí)現(xiàn)更高速度的數(shù)據(jù)讀取/寫(xiě)入也是為了 區(qū)別于閃存。
因而，本發(fā)明的目的在于提供一種實(shí)現(xiàn)高速數(shù)據(jù)讀取并且實(shí)現(xiàn) 減少字線驅(qū)動(dòng)電路區(qū)域的半導(dǎo)體器件。
根據(jù)本發(fā)明的 一 種半導(dǎo)體器件包括存儲(chǔ)器陣列，該存儲(chǔ)器陣列 包括以矩陣形式布置的多個(gè)存儲(chǔ)器單元并且在行方向上劃分成多個(gè) 塊。存儲(chǔ)器單元各自包括其電阻抗根據(jù)磁數(shù)據(jù)而變化的磁阻元件以 及與磁阻元件串聯(lián)耦合并且具有控制電極的開(kāi)關(guān)元件。根據(jù)本發(fā)明 的一種薄膜磁存儲(chǔ)器器件還包括多個(gè)位線、多個(gè)數(shù)字線、多個(gè)字線 ii和多個(gè)共用字線。位線是分別與存儲(chǔ)器陣列的存儲(chǔ)器單元列對(duì)應(yīng)提 供的、并且各自用于供應(yīng)為了寫(xiě)入磁數(shù)據(jù)而必需的第 一數(shù)據(jù)寫(xiě)入電
通過(guò)在與第 一數(shù)據(jù)寫(xiě)入電流相交的方向上供應(yīng)第二數(shù)據(jù)寫(xiě)入電流來(lái)
包括的多個(gè)控制電極并且以具有第一薄層阻抗的傳導(dǎo)層形成。共用 字線是分別與存儲(chǔ)器陣列的存儲(chǔ)器單元行對(duì)應(yīng)提供的、并且被提供 為塊所共用，各共用字線以具有低于第一薄層阻抗的第二薄層阻抗 的傳導(dǎo)層形成、并且在多個(gè)點(diǎn)電耦合到在對(duì)應(yīng)存儲(chǔ)器單元行中提供 的字線。
根據(jù)本發(fā)明，共用字線在多個(gè)點(diǎn)電耦合到字線、并且以薄層阻
抗比字線形成所在的傳導(dǎo)層的薄層阻抗更低的傳導(dǎo)層形成；因而， 通過(guò)經(jīng)過(guò)共用字線的信號(hào)發(fā)送，有可能高速讀取數(shù)據(jù)。另外，由于 提供共用字線為多個(gè)塊所共用，所以可以提供用于激活字線的字線 驅(qū)動(dòng)電路為塊所共用。因而，與為各塊獨(dú)立提供字線以提高數(shù)據(jù)讀 取速度的情況相比可以減少字線驅(qū)動(dòng)電路的數(shù)目。
另一方面，由于為各塊獨(dú)立提供數(shù)字線，所以有可能減少布線 阻抗。結(jié)果有可能供應(yīng)大到足以寫(xiě)入數(shù)據(jù)的電流。


圖1是示意地示出了根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件1的 配置例子的平面圖。
圖2是示出了圖1中所示MRAM部分6的整個(gè)配置的框圖。
圖3是示意地示出了形成圖2中所示存儲(chǔ)器陣列10的各存儲(chǔ)器 單元MC的配置的電路圖。
圖4是示出了圖2中所示MRAM部分6中各部分的布置例子的 平面圖。
圖5是輔助說(shuō)明圖4中所示存儲(chǔ)器陣列10—0的配置的圖。
圖6是示出了圖5中所示存儲(chǔ)器塊BKXO和對(duì)應(yīng)數(shù)字線驅(qū)動(dòng)器60<0〉的配置的電路圖。
圖7是示出了向存儲(chǔ)器陣列10_0中的存儲(chǔ)器單元MC寫(xiě)入數(shù)據(jù)
和從該MC讀取數(shù)據(jù)的操作的時(shí)序圖。
圖8是根據(jù)第一實(shí)施例的存儲(chǔ)器單元MC的截面圖。
圖9是示出了根據(jù)第一實(shí)施例的修改的存儲(chǔ)器陣列的圖案布局
的平面圖IO是沿著圖9的線X-X獲得的截面圖。
圖11是根據(jù)第一實(shí)施例的修改的存儲(chǔ)器塊的電路圖。
圖12是輔助說(shuō)明根據(jù)第二實(shí)施例的存儲(chǔ)器陣列10A—0的配置的圖。
圖13是示出了圖12中所示存儲(chǔ)器塊BK<2>、數(shù)字線驅(qū)動(dòng)器 60<2>和字線驅(qū)動(dòng)器50A的配置的電路圖。
圖14是示出了向存儲(chǔ)器陣列10A—0中的存儲(chǔ)器單元MC寫(xiě)入數(shù) 據(jù)和從該MC讀取數(shù)據(jù)的操作的時(shí)序圖。
圖15是根據(jù)第二實(shí)施例的存儲(chǔ)器單元MC的截面圖。
圖16是示意地示出了根據(jù)第二實(shí)施例的修改的行解碼器40B的 配置的框圖。
圖17是示出了根據(jù)第二實(shí)施例的修改的存儲(chǔ)器塊BK〈〉、數(shù)字 線驅(qū)動(dòng)器60八<2>和字線驅(qū)動(dòng)器50A的配置的電路圖。
圖18是輔助說(shuō)明根據(jù)第三實(shí)施例的存儲(chǔ)器陣列10C—O的配置的圖。
圖19是示出了圖18中所示存儲(chǔ)器可BKO和對(duì)應(yīng)數(shù)字線驅(qū)動(dòng) 器60CO的配置的電路圖。
圖20是示出了圖19中所示數(shù)字線驅(qū)動(dòng)器60CO〉中鎖存器電路 92<0>的配置的電路圖。
圖21是示出了向存儲(chǔ)器陣列10C—0中的存儲(chǔ)器單元MC寫(xiě)入數(shù) 據(jù)和從該MC讀取數(shù)據(jù)的操作的時(shí)序圖。
圖22是示出了輔助說(shuō)明流過(guò)位線BLO的電流的上升沿和共用 字線CWL〈0〉的電壓的下降沿的時(shí)序圖。圖23是根據(jù)第三實(shí)施例的存儲(chǔ)器單元MC的截面圖。
具體實(shí)施例方式
下文將參照附圖具體地描述本發(fā)明的優(yōu)選實(shí)施例。相同或者等 效部分用相同標(biāo)號(hào)來(lái)表示并且將不重復(fù)它們的描述。
在以下實(shí)施例中，將關(guān)于用于通過(guò)由電流感應(yīng)的磁場(chǎng)來(lái)使自由 磁層的磁化反向的方法的MRAM進(jìn)行描述；然而，本發(fā)明適用于通 過(guò)將由電流感應(yīng)的磁場(chǎng)與自旋注入結(jié)合來(lái)寫(xiě)入數(shù)據(jù)的方法的 麗AM。
第一實(shí)施例
圖1是示意地示出了根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件1的 配置例子的平面圖。
半導(dǎo)體器件1包括形成在半導(dǎo)體襯底SUB之上的微電腦部分2、 SRAM (靜態(tài)隨機(jī)存取存儲(chǔ)器)部分3、模擬電路部分4以及時(shí)鐘生 成部分5。半導(dǎo)體器件1是稱為系統(tǒng)LSI(大規(guī)模集成電路)的半導(dǎo) 體集成電路的例子，在該系統(tǒng)LSI中存儲(chǔ)器電路、模擬電路和數(shù)字 電路集成于一個(gè)半導(dǎo)體襯底之上。
微電腦部分2包括作為存儲(chǔ)器電路的MRAM部分6。常規(guī)而言， 微電腦包含各種存儲(chǔ)器，其包括閃存和DRAM (動(dòng)態(tài)隨機(jī)存取存儲(chǔ) 器)作為如ROM (只讀存儲(chǔ)器)和RAM的存儲(chǔ)器。在半導(dǎo)體器件 l中，這些各種存儲(chǔ)器器件由MRAM取代，其特征在于高速度、低 功耗、非易失性和無(wú)限寫(xiě)入次數(shù)。在圖1中，與MRAM部分6獨(dú)立 提供SRAM部分3;然而，SRAM部分3可以由MRAM取代。
圖2示出了圖1中所示MRAM部分6的整個(gè)配置的框圖。在圖 2中，MRAM部分6通過(guò)響應(yīng)于指令信號(hào)CMD、時(shí)鐘信號(hào)CLK和 地址信號(hào)ADD對(duì)存儲(chǔ)器陣列10執(zhí)行隨機(jī)存取來(lái)對(duì)寫(xiě)入數(shù)據(jù)Din進(jìn) 行寫(xiě)入和對(duì)讀取lt據(jù)Dout進(jìn)行讀耳又。
MRAM部分6包括控制電路140，用于響應(yīng)于指令信號(hào)CMD和時(shí)鐘信號(hào)CLK來(lái)控制MRAM部分6的整個(gè)操作；存儲(chǔ)器陣列10, 具有以矩陣形式布置的多個(gè)存儲(chǔ)器單元MC;以及輸入/輸出電路 150，用于輸入/輸出地址信號(hào)ADD、寫(xiě)入數(shù)據(jù)Din和讀取數(shù)據(jù)Dout。
各存儲(chǔ)器單元MC包括TMR元件和存取晶體管ATR。為了從 多個(gè)存儲(chǔ)器單元MC讀取數(shù)據(jù)和向這些MC寫(xiě)入數(shù)據(jù)，在存儲(chǔ)器陣 列10中設(shè)置多個(gè)字線WL、數(shù)字線DL和位線BL。在行方向上分別 與存儲(chǔ)器單元行對(duì)應(yīng)設(shè)置字線WL和數(shù)字線DL,而在列方向上分別 與存儲(chǔ)器單元列對(duì)應(yīng)設(shè)置位線BL。
輸入/輸出電路150包括分別暫時(shí)保持地址信號(hào)ADD、寫(xiě)入數(shù)據(jù) Din和讀取數(shù)據(jù)Dout的地址信號(hào)鎖存器電路153、寫(xiě)入數(shù)據(jù)鎖存器 電路151和讀取數(shù)據(jù)鎖存器電路152。
MRAM部分6還包括感測(cè)放大器20、行解碼器(行解碼電路、 行選擇電路)40、字線驅(qū)動(dòng)器(字線驅(qū)動(dòng)電路)50、數(shù)字線驅(qū)動(dòng)器 (數(shù)字線驅(qū)動(dòng)電路)60、列解碼器(列解碼電路、列選擇電路)70 和位線驅(qū)動(dòng)器(位線驅(qū)動(dòng)電路)80。
感測(cè)放大器20檢測(cè)和放大在數(shù)據(jù)讀取之時(shí)選擇的存儲(chǔ)器單元的 流過(guò)電流與參考電流之差。感測(cè)放大器20將檢測(cè)和放大的信號(hào)輸出 到讀取數(shù)據(jù)鎖存器電路152。
行解碼器40從地址信號(hào)鎖存器電路153接收地址信號(hào)ADD并 且對(duì)地址信號(hào)ADD表示的行地址信號(hào)RA進(jìn)行解碼。行解碼器40 響應(yīng)于來(lái)自控制電路140的指令信號(hào)CMD (讀取使能信號(hào)RE、寫(xiě) 入使能信號(hào)WE )和時(shí)鐘信號(hào)CLK來(lái)輸出行選擇信號(hào)作為解碼結(jié)果。 行選擇信號(hào)用于在存儲(chǔ)器陣列10中的行選擇。
字線驅(qū)動(dòng)器50在數(shù)據(jù)讀取過(guò)程中從行解碼器40接收行選擇信 號(hào)并且激活對(duì)應(yīng)字線。
數(shù)字線驅(qū)動(dòng)器60在數(shù)據(jù)寫(xiě)入過(guò)程中從行解碼器40接收行選擇 信號(hào)并且在根據(jù)來(lái)自寫(xiě)入數(shù)據(jù)鎖存器電路151的寫(xiě)入數(shù)據(jù)Din的方 向上經(jīng)過(guò)對(duì)應(yīng)數(shù)字線DL供應(yīng)電流。
列解碼器70接收從地址信號(hào)鎖存器電路153供應(yīng)的地址信號(hào)ADD并且對(duì)地址信號(hào)ADD表示的列地址信號(hào)CA進(jìn)行解碼。列解 碼器70響應(yīng)于來(lái)自控制電路140的指令信號(hào)CMD (讀取使能信號(hào) RE、寫(xiě)入使能信號(hào)WE)和時(shí)鐘信號(hào)CLK來(lái)輸出列選擇信號(hào)作為解 碼結(jié)果。列選擇信號(hào)用于在存儲(chǔ)器陣列IO中的列選擇。
位線驅(qū)動(dòng)器80在數(shù)據(jù)寫(xiě)入過(guò)程中從列解碼器70接收列選擇信 號(hào)并且經(jīng)過(guò)對(duì)應(yīng)位線BL供應(yīng)數(shù)據(jù)寫(xiě)入電流。
MRAM部分6還包括用于生成向感測(cè);改大器20、行解碼器40、 字線驅(qū)動(dòng)器50、數(shù)字線驅(qū)動(dòng)器60、列解碼器70、位線驅(qū)動(dòng)器80等 供應(yīng)的各種參考電壓的參考電源160。
圖3是示意地示出了形成圖2中所示存儲(chǔ)器陣列IO的各存儲(chǔ)器 單元MC的配置的電路圖。
在圖3中，存儲(chǔ)器單元MC包括其電阻抗根據(jù)磁數(shù)據(jù)而變化的 TMR元件以及包括存取晶體管ATR。 TMR元件是具有隧道結(jié)式結(jié) 構(gòu)的磁阻元件，在該結(jié)構(gòu)中薄的絕緣層夾入由鐵磁薄膜制成的固定 磁層與自由磁層之間。通常，場(chǎng)效應(yīng)晶體管用作存取晶體管ATR。
為T(mén)MR元件設(shè)置位線BL、數(shù)字線DL、字線WL和源極線SL。 如圖3中所示，TMR元件在一端耦合到位線BL而在另一端耦合到 存取晶體管ATR的漏極。存取晶體管ATR的源極經(jīng)過(guò)源極線SL耦 合到地節(jié)點(diǎn)GND。存取晶體管ATR的柵極耦合到字線WL。
在數(shù)據(jù)寫(xiě)入過(guò)程中，經(jīng)過(guò)與受到數(shù)據(jù)寫(xiě)入的所選存儲(chǔ)器單元對(duì) 應(yīng)的存儲(chǔ)器單元行(下文也稱為所選行)的數(shù)字線DL和與所選存 儲(chǔ)器單元對(duì)應(yīng)的存儲(chǔ)器單元列(下文也稱為所選列)的位線BL饋 送相應(yīng)數(shù)據(jù)寫(xiě)入電流。可以根據(jù)寫(xiě)入數(shù)據(jù)來(lái)切換流過(guò)位線BL的電 流的方向。自由i茲層的；茲^f匕方向取決于;^過(guò)^f立線BL的電沭b的方向。
另一方面，在數(shù)據(jù)讀取過(guò)程中，將與所選存儲(chǔ)器單元對(duì)應(yīng)的字 線WL激活成高電壓狀態(tài)而使存取晶體管ATR導(dǎo)通。結(jié)果，感測(cè)電 流(數(shù)據(jù)讀取電流)從位線BL經(jīng)過(guò)TMR元件和存取晶體管ATR 流向源極線SL。下文將用于信號(hào)、信號(hào)線、數(shù)據(jù)等的高電壓和低電 壓的二進(jìn)制狀態(tài)分別稱為"H電平"和"L電平"。源極線SL、位線BL和數(shù)字線DL以金屬布線層形成。另一方 面，字線WL與存取晶體管ATR的柵極集成以提高集成密度并簡(jiǎn)化 制造工藝。因而，字線WL由多晶硅、多晶金屬硅化物等形成。
圖4是示出了圖2中所示MRAM部分6中各部分的布置例子的 平面圖。下文在圖4中水平方向稱為行方向X或者X方向而豎直方 向稱為列方向Y或者Y方向。
在圖4中，存儲(chǔ)器陣列10劃分成具有相同配置并且設(shè)置于襯底 SUB之上的多個(gè)存儲(chǔ)器陣列。在圖4中，八個(gè)存儲(chǔ)器陣列10_0至 10_7按四行x兩列設(shè)置于行方向X和列方向Y上。各存儲(chǔ)器陣列 10_0至10—7包括在X和Y方向上以矩陣形式布置的多個(gè)存儲(chǔ)器單 元MC。正如后文將描述的那樣，各存儲(chǔ)器陣列10—0至10_7在行 方向X上劃分成多個(gè)存儲(chǔ)器塊BK。
列解碼器70在列方向Y上設(shè)置于各存儲(chǔ)器陣列10_0至10_7 的兩側(cè)上。例如，列解碼器70_0和70—1在列方向Y上設(shè)置于存儲(chǔ) 器陣列10_0的兩側(cè)上。另一方面，行解碼器40在行方向X上基本 上設(shè)置于中心而在列方向Y上延伸。
感測(cè)放大器20設(shè)置于列方向Y上彼此相鄰的 一對(duì)存儲(chǔ)器陣列之 間的中心。例如在圖4中，感測(cè)放大器20—O設(shè)置于存儲(chǔ)器陣列10_0 與IO一I之間的中心。其它感測(cè)放大器20—1至20_3以相同方式來(lái)設(shè) 置。
圖4中所示MRAM部分6具有開(kāi)i文位線結(jié)構(gòu)，在該結(jié)構(gòu)中耦合 到感測(cè)方文大器20_0至20_3的位線BL i殳置于感測(cè);改大器20—0至 20—3的兩側(cè)上。本發(fā)明也適用于折疊位線結(jié)構(gòu)，在該結(jié)構(gòu)中位線BL 在感測(cè)放大器20處折疊并且設(shè)置于相同方向上。
控制電路140和輸入/輸出電路150在列方向Y上設(shè)置于MRAM 部分6的一端。
圖5是輔助說(shuō)明圖4中所示存儲(chǔ)器陣列10_0的配置的圖。圖5 示出了作為圖4中所示MRAM部分6中存儲(chǔ)器陣列10_0至10—7 的代表的存儲(chǔ)器陣列10—0的配置。在圖5中，存儲(chǔ)器陣列10_0包括在行方向X上設(shè)置的k個(gè)(k 為不小于2的整數(shù))存儲(chǔ)器塊BKO至BK<k-l> (也統(tǒng)稱為存儲(chǔ)器 塊BK)。
各存儲(chǔ)器塊BK包括在X和Y方向上以矩陣形式布置的多個(gè)存 儲(chǔ)器單元MC。如圖5中所示，在各存儲(chǔ)器塊BK中，mxn行(m 和n為不小于2的整數(shù))xl列(1為不小于2的整數(shù))存儲(chǔ)器單元 MC設(shè)置于X和Y方向上。因而在整個(gè)存儲(chǔ)器陣列10—0中，mxn 行xkxl列存儲(chǔ)器單元MC設(shè)置于X和Y方向上。正如后文將描述的 那樣，參數(shù)m表示主數(shù)字線MDL的數(shù)目。
例如在mi4、 n=4、 k=4、 1=128的情況下，各存儲(chǔ)器塊BK包 括256個(gè)字xl28位并且具有32千比特的存儲(chǔ)器容量。因而，存儲(chǔ) 器陣列10—0具有128千比特的存儲(chǔ)器容量，而圖4中所示整個(gè) MRAM部分6具有1兆比特的存儲(chǔ)器容量。
存儲(chǔ)器陣列10—0還包括多個(gè)位線BL、子數(shù)字線SDL、主數(shù)字 線MDL、字線WL和共用字線CWL。
在列方向Y上，分別與存儲(chǔ)器單元列對(duì)應(yīng)提供kx 1個(gè)位線BL<0> 至BL<kl-l〉(也統(tǒng)稱為4立線BL)。
在行方向X上，在各存儲(chǔ)器塊BK中分別與存儲(chǔ)器單元行對(duì)應(yīng) 提供mxn個(gè)子數(shù)字線SDLO至SDL<mn-l> (也統(tǒng)稱為子數(shù)字線 SDL)。另外，沿著行方向X在存儲(chǔ)器陣列10—0中提供為k個(gè)存儲(chǔ) 器塊BK共用的m個(gè)主數(shù)字線MDLO至MDL<m-l> (也統(tǒng)稱為主 數(shù)字線MDL)。
在第一實(shí)施例中，數(shù)字線DL以分級(jí)方式劃分成主數(shù)字線MDL 和子數(shù)字線SDL。在這一情況下，可以認(rèn)為屬于各存儲(chǔ)器塊BK的 mxn個(gè)子數(shù)字線SDL劃分成n個(gè)相鄰子數(shù)字線SDL的行組。所有 子數(shù)字線SDL配置m個(gè)行組。主數(shù)字線MDL分別對(duì)應(yīng)于m個(gè)行組。 例如，主數(shù)字線MDLO對(duì)應(yīng)于由子數(shù)字線SDLO至SDL〈n-l〉配 置的行組。類似地，主數(shù)字線MDL〈m-l〉對(duì)應(yīng)于由子數(shù)字線 SDL〈mn-n〉至SDL〈mn-l〉酉己置的^f亍纟且。主數(shù)字線MDL發(fā)送的主解碼信號(hào)以及n位子解碼信號(hào)SDW<0> 至SDW<n-l>(也稱為子解碼信號(hào)SDWO:n-l〉并且也統(tǒng)稱為子解碼 信號(hào)SDW)在數(shù)據(jù)寫(xiě)入過(guò)程中用作從行解碼器40輸出的行選擇信 號(hào)。行解碼器40的輸出節(jié)點(diǎn)耦合到m個(gè)主數(shù)字線MDL和用于子解 碼信號(hào)SDW的n個(gè)信號(hào)線。在數(shù)據(jù)寫(xiě)入過(guò)程中，按照在主數(shù)字線 MDL上的主解碼信號(hào)來(lái)選擇行組之一。另外，按照子解碼信號(hào)SDW 來(lái)選擇屬于所選行組的一個(gè)子數(shù)字線SDL。
另外如圖6中將示出的那樣，在存儲(chǔ)器陣列10一0的行方向X上， 在各存儲(chǔ)器塊BK中分別對(duì)應(yīng)于存儲(chǔ)器單元行提供mxn個(gè)字線 WLO至WL<mn-l> (也統(tǒng)稱為字線WL)。另外，分別對(duì)應(yīng)于存 儲(chǔ)器單元行提供mxn個(gè)共用字線CWLO至CWL<mn-l> (也統(tǒng)稱 為共用字線CWL)并且提供這些CWL為存儲(chǔ)器陣列IO一O中k個(gè)存 儲(chǔ)器塊BK所共用。字線WL與存取晶體管ATR的柵極集成并且由 多晶硅、多晶金屬硅化物等形成，而共用字線CWL在字線WL的 上層中由金屬材料制成。共用字線CWL在多個(gè)點(diǎn)電耦合到設(shè)置于 相同存儲(chǔ)器單元行中的字線WL。共用字線CWL也稱為并接線 CWL。
存儲(chǔ)器陣列10—0還包括字線驅(qū)動(dòng)器50、數(shù)字線驅(qū)動(dòng)器60<0> 至60<k-l>、位線驅(qū)動(dòng)器80_0和80—1以及位線選4奪電i 各90。
在第一實(shí)施例中提供字線驅(qū)動(dòng)器50為k個(gè)存儲(chǔ)器塊BK所共用 并且與行解碼器40相鄰設(shè)置該字線驅(qū)動(dòng)器。字線驅(qū)動(dòng)器50的輸出 節(jié)點(diǎn)耦合到共用字線CWL。如果激活讀取使能信號(hào)RE,則行解碼 器40向字線驅(qū)動(dòng)器50發(fā)送基于行地址信號(hào)RA的行選擇信號(hào)。響 應(yīng)于接收的行選擇信號(hào)，字線驅(qū)動(dòng)器50將與所選行對(duì)應(yīng)的共用字線 CWL激活成H電平。結(jié)果激活在多個(gè)點(diǎn)電耦合到共用字線CWL的 字線WL并且使所選行的存儲(chǔ)器單元MC的存取晶體管ATR導(dǎo)通。
由金屬材料形成的共用字線CWL具有比由多晶硅、多晶金屬硅 化物等形成的字線WL更低的阻抗。因而，共用字線CWL可以以 高于字線WL的速度發(fā)送信號(hào)。在第一實(shí)施例中，字線WL在多個(gè)點(diǎn)電耦合到共用字線CWL;因此，有可能從字線驅(qū)動(dòng)器50向最遠(yuǎn) 存儲(chǔ)器單元MC高速發(fā)送激活信號(hào)。
另外，利用共用字線CWL，可以設(shè)置用于激活共用字線CWL 的字線驅(qū)動(dòng)器50為多個(gè)存儲(chǔ)器塊BK所共用。這與為各存儲(chǔ)器塊 BK設(shè)置字線驅(qū)動(dòng)器50以直接激活字線WL的情況相比可以減少用 于設(shè)置字線驅(qū)動(dòng)器50的區(qū)域。
分別對(duì)應(yīng)于存儲(chǔ)器塊BKO至BKXk-l〉提供數(shù)字線驅(qū)動(dòng)器 60<0〉至6(Xk-1〉(也統(tǒng)稱為數(shù)字線驅(qū)動(dòng)器60)。 m個(gè)主數(shù)字線MDL 和用于子解碼信號(hào)SDW的n個(gè)信號(hào)線耦合到各數(shù)字線驅(qū)動(dòng)器60<0> 至60<k-1〉。另外，從列解碼器70_0向數(shù)字線驅(qū)動(dòng)器60<0>至60<k-l〉 分別供應(yīng)塊選擇信號(hào)BSO至BS〈k-l〉(也統(tǒng)稱為塊選擇信號(hào)BS)。 列解碼器70—0激活用于與包括所選存儲(chǔ)器單元的存儲(chǔ)器塊BK (下 文也稱為所選存儲(chǔ)器塊)對(duì)應(yīng)的數(shù)字線驅(qū)動(dòng)器60的塊選擇信號(hào)BS。
數(shù)字線驅(qū)動(dòng)器60<0>至6(Kk-1〉的輸出節(jié)點(diǎn)耦合到對(duì)應(yīng)存儲(chǔ)器 塊BK的子數(shù)字線SDL。各數(shù)字線驅(qū)動(dòng)器60如果被供應(yīng)所激活的塊
信號(hào)SDW選擇的子數(shù)字線SDL供應(yīng)數(shù)據(jù)寫(xiě)入電流。由于數(shù)據(jù)寫(xiě)入 電流沒(méi)有流過(guò)未選存4諸器塊BK,所以有可能減少整個(gè)MRAM部分 6的功耗并且減少錯(cuò)誤寫(xiě)入的可能性。
如上文所述，在根據(jù)第一實(shí)施例的存儲(chǔ)器陣列10_0中，為各存 儲(chǔ)器塊BK單獨(dú)提供用于供應(yīng)數(shù)據(jù)寫(xiě)電流的子數(shù)字線SDL。這與提 供數(shù)字線為多個(gè)存儲(chǔ)器塊BK所共用的情況相比可以減少數(shù)字線的 布線阻抗。結(jié)果，數(shù)字線驅(qū)動(dòng)器60可以供應(yīng)大到足以寫(xiě)入數(shù)據(jù)的電 流而不增加電源節(jié)點(diǎn)VDD的電壓。
位線驅(qū)動(dòng)器80—0和80—1在列方向Y上設(shè)置于存儲(chǔ)器塊BK的 兩側(cè)上。位線驅(qū)動(dòng)器80—0和80_1的輸出節(jié)點(diǎn)耦合到kxl個(gè)位線 BLO〉至BL<kl-l>。位線驅(qū)動(dòng)器80_0和80—1在數(shù)據(jù)寫(xiě)入過(guò)程中基 于來(lái)自列解碼器70一0和70_1的列選擇信號(hào)、經(jīng)過(guò)與所選列對(duì)應(yīng)的 位線BL在根據(jù)寫(xiě)入數(shù)據(jù)Din的方向上供應(yīng)數(shù)據(jù)寫(xiě)入電流。位線選擇電路90響應(yīng)于在數(shù)據(jù)讀取過(guò)程中來(lái)自列解碼器70—1 的列選擇信號(hào)作為用于將與所選列對(duì)應(yīng)的位線BL耦合到感測(cè)放大 器20—0的門(mén)來(lái)工作。
圖6是示出了圖5中所示存儲(chǔ)器塊BKO和對(duì)應(yīng)數(shù)字線驅(qū)動(dòng)器 60<0〉的配置的電路圖。圖6分別示出了作為圖5中所示k個(gè)存儲(chǔ)器 塊BKO至BK〈k-l〉和k個(gè)數(shù)字線驅(qū)動(dòng)器60<0>至6(Xk-1〉的代表 的存儲(chǔ)器塊BKO和數(shù)字線驅(qū)動(dòng)器60<0>的配置。
參照?qǐng)D6，在存儲(chǔ)器塊BKO中，多個(gè)存儲(chǔ)器單元MC設(shè)置于1 個(gè)位線BLO〉至BL〈1-1〉和mxn個(gè)共用字線CWLO〉至CWL<mn-l〉 的沖目^《,泉。
存儲(chǔ)器單元MC的存取晶體管ATR的柵極耦合到的各字線WL 在多個(gè)點(diǎn)電耦合到對(duì)應(yīng)共用字線CWL。存儲(chǔ)器單元MC的存取晶體 管ATR的源極耦合到的各源才及線SLO〉至SL<mn-l> (也統(tǒng)稱為源 極線SL)設(shè)置于行方向X上。各源極線SL的一端耦合到地節(jié)點(diǎn) GND。
各子數(shù)字線SDL設(shè)置于行方向X上并且與在對(duì)應(yīng)存儲(chǔ)器單元行 中提供的存儲(chǔ)器單元的TMR元件相鄰。各子數(shù)字線SDL的一端耦 合到電源節(jié)點(diǎn)VDD。各子數(shù)字線SDL的另一端耦合到在數(shù)字線驅(qū) 動(dòng)器60<0>中提供的對(duì)應(yīng)驅(qū)動(dòng)晶體管66的漏極。
數(shù)字線驅(qū)動(dòng)器60<0>包括n個(gè)與門(mén)62<0>至62<n-l> (也統(tǒng)稱為 與門(mén)62) 、 mxn個(gè)與門(mén)68<0>至68<mn-l> (也統(tǒng)稱為與門(mén)68)和 mxn個(gè)驅(qū)動(dòng)晶體管66<0>至66<mn-l〉(也統(tǒng)稱為驅(qū)動(dòng)晶體管66)。
分別對(duì)應(yīng)于用于子解碼信號(hào)SDWO至SDW〈n-l〉的n個(gè)信號(hào) 線提供與門(mén)62<0>至62<11-1>。對(duì)應(yīng)塊選擇信號(hào)BSO共同輸入到與 門(mén)62<0>至62<11-1>的一個(gè)輸入端子，而子解碼信號(hào)SDWO〉至 SDW<n-1〉分別輸入到另一輸入端子。與門(mén)62<0>至62<11-1>的輸出 端子分別耦合到n個(gè)信號(hào)線64<0>至64<n-l>。當(dāng)塊選^^信號(hào)BS<0> 激活成H電平并且對(duì)應(yīng)子解碼信號(hào)SDW激活成H電平時(shí)，與門(mén)62 將對(duì)應(yīng)信號(hào)線64激活成H電平。分別對(duì)應(yīng)于mxn個(gè)子數(shù)字線SDLO至SDL〈mn-l〉提供與門(mén) 68<0〉至68<mn-l>。因此與在子數(shù)字線的情況中一樣，可以認(rèn)為n 個(gè)與門(mén)68配置與主數(shù)字線MDL對(duì)應(yīng)的一個(gè)行組。
對(duì)應(yīng)的主數(shù)字線MDL共同耦合到屬于相同行組的n個(gè)與門(mén)68 的一個(gè)輸入端子。n個(gè)信號(hào)線64<0>至64<11-1>分別耦合到屬于相同 行組的n個(gè)與門(mén)68的另一輸入端子。例如，信號(hào)線64<0>至64<n-l〉 分別耦合到與主數(shù)字線MDLO對(duì)應(yīng)的與門(mén)68<0>至68<11-1>的另 一輸入端子。類似地，信號(hào)線64<0>至64<11-1>分別耦合到與主數(shù)字 線MDL〈m-l〉對(duì)應(yīng)的與門(mén)68〈mn-n〉至68〈mn-l〉的另 一輸入端子。
驅(qū)動(dòng)晶體管66是N溝道MOS晶體管。與門(mén)68<0>至68<mn-l> 的輸出端子分別耦合到驅(qū)動(dòng)晶體管66<0〉至66<11111-1>的柵極。當(dāng)與 門(mén)68的輸出端子激活成H電平時(shí)，使對(duì)應(yīng)驅(qū)動(dòng)晶體管66導(dǎo)通。結(jié) 果，數(shù)據(jù)寫(xiě)入電流從電源節(jié)點(diǎn)VDD經(jīng)過(guò)子數(shù)字線SDL流向地節(jié)點(diǎn) GND。
利用數(shù)字線驅(qū)動(dòng)器60<0>的上述配置，與門(mén)62輸出塊選擇信號(hào) BS和子解碼信號(hào)SDW的邏輯乘積。另外，與門(mén)68輸出與門(mén)62的 輸出與在主數(shù)字線MDL上的主解碼信號(hào)的邏輯乘積。結(jié)果根據(jù)與 門(mén)68的輸出，數(shù)據(jù)寫(xiě)入電流流過(guò)對(duì)應(yīng)子數(shù)字線SDL。因此，在列解 碼器70選擇的選擇塊中，數(shù)據(jù)寫(xiě)入電流流過(guò)與行解碼器40選擇的 選擇行對(duì)應(yīng)的子數(shù)字線SDL。
接著將參照具體時(shí)序圖描述用于向所選存儲(chǔ)器單元寫(xiě)入數(shù)據(jù)和 從該存儲(chǔ)器單元讀取數(shù)據(jù)的過(guò)程。
圖7是示出了向存儲(chǔ)器陣列10—0中的存儲(chǔ)器單元MC寫(xiě)入數(shù)據(jù) 和從該MC讀取數(shù)據(jù)的操作的時(shí)序圖。在圖7中，水平軸代表時(shí)間 而豎直軸從上到下代表時(shí)鐘信號(hào)CLK、讀取使能信號(hào)RE、寫(xiě)入使 能信號(hào)WE、主數(shù)字線MDLO的電壓波形、塊選擇信號(hào)BS的電壓 波形、子解碼信號(hào)SDW的電壓波形、存儲(chǔ)器塊BKO中子數(shù)字線 SDLO〉的電流波形I( SDL<0> )、位線BLO的電流波形I( BL<0> )、 共用字線CWLO〉的電壓波形以及存儲(chǔ)器塊BKO〉中字線WL<0〉的電壓波形。
下文參照?qǐng)D5至圖7將進(jìn)行對(duì)如下過(guò)程的描述，該過(guò)程用于向 從圖6中所示存儲(chǔ)器塊BKO中設(shè)置的多個(gè)存儲(chǔ)器單元MC之中選 擇的、與字線WLO和位線BLO的交點(diǎn)相鄰設(shè)置的存儲(chǔ)器單元 MC寫(xiě)入數(shù)據(jù)和/人該MC讀取數(shù)據(jù)。
在圖7中，與時(shí)鐘信號(hào)CLK同步執(zhí)行數(shù)據(jù)寫(xiě)入/讀取。寫(xiě)入使能 信號(hào)WE處于H電平的從t0到t6的時(shí)間段是向所選存儲(chǔ)器單元寫(xiě) 入數(shù)據(jù)的寫(xiě)入周期。讀取使能信號(hào)RE處于H電平的從t6到t9的時(shí) 間段是從所選存儲(chǔ)器單元讀取數(shù)據(jù)的讀取周期。將先描述數(shù)據(jù)寫(xiě)入 周期。
在時(shí)刻tl，列解碼器70J)將塊選擇信號(hào)BSO〉激活成H電平。 這時(shí)，其它塊選擇信號(hào)BSO至BS〈k-l〉維持于L電平。由此選擇 包括所選存儲(chǔ)器單元的存儲(chǔ)器塊BKO (所選存儲(chǔ)器塊)。
在時(shí)刻t2，行解碼器40將主數(shù)字線MDLO和子解碼信號(hào) SDWO激活成H電平。這使數(shù)字線驅(qū)動(dòng)器60<0>中的與門(mén)62<0〉 和68<0〉的輸出變?yōu)镠電平，這使耦合到子數(shù)字線SDLO的驅(qū)動(dòng) 晶體管66<0〉導(dǎo)通。結(jié)果，數(shù)據(jù)寫(xiě)入電流流過(guò)子數(shù)字線SDL<0>。
在時(shí)刻t3,位線驅(qū)動(dòng)器80_0和80—1響應(yīng)于來(lái)自列解碼器70_0 和70—1的列選擇信號(hào)經(jīng)過(guò)與所選列對(duì)應(yīng)的位線BLO在根據(jù)寫(xiě)入 數(shù)據(jù)Din的方向上供應(yīng)數(shù)據(jù)寫(xiě)入電流。結(jié)果，數(shù)據(jù)寫(xiě)入電流流過(guò)子 數(shù)字線SDLO〉和位線BL<0>，使得數(shù)據(jù)寫(xiě)入到與兩個(gè)線的交點(diǎn)相 鄰設(shè)置的所選存儲(chǔ)器單元。
在時(shí)刻t4,行解碼器40將主數(shù)字線MDLO和子解碼信號(hào) SDWO〉去激活成L電平。這使數(shù)字線驅(qū)動(dòng)器60<0>中的與門(mén)62<0> 和68<0>的輸出回到L電平，這使驅(qū)動(dòng)晶體管66<0>脫離導(dǎo)通。結(jié) 果，存儲(chǔ)器塊BKO中子數(shù)字線SDLO〉的的電流I ( SDL<0>)停 止而向所選存儲(chǔ)器單元的數(shù)據(jù)寫(xiě)入結(jié)束。
在時(shí)刻t5,列解碼器70—0和70_1使塊選擇信號(hào)BSO變?yōu)長(zhǎng) 電平。另外，列解碼器70 0和70 1使位線驅(qū)動(dòng)器80 0和80 l停止經(jīng)過(guò)位線BLO供應(yīng)電流I (BL<0>)。
接著將描述數(shù)據(jù)讀取周期。在時(shí)刻t7，響應(yīng)于來(lái)自行解碼器40 的行選擇信號(hào)，字線驅(qū)動(dòng)器50將共用字線CWLO〉激活成H電平。 這將耦合到共用字線CWLO的字線WLO激活成H電平，這使所 選行的存取晶體管ATR導(dǎo)通。另外，響應(yīng)于來(lái)自列解碼器70—1的 列選擇信號(hào)，位線選擇電路90將與所選列對(duì)應(yīng)的位線BLO耦合到 感測(cè)》文大器20_0。感測(cè)放大器20—0 4全測(cè)和;改大經(jīng)過(guò)位線BLO〉流 過(guò)所選存儲(chǔ)器單元的數(shù)據(jù)讀取電流與參考電流之差。
在時(shí)刻t8,共用字線CWLO回到L電平，這使字線WL〈0回 到L電平。這使所選行的存取晶體管ATR脫離導(dǎo)通。另外，位線選 擇電路90將位線BLO從感測(cè)放大器20_0斷開(kāi)。
圖8是根據(jù)第一實(shí)施例的存儲(chǔ)器單元MC的截面圖。在圖8中， 存取晶體管ATR形成于p型半導(dǎo)體襯底SUB的主表面之上。存取 晶體管ATR具有作為n型區(qū)域的源極區(qū)域110和漏極區(qū)域112以及 柵極。柵極與字線WL集成。第一至第五金屬布線層Ml至M5從 襯底側(cè)開(kāi)始經(jīng)過(guò)各層間絕緣膜堆疊于半導(dǎo)體襯底SUB的主表面之 上。
存取晶體管ATR的源極區(qū)域110經(jīng)過(guò)形成于接觸孔中的金屬膜 116電耦合到以第一金屬布線層Ml形成的源極線SL。另外，4冊(cè)極 和字線WL經(jīng)過(guò)形成于接觸孔中的金屬膜114電耦合到以第二金屬 布線層M2形成的共用字線CWL。
主數(shù)字線MDL以作為共用字線CWL的上層的第三金屬布線層 M3形成。另外，子數(shù)字線SDL以作為主數(shù)字線MDL的上層的第四 金屬布線層M4形成。
TMR元件設(shè)置于子數(shù)字線SDL的上層中。TMR元件包括具有 固定磁化方向的固定磁層PL和在根據(jù)由數(shù)據(jù)寫(xiě)入電流生成的數(shù)據(jù) 寫(xiě)入磁場(chǎng)的方向上磁化的自由磁層FL。由絕緣膜形成的隧道勢(shì)壘 ISO設(shè)置于固定磁層PL與自由磁層FL之間。
TMR元件經(jīng)過(guò)形成于接觸孔中的金屬膜118以及經(jīng)過(guò)勢(shì)壘金屬120電耦合到存取晶體管ATR的漏極區(qū)域112。勢(shì)壘金屬120是用 于將TMR元件電耦合到金屬膜的緩沖材料。位線BL電耦合到TMR 元件的自由磁層FL并且設(shè)置于作為T(mén)MR元件的上層的第五金屬布 線層M5中。
因此，根據(jù)第一實(shí)施例的存儲(chǔ)器單元MC需要共計(jì)五個(gè)金屬布 線層Ml至M5以形成源極線SL、共用字線CWL、主數(shù)字線MDL、 子數(shù)字線SDL和位線BL。
如上文所述，在根據(jù)第一實(shí)施例的半導(dǎo)體器件1的MRAM部分 6中，在多個(gè)點(diǎn)電耦合到字線WL的共用字線CWL設(shè)置為多個(gè)存儲(chǔ) 器塊BK所共用。字線驅(qū)動(dòng)器50經(jīng)過(guò)阻抗低于字線WL的共用字線 CWL發(fā)送用于字線WL的激活信號(hào)。因而，有可能提高向存儲(chǔ)器單 元MC發(fā)送激活信號(hào)的速度并且提高從存儲(chǔ)器單元MC讀取數(shù)據(jù)的 速度。
另外，通過(guò)使用共用字線CWL，可以設(shè)置字線驅(qū)動(dòng)器50為多 個(gè)存儲(chǔ)器塊BK所共用。這與為各存儲(chǔ)器塊BK提供字線驅(qū)動(dòng)器50區(qū)域。
另一方面，為各存儲(chǔ)器塊BK單獨(dú)提供用于在數(shù)據(jù)寫(xiě)入過(guò)程中 供應(yīng)數(shù)據(jù)寫(xiě)入電流的子數(shù)字線SDL。這與提供數(shù)字線為多個(gè)存儲(chǔ)器 塊BK所共用的情況相比可以減少數(shù)字線的布線阻抗。結(jié)果有可能 供應(yīng)大到足以寫(xiě)入數(shù)據(jù)的電流。
另外，利用基于行地址的塊選擇信號(hào)BS,有可能僅經(jīng)過(guò)在包括 所選存儲(chǔ)器單元的存儲(chǔ)器塊中提供的子數(shù)字線SDL供應(yīng)數(shù)據(jù)寫(xiě)入電 流。結(jié)果有可能減少整個(gè)MRAM部分6的功耗并且減少向未選存儲(chǔ) 器單元MC錯(cuò)誤寫(xiě)入的可能。
第一實(shí)施例的修改
通過(guò)修改根據(jù)第 一 實(shí)施例的存儲(chǔ)器陣列中組成元件的形狀和布 置，有可能進(jìn)一步提高存儲(chǔ)器陣列的集成密度。在這一修改中修改圖8的截面圖中從半導(dǎo)體襯底到第二金屬布線層M2的結(jié)構(gòu)。具體 而言，執(zhí)行(i)存儲(chǔ)器單元的源極區(qū)域的互連、(ii)源極線的布 線的改變以及(iii)在字線與共用字線之間連接部分的形狀和布置 的改變。下文將參照?qǐng)D9至圖ll進(jìn)行具體描述。該連接部分也稱為 共用部分或者并4^部分。
圖9是示出了根據(jù)第一實(shí)施例的修改的存儲(chǔ)器陣列的圖案布局 的平面圖。
圖IO是沿著圖9的線X-X獲得的截面圖。圖9和圖10示出了 與這一修改有關(guān)的從半導(dǎo)體襯底SUB到第二金屬布線層M2的存儲(chǔ) 器陣列結(jié)構(gòu)。在圖9中，各存儲(chǔ)器單元MC的區(qū)域由鏈?zhǔn)诫p點(diǎn)劃線分隔。
首先將關(guān)于(i)存儲(chǔ)器單元的源極區(qū)域110的互連以及(ii) 源極線SL的布線的改變進(jìn)行描述。
如圖9和圖10中所示，各字線WL穿過(guò)對(duì)應(yīng)行的存儲(chǔ)器單元 MC的中心并且在行方向X上延伸。在各存儲(chǔ)器單元MC中，存取 晶體管ATR的漏極區(qū)域112形成于字線WL的一側(cè)上，而源才及區(qū)域 110形成于另一側(cè)上。在這一情況下，設(shè)置Y方向上的相鄰存儲(chǔ)器 單元MC使得源極區(qū)域ll(H皮此相向。
另外在這一修改中，沿著在相鄰存儲(chǔ)器單元行之間的邊界形成 作為在行方向X上延伸的n型雜質(zhì)區(qū)域的互連區(qū)域110A。每?jī)蓚€(gè)存 儲(chǔ)器單元行設(shè)置互連區(qū)域110A。互連區(qū)域IIOA和與互連區(qū)域110A 相鄰的多個(gè)存儲(chǔ)器單元MC的源極區(qū)域110集成。由此，多個(gè)源極 區(qū)域經(jīng)過(guò)互連區(qū)域110A電耦合在一起。
另外，以第一金屬布線層Ml形成的各源極線SL沿著在相鄰存 儲(chǔ)器單元列之間的邊界而形成并且在列方向Y上延伸。在圖9中， 每?jī)蓚€(gè)存儲(chǔ)器單元列設(shè)置源極線SL。源極線SL和互連區(qū)域110A 經(jīng)過(guò)形成于接觸孔中的金屬膜116在它們的交點(diǎn)耦合在一起。各存 儲(chǔ)器單元MC的源極區(qū)域110電耦合到在源極線SL的一端提供的 地節(jié)點(diǎn)GND。陣列中，各存儲(chǔ)器 單元MC的源極區(qū)域110經(jīng)過(guò)形成于接觸孔中的金屬膜116單獨(dú)耦 合到源極線SL。另一方面，在這一修改中，存儲(chǔ)器單元MC的源極 區(qū)域110經(jīng)過(guò)在行方向X上延伸的互連區(qū)域110A耦合在一起。源 極線SL耦合到互聯(lián)區(qū)域110A。因而，有可能減少為了使存儲(chǔ)器單 元MC的源極區(qū)域110接地而需要的源極線SL的數(shù)目和接觸孔的 數(shù)目。另外，各存儲(chǔ)器單元MC的漏極區(qū)域112經(jīng)過(guò)形成于接觸孔中 的金屬膜118耦合到上層中的TMR元件(未圖示)。這與第一實(shí)施 例中相同。接著將關(guān)于(iii)在字線與共用字線之間連接部分的形狀和布 置的改變進(jìn)行描述。如圖9和圖10中所示，共用字線CWL以第二金屬布線層M2 形成于字線WL正上方。如從半導(dǎo)體襯底SUB的厚度方向所見(jiàn)，共 用字線CWL形成得比字線WL更寬以便覆蓋字線WL。在第一實(shí)施例中，如圖8中所示，共用字線CWL經(jīng)過(guò)形成于接 觸孔中的金屬膜114直接耦合到字線WL。然而在這一情況下，字 線WL的寬度越小，就越難以在字線WL之上提供接觸孔。出于這一原因，為圖9中所示各字線WL提供在字線WL的寬 度方形(列方向Y)上突出的多個(gè)矩形突出物122以便形成接觸孔。極線SL的存儲(chǔ)器單元列之間的邊界之外的部分上。在這一修改中， 在各字線WL中每四個(gè)存儲(chǔ)器單元MC設(shè)置一個(gè)突出物122。突出物122的突出方向是遠(yuǎn)離互連區(qū)域110A的方向。如果突出 物122在與互連區(qū)域110A相鄰的方向上突出，則向字線WL施加 的柵極電壓影響流過(guò)互連區(qū)域110A的電流。因而使相鄰字線WL 的突出方向彼此相反以保證在字線WL與互連區(qū)域110A之間的預(yù) 定空間。另外，相鄰字線WL的兩個(gè)突出物122未設(shè)置于存儲(chǔ)器單元列之間的相同邊界。這防止如下問(wèn)題。如果相鄰字線WL的兩個(gè)突出 物122設(shè)置于存儲(chǔ)器單元列之間的相同邊界，則突出物122彼此相 鄰設(shè)置，這造成向相鄰字線WL之一施加的柵才及電壓影響另一字線 WL從而導(dǎo)致故障。如圖9和圖10中所示，突出物122經(jīng)過(guò)形成于接觸孔中的金屬 膜124A耦合到形成于第一金屬布線層Ml中的金屬膜124B。另外， 形成于第一金屬中的金屬膜124B經(jīng)過(guò)形成于接觸孔中的金屬膜 124C耦合到共用字線CWL。因此，字線WL的突出物122經(jīng)過(guò)連 接部分124A、 124B和124C (也統(tǒng)稱為連接部分124)耦合到共用 字線CWL。在這一修改中，對(duì)突出物22這一布置的設(shè)計(jì)防止了因 突出物122的設(shè)置所致的新區(qū)域損失。圖11是根據(jù)第一實(shí)施例的修改的存儲(chǔ)器塊的電路圖。圖11示 出了與圖6中所示存儲(chǔ)器塊BKO以及在存儲(chǔ)器單元與線之間的連 接對(duì)應(yīng)的電路圖。參照?qǐng)D11，在存儲(chǔ)器塊BKO〉中，多個(gè)存儲(chǔ)器單元MC設(shè)置于 1個(gè)(1在圖11中為不小于4的偶數(shù))位線BL〈0〉至BL〈1-1〉和mxn 個(gè)(m和n為不小于2的整數(shù))共用字線CWLO至CWL<mn-l> 的相應(yīng)交點(diǎn)。圖11僅圖示了四個(gè)共用字線CWLO至CWL<3>。存儲(chǔ)器單元MC的存取晶體管ATR的柵極耦合到的字線WL經(jīng) 過(guò)多個(gè)連接部分124耦合到對(duì)應(yīng)共用字線CWL。如上文所述，在相 鄰單元之間的邊界每四個(gè)存儲(chǔ)器單元MC設(shè)置連接部分124。另外， 偶數(shù)編號(hào)的字線WL<0〉、 WL<2>、...的連接部分124設(shè)置于與奇數(shù) 編號(hào)的字線WLO、 WL<3>、...的連接部分124設(shè)置所在的列不同 的列中。具體而言，如圖11中所示，各源極線SL設(shè)置于在偶數(shù)編 號(hào)的字線WL的連接部分124設(shè)置所在的列與奇數(shù)編號(hào)的字線WL 的連接部分124設(shè)置所在的列之間。在相鄰存儲(chǔ)器單元行之間的邊界每?jī)蓚€(gè)存儲(chǔ)器單元行設(shè)置互連 區(qū)域110A。例如在圖11中，互連區(qū)域110A i殳置于對(duì)應(yīng)于字線 WI^O的第零存儲(chǔ)器單元行與對(duì)應(yīng)于字線WL〈1〉的第一存儲(chǔ)器單元行之間。類似地，互連區(qū)域110A設(shè)置于第二與第三存儲(chǔ)器單元 行之間和第四與第五存儲(chǔ)器單元行之間?；ミB區(qū)域110A在圖11中 用粗線表示。在各互連區(qū)域110A的兩側(cè)上存儲(chǔ)器單元MC的存取 晶體管ATR的源極耦合到互連區(qū)域110A。在相鄰存儲(chǔ)器單元列之間的邊界每?jī)蓚€(gè)存儲(chǔ)器單元列設(shè)置各源 極線SLO〉至SL<(l-2)/2>。例如在圖11中，源極線SLO設(shè)置于對(duì) 應(yīng)于位線BLO〉的第零存儲(chǔ)器單元列與對(duì)應(yīng)于位線BLO的第一存 儲(chǔ)器單元列之間。類似地，源極線SLO設(shè)置于第二與第三存儲(chǔ)器 單元列之間，而源極線SL〈2S殳置于第四與第五存儲(chǔ)器單元列之間。 源極線SL和互連區(qū)域110A在它們的交點(diǎn)耦合在一起。另外，源極 線SL的一端耦合到地節(jié)點(diǎn)GND。其它與第一實(shí)施例中相同。也就是說(shuō)，各子數(shù)字線SDL設(shè)置于元件相鄰。另外，每個(gè)對(duì)應(yīng)子數(shù)字線SDL設(shè)置一個(gè)主數(shù)字線MDL。 在圖11中，與子數(shù)字線SDLO至SDL〈3〉對(duì)應(yīng)4是供主數(shù)字線 MDL<0〉。如上文所述，在根據(jù)第一實(shí)施例的修改的存儲(chǔ)器陣列中，多個(gè) 存儲(chǔ)器單元MC的源極區(qū)域110經(jīng)過(guò)在行方向X上延伸的互連區(qū)域110A耦合在一起。另外，互連區(qū)域110A經(jīng)過(guò)形成于接觸孔中的金 屬膜116耦合到源極線SL。因而，有可能減少為了使存儲(chǔ)器單元 MC的源極區(qū)域110接地而需要的源極線SL的數(shù)目和接觸孔的數(shù)目。另外，向字線WL提供在字線WL的寬度方向上突出的多個(gè)突 出物122以便將字線WL耦合到共用字線CWL。這時(shí)，對(duì)突出物 122這一布置的設(shè)計(jì)可以防止因突出物122的設(shè)置所致的新區(qū)域損失。第二實(shí)施例圖12是輔助說(shuō)明根據(jù)第二實(shí)施例的存儲(chǔ)器陣列10A 0的配置的圖。根據(jù)第一實(shí)施例的圖5的存儲(chǔ)器陣列10一0修改成圖12中所示 存儲(chǔ)器陣列10A一0。在圖12中，與在第一實(shí)施例中一樣，存儲(chǔ)器陣列10A—0包括在 行方向X上設(shè)置的k個(gè)(k為不小于2的整數(shù))存儲(chǔ)器塊BKO至 BK<k-l〉(也統(tǒng)稱為存儲(chǔ)器塊BK)。為了簡(jiǎn)化描述，圖12圖示了 其中k=4的情況。各存儲(chǔ)器塊BK包括在X和Y方向上以矩陣形式布置的多個(gè)存 儲(chǔ)器單元MC。如圖12中所示，在各存儲(chǔ)器塊BK中，mxn行(m 和n為不小于2的整數(shù))xl列(1為不小于2的整數(shù))存儲(chǔ)器單元 MC設(shè)置于X和Y方向上。在整個(gè)存儲(chǔ)器陣列10A—0中，mxn行xkxl 列(在圖12中為4xl列)存儲(chǔ)器單元MC設(shè)置于X和Y方向上。與在第一實(shí)施例中一樣，存儲(chǔ)器陣列IOA一O還包括多個(gè)位線 BL、位線驅(qū)動(dòng)器80—0和80_1以及位線選擇電路90。分別與存儲(chǔ)器單元列對(duì)應(yīng)提供位線BL。在整個(gè)存儲(chǔ)器陣列 IOAJ)中，沿著列方向Y設(shè)置kxl個(gè)(=存儲(chǔ)器單元列的數(shù)目)位線 BLO至BL<kl-l>。位線驅(qū)動(dòng)器80—0和80—1在列方向Y上設(shè)置于存儲(chǔ)器塊BK的 兩側(cè)上。位線驅(qū)動(dòng)器80—0和80_1的輸出節(jié)點(diǎn)耦合到位線BLO至 BL<kl-l>。位線驅(qū)動(dòng)器80_0和80—1在數(shù)據(jù)寫(xiě)入過(guò)程中基于來(lái)自列 解碼器70一0和70J的列選擇信號(hào)經(jīng)過(guò)在所選列中提供的位線BL 在根據(jù)寫(xiě)入數(shù)據(jù)Din的方向上供應(yīng)數(shù)據(jù)寫(xiě)入電流。位線選擇電路90 響應(yīng)于在數(shù)據(jù)讀取過(guò)程中來(lái)自列解碼器70—1的列選擇信號(hào)作為用 于在所選列的位線BL上向感測(cè)放大器20—O發(fā)送數(shù)據(jù)的門(mén)來(lái)工作。與在第一實(shí)施例中一樣，存儲(chǔ)器陣列10A_0還包括多個(gè)主數(shù)字 線MDL、子數(shù)字線SDL和數(shù)字線驅(qū)動(dòng)器60。提供主數(shù)字線MDL為k個(gè)(在第二實(shí)施例中k=4)存儲(chǔ)器塊 BK所共用。在整個(gè)存儲(chǔ)器陣列10A—0中，沿著行方向X設(shè)置m個(gè) 主數(shù)字線MDLO至MDL<m-l>。另一方面，為各存儲(chǔ)器塊BK設(shè)置子數(shù)字線SDL。在各存儲(chǔ)器3塊中，分別與mxn個(gè)存儲(chǔ)器單元行對(duì)應(yīng)提供mxn個(gè)子數(shù)字線 SDLO至SDL<mn-l>。屬于各存儲(chǔ)器塊BK的mxn子數(shù)字線SDL劃分成n個(gè)相鄰子數(shù) 字線SDL的行組。所有子數(shù)字線SDL配置m個(gè)行組。主數(shù)字線MDL 分別對(duì)應(yīng)于m個(gè)4亍組。分別與存儲(chǔ)器塊BKO〉至BK〈k-l〉對(duì)應(yīng)提供數(shù)字線驅(qū)動(dòng)器 60<0〉至60<k-l>。與在第一實(shí)施例中一樣，數(shù)字線驅(qū)動(dòng)器60在數(shù) 據(jù)寫(xiě)入過(guò)程中從行解碼器40A接收在主數(shù)字線MDL上的主解碼信 號(hào)以及接收n位子解碼信號(hào)SDWO〉至SDW<n-l>。數(shù)字線驅(qū)動(dòng)器60<0〉至6(Xk-1〉還從列解碼器70—0分別接收塊 選擇信號(hào)BSO〉至BS<k-l〉。按照塊選擇信號(hào)BS來(lái)選擇存儲(chǔ)器塊 BK之一。按照在主數(shù)字線MDL上的主解碼信號(hào)來(lái)選擇設(shè)置于所選 存儲(chǔ)器塊BK中的上述行組之一。另外，按照子解碼信號(hào)SDW來(lái)選 擇屬于所選行組的一個(gè)子數(shù)字線SDL。數(shù)字線驅(qū)動(dòng)器60經(jīng)過(guò)所選子 數(shù)字線SDL供應(yīng)數(shù)據(jù)寫(xiě)入電流。存儲(chǔ)器陣列10A—0還包括多個(gè)主字線MWL、字線WL和共用 字線CWL0、 CWL1以及字線驅(qū)動(dòng)器50A。與在第一實(shí)施例中一樣，為各存儲(chǔ)器塊BK設(shè)置字線WL (圖 13中所示)。在各存儲(chǔ)器塊BK中，分別與存儲(chǔ)器單元行對(duì)應(yīng)提供 mxn個(gè)字線WLO至WL<mn-l>。字線WL與在對(duì)應(yīng)存儲(chǔ)器單元行 中提供的存儲(chǔ)器單元的存取晶體管ATR的柵極集成并且由多晶硅、 多晶金屬硅化物等形成。另一方面，共用字線CWL0和CWL1以及字線驅(qū)動(dòng)器50A的布 置不同于第一實(shí)施例的布置。另外，在第二實(shí)施例中，沿著行方向 X設(shè)置m個(gè)主字線MWLO〉至MWL<m-l>。共用字線包括多個(gè)第一共用字線CWL0O至CWL(Kmn-l〉和 多個(gè)第二共用字線CWLIO至CWLl<mn-l>。提供第一共用字線CWLO為在存儲(chǔ)器陣列10AJ)的行方向X上 設(shè)置于一側(cè)(在圖12中為左側(cè))上的多個(gè)存儲(chǔ)器塊BK所共用。提供第二共用字線CWL1為除了第一共用字線CWL0的存儲(chǔ)器塊BK 之外的多個(gè)存儲(chǔ)器塊BK所共用。優(yōu)選的是第一共用字線CWLO的 存儲(chǔ)器塊BK的數(shù)目等于第二共用字線CWLl的存儲(chǔ)器塊BK的數(shù) 目。分別與存儲(chǔ)器單元行對(duì)應(yīng)提供共用字線CWLO和CWL1。共用 字線CWLO和CWLl由金屬材料形成并且在多個(gè)點(diǎn)電耦合到設(shè)置于 對(duì)應(yīng)存儲(chǔ)器單元行中的字線WL。字線驅(qū)動(dòng)器50A設(shè)置于第一共用字線CWLO的存儲(chǔ)器塊BK與 第二共用字線CWLl的存儲(chǔ)器塊BK之間。例如，如圖12中所示， 在存儲(chǔ)器塊BK的數(shù)目為四(k=4)的情況下，字線驅(qū)動(dòng)器50A設(shè)置 于存儲(chǔ)器塊BKO、 BKO與存儲(chǔ)器塊BK<2〉、 BK〈3〉之間。在這 一情況下，共用字線CWLO和CWLl在行方向X上在字線驅(qū)動(dòng)器 50A的兩側(cè)上延伸。因此，共用字線一分為二，由此與第一實(shí)施例布線阻抗相比而 言減少共用字線CWLO和CWLl的各布線阻抗。結(jié)果在第二實(shí)施例 中，共用字線CWL比在第一實(shí)施例中更快地發(fā)送信號(hào)。由于字線 驅(qū)動(dòng)器50A設(shè)置于劃分的共用字線CWL的中心，所以用于設(shè)置字 線驅(qū)動(dòng)器50A的區(qū)域與第一實(shí)施例的區(qū)域幾乎相同。與在子數(shù)字線SDL的情況中 一樣，可以認(rèn)為共用字線CWLO和 CWLl劃分成n個(gè)相鄰共用字線的行組。在字線驅(qū)動(dòng)器50A的行方 向X上的一側(cè)(在圖12中為左側(cè))上，n個(gè)共用字線CWLO配置一 個(gè)行組。而在字線驅(qū)動(dòng)器50A的行方向X上的另一側(cè)(在圖12中 為右側(cè))上，n個(gè)共用字線CWLl配置一個(gè)行組。主字線MWL沿著行方向X設(shè)置于行解碼器50A與字線驅(qū)動(dòng)器 50A之間。m個(gè)主字線MWL分別對(duì)應(yīng)于由共用字線CWLO配置的 m個(gè)^f亍組和由共用字線CWLl配置的m個(gè)4亍組。例如，主字線 MWLO對(duì)應(yīng)于由共用字線CWL0O〉至CWL(Xn-l〉配置的行組和 由共用字線CWLIO至CWLKn-l〉配置的行組。類似地，主字線 MWL〈m-l〉對(duì)應(yīng)于由共用字線CWL(Kmn-n〉至CWL(Xmn-l〉配置的 行組和由共用字線CWLKmn-n〉至CWLKmn-l〉配置的行組。碼信號(hào)SDR<0> 至SDIKn-^在數(shù)據(jù)讀取過(guò)程中用作從行解碼器40A輸出的行選拷， 信號(hào)。在數(shù)據(jù)讀取過(guò)程中，按照在主字線MWL上的主解碼信號(hào)來(lái) 選擇由共用字線CWL0和CWL1配置的行組之一。另外，在屬于所 選行組的多個(gè)共用字線CWL0和CWL1之中，按照子解碼信號(hào)SDR 來(lái)選4奪和激活與所選4亍對(duì)應(yīng)的共用字線CWL0和CWL1。圖13是示出了圖12中所示存儲(chǔ)器塊BK<2〉、數(shù)字線驅(qū)動(dòng)器 60<2>和字線驅(qū)動(dòng)器50A的配置的電路圖。圖13中所示存儲(chǔ)器塊 8&<2〉和數(shù)字線驅(qū)動(dòng)器60<2>分別是圖12中所示存儲(chǔ)器塊BKO〉 至BKO和數(shù)字線驅(qū)動(dòng)器60<0>至60<3>的代表。圖13中所示存儲(chǔ) 器塊BKO和數(shù)字線驅(qū)動(dòng)器6(X2〉的配置與在第一實(shí)施例中圖6中 所示配置相同并且將不加以描述。下文將描述字線驅(qū)動(dòng)器50A的配 置。在圖13中，字線驅(qū)動(dòng)器50A包括mxn個(gè)反相器51<0>至 5Kmn-l〉(也統(tǒng)稱為反相器51 ) 、 mxn個(gè)反相器52<0>至52<mn-l> (也統(tǒng)稱為反相器52)和mxn個(gè)與非門(mén)54<0>至54<mn-l> (也統(tǒng) 稱為與非門(mén)54)。分別與在行方向X上設(shè)置于 一 側(cè)上的mxn個(gè)共用字線 CWL0〈0〉至CWLO〈mn-l〉對(duì)應(yīng)提供反相器51<0〉至51<mn-l>。類 似地，分別與在行方向X上設(shè)置于另一側(cè)上的mxn個(gè)共用字線 CWLIO至CWLKmn-l〉對(duì)應(yīng)提供反相器52<0〉至52<mn-l>。另 外，與非門(mén)54<0>至54〈mn-l〉分別對(duì)應(yīng)于在行方向X上設(shè)置于一側(cè) 上的mxn個(gè)共用字線CWL0O至CWL0<mn-l>、也對(duì)應(yīng)于^:置于 另一側(cè)上的mxn個(gè)共用字線CWLIO至CWLKmn-l〉。與在共用字線CWL0和CWL1中一樣，可以i^v為反相器51和 52劃分成n個(gè)反相器的行組而與非門(mén)54劃分成n個(gè)與非門(mén)的行組。 一個(gè)主字線MWL對(duì)應(yīng)于各行組。對(duì)應(yīng)主字線MWL共同耦合到屬于相同行組的n個(gè)與非門(mén)54的 一個(gè)輸入端子。子解碼信號(hào)SDRO至SDR〈n-l〉的n個(gè)信號(hào)線分別耦合到屬于相同行組的n個(gè)與非門(mén)54的另一輸入端子。例如，子解 碼信號(hào)SDRO至SDR〈n-l〉的信號(hào)線分別耦合到與主字線 MWLO〉對(duì)應(yīng)的與非門(mén)54<0>至54<11-1>的另一輸入端子。類似地， 子解碼信號(hào)SDRO至SDIKn-l〉的信號(hào)線分別耦合到與主字線 MWL〈m-l〉對(duì)應(yīng)的與非門(mén)54〈mn-n〉至54〈mn-l〉的另 一輸入端子。與非門(mén)54的輸出被分路，而分路的輸出之一輸入到反相器51 以驅(qū)動(dòng)與反相器51對(duì)應(yīng)的共用字線CWL0。另一分路的輸出輸入到 反相器52以驅(qū)動(dòng)與反相器52對(duì)應(yīng)的共用字線CWL1。利用字線驅(qū)動(dòng)器50A的上述配置，耦合到激活的主字線MWL 和子解碼信號(hào)SDR的激活的信號(hào)線的與非門(mén)54的輸出激活成L電 平。結(jié)果，耦合到激活的與非門(mén)54的反相器51和52的輸出激活成 H電平。響應(yīng)于反相器51和52的輸出，共用字線CWL0和CWL1 激活成H電平。因此，在多個(gè)共用字線CWL0和CWL1之中，與所 選行對(duì)應(yīng)的共用字線CWL0和CWL1由在主字線MWL上的主解碼 信號(hào)以及由子解碼信號(hào)SDR激活。接著，將參照具體時(shí)序圖描述向所選存儲(chǔ)器單元寫(xiě)入數(shù)據(jù)和從 所選存儲(chǔ)器單元讀取數(shù)據(jù)的過(guò)程。圖14是示出了向存儲(chǔ)器陣列10A—0中的存儲(chǔ)器單元MC寫(xiě)入數(shù) 據(jù)和從該MC讀取數(shù)據(jù)的操作的時(shí)序圖。在圖14中，水平軸代表時(shí) 間而豎直軸從上到下代表時(shí)鐘信號(hào)CLK、讀取使能信號(hào)RE、寫(xiě)入 4吏能信號(hào)WE、主字線MWLO的電壓波形、主lt字線MDLO的 電壓波形、塊選擇信號(hào)BS的電壓波形、子解碼信號(hào)SDW的電壓波 形、存儲(chǔ)器塊BK〈2〉的子數(shù)字線SDLO的電流波形I ( SDL<0> )、 位線BLO的電流波形I( BL<21> )、子解碼信號(hào)SDR的電壓波形、 共用字線CWLIO的電壓波形和存儲(chǔ)器塊BK〈2〉中字線WLO的 電壓波形。下文將參照?qǐng)D12至圖14進(jìn)行對(duì)如下過(guò)程的描述，該過(guò)程用于 向從圖13中所示存儲(chǔ)器塊BK〈2〉中設(shè)置的多個(gè)存儲(chǔ)器單元MC之 中選擇的、與共用字線CWLK0〉和位線BL〈21〉的交點(diǎn)相鄰設(shè)置的存儲(chǔ)器單元MC寫(xiě)入數(shù)據(jù)和從該MC讀取數(shù)據(jù)。在圖14中，與時(shí)鐘信號(hào)CLK同步執(zhí)行數(shù)據(jù)寫(xiě)入/讀取。寫(xiě)入使 能信號(hào)WE處于H電平的從t0到t6的時(shí)間段是向所選存儲(chǔ)器單元 寫(xiě)入數(shù)據(jù)的寫(xiě)入周期。讀取使能信號(hào)RE處于H電平的從t6到t9的 時(shí)間段是從所選存儲(chǔ)器單元讀取數(shù)據(jù)的讀取周期。將先描述數(shù)據(jù)寫(xiě) 入周期。在時(shí)刻tl，列解碼器70_0將塊選擇信號(hào)BS〈2〉激活成H電平。 這時(shí)，其它塊選擇信號(hào)BSO〉、 BS〈1〉和BS〈〉維持于L電平。由 此選擇包括所選存儲(chǔ)器單元的存儲(chǔ)器塊BK(所選存儲(chǔ)器塊)。在時(shí)刻t2，行解碼器40A將主數(shù)字線MDLO和子解碼信號(hào) SDWO激活成H電平。這使數(shù)字線驅(qū)動(dòng)器60<2〉中的與門(mén)62<0> 和68<0>的輸出變?yōu)镠電平，這使耦合到子數(shù)字線SDLO的驅(qū)動(dòng) 晶體管66<0>導(dǎo)通。結(jié)果，數(shù)據(jù)寫(xiě)入電流流過(guò)子數(shù)字線SDL<0〉。在時(shí)刻t3,響應(yīng)于基于來(lái)自列解碼器70—0和70—1的列地址信 號(hào)CA的列選擇信號(hào)，位線驅(qū)動(dòng)器80_0和80—1經(jīng)過(guò)位線BL〈1〉在 根據(jù)寫(xiě)入數(shù)據(jù)Din的方向上供應(yīng)數(shù)據(jù)寫(xiě)入電流。結(jié)果，數(shù)據(jù)寫(xiě)入電 流流過(guò)子數(shù)字線SDLO和位線BL<21>,使得數(shù)據(jù)寫(xiě)入到與兩個(gè)線 的交點(diǎn)相鄰設(shè)置的所選存儲(chǔ)器單元。在時(shí)刻t4,行解碼器40A將主數(shù)字線MDLO和子解碼信號(hào) SDWO去激活成L電平。這使數(shù)字線驅(qū)動(dòng)器60<2>中的與門(mén)62<0> 和68<0>的輸出回到L電平，這使驅(qū)動(dòng)晶體管66<0〉脫離導(dǎo)通。結(jié) 果，在存儲(chǔ)器塊<2>中子數(shù)字線SDLO的電流I (SDLO〉)停止， 而向所選存儲(chǔ)器單元的數(shù)據(jù)寫(xiě)入結(jié)束。在時(shí)刻t5,列解碼器70_0和70—1使塊選擇信號(hào)BS〈2〉變?yōu)長(zhǎng) 電平。另外，列解碼器70_0和70—1使位線驅(qū)動(dòng)器80_0和80—1停 止經(jīng)過(guò)位線BLO供應(yīng)電流I ( BL<21> )。接著將描述數(shù)據(jù)讀取周期。在時(shí)刻t7，響應(yīng)于來(lái)自行解碼器40A 的行選擇信號(hào)，字線驅(qū)動(dòng)器50將主字線MWLO和子解碼信號(hào) SDRO〉激活成H電平。這將共用字線CWL0〈O和CWLIO激活和CWLIO的字線 WLO激活成H電平，這使所選行的存取晶體管ATR導(dǎo)通。另外， 響應(yīng)于來(lái)自列解碼器70—1的列選擇信號(hào)，位線選擇電路90將與所 選列對(duì)應(yīng)的位線BLO耦合到感測(cè)放大器20—0。感測(cè)放大器20—0 檢測(cè)和放大經(jīng)由位線BL<21〉流過(guò)所選存儲(chǔ)器單元的數(shù)據(jù)讀取電流 與參考電流之差。在時(shí)刻t8,共用字線CWLO回到L電平，這使字線WLO回 到L電平。這使所選行的存取晶體管ATR脫離導(dǎo)通。另外，位線選 擇電路90將位線BL〈21〉從感測(cè)放大器20_0斷開(kāi)。圖15是根據(jù)第二實(shí)施例的存儲(chǔ)器單元MC的截面圖。圖15是 圖12中所示存儲(chǔ)器陣列10A—0中行解碼器40A與字線驅(qū)動(dòng)器50A 之間設(shè)置的存儲(chǔ)器單元MC沿著列方向Y獲得的示意截面圖。在圖15中，存取晶體管ATR形成于p型半導(dǎo)體襯底SUB的主 表面之上。存取晶體管ATR具有作為n型區(qū)域的源極區(qū)域110和漏 極區(qū)域112和柵極。柵極與字線WL集成。第一至第五金屬布線層 Ml至M5從襯底側(cè)開(kāi)始經(jīng)過(guò)各層間絕緣膜堆疊于半導(dǎo)體襯底SUB 的主表面之上。存取晶體管ATR的源極區(qū)域110經(jīng)過(guò)形成于接觸孔中的金屬膜 116電耦合到以第一金屬布線層Ml形成的源極線SL。另外，柵極 和字線WL經(jīng)過(guò)形成于接觸孔中的金屬膜114電耦合到以第二金屬 布線層M2形成的共用字線CWLO。主數(shù)字線MDL和主字線MWL以作為共用字線CWLO的上層的 第三金屬布線層M3形成。在mxn行存儲(chǔ)器單元MC設(shè)置于行方向 X上之時(shí)，主數(shù)字線MDL和主字線MWL的總凄t目為2xm。因此， 完全有可能將這些線設(shè)置于相同金屬布線層中。子數(shù)字線SDL以第四金屬布線層M4形成。另外，TMR元件設(shè) 置于子數(shù)字線SDL的上層中。TMR元件包括具有固定磁化方向的 固定磁層PL和在根據(jù)由數(shù)據(jù)寫(xiě)入電流生成的數(shù)據(jù)寫(xiě)入磁場(chǎng)的方向 上磁化的自由磁層FL。由絕緣膜形成的隧道勢(shì)壘ISO設(shè)置于固定磁層PL與自由i茲層FL之間。TMR元件經(jīng)過(guò)形成于接觸孔中的金屬膜118以及經(jīng)過(guò)勢(shì)壘金屬 120電耦合到存取晶體管ATR的漏極區(qū)域112。勢(shì)壘金屬120是用 于將TMR元件電耦合到金屬膜的緩沖材料。位線BL電耦合到TMR 元件的自由磁層FL并且設(shè)置于作為T(mén)MR元件的上層的第五金屬布 線層M5中。因此與在第 一 實(shí)施例中 一樣，根據(jù)第二實(shí)施例的存儲(chǔ)器單元MC 需要共計(jì)五個(gè)金屬布線層Ml至M5以形成源極線SL、共用字線 CWL0、主數(shù)字線MDL、主字線MWL、子數(shù)字線SDL和位線BL。如上文所述，在根據(jù)第二實(shí)施例的半導(dǎo)體器件1的MRAM部分 中，共用字線一分為二，由此與第一實(shí)施例的布線阻抗相比而言減 少共用字線CWL0和CWL1的各布線阻抗。結(jié)果在第二實(shí)施例中， 共用字線CWL比在第一實(shí)施例中更快地發(fā)送信號(hào)。由于字線驅(qū)動(dòng) 器50A設(shè)置于劃分的共用字線CWL的中心，所以用于設(shè)置字線驅(qū) 動(dòng)器50A的區(qū)域與第 一 實(shí)施例的區(qū)域幾乎相同。另一方面，與在第一實(shí)施例中一樣，為各存儲(chǔ)器塊BK單獨(dú)提 供用于在數(shù)據(jù)寫(xiě)入過(guò)程中供應(yīng)數(shù)據(jù)寫(xiě)入電流的子數(shù)字線SDL。這與 提供數(shù)字線為多個(gè)存儲(chǔ)器塊BK所共用的情況相比可以減少數(shù)字線 的布線阻抗。結(jié)果有可能供應(yīng)大到足以寫(xiě)入數(shù)據(jù)的電流。另外與在第一實(shí)施例中一樣，利用基于列地址信號(hào)CA的塊選 擇信號(hào)BS,有可能僅經(jīng)過(guò)在包括所選存儲(chǔ)器單元的存儲(chǔ)器塊BK中 提供的子數(shù)字線SDL來(lái)供應(yīng)數(shù)據(jù)寫(xiě)入電流。結(jié)果有可能減少整個(gè) MRAM部分的功率消耗并且減少向未選存儲(chǔ)器單元MC錯(cuò)誤寫(xiě)入的 可能。在圖15的截面圖中從半導(dǎo)體襯底SUB到第二金屬布線層M2 的結(jié)構(gòu)與在根據(jù)第一實(shí)施例的圖8的截面圖中的結(jié)構(gòu)相同。因此， 與在第一實(shí)施例的修改的情況中一樣，通過(guò)執(zhí)行(i)存儲(chǔ)器單元的 源極區(qū)域的互連、(ii)源極線的布線的改變以及(iii)在字線與共 用字線之間連接部分的形狀和布置的改變，有可能進(jìn) 一 步提高存儲(chǔ)器陣列的集成密度。 第二實(shí)施例的修改存在如下情況，其中用于數(shù)字線DL的驅(qū)動(dòng)電路的電源電壓設(shè)置 為高于用于字線WL的驅(qū)動(dòng)電路的電源電壓以便保證必要和充分的 寫(xiě)入電流。需要這樣的多個(gè)內(nèi)部電壓以1更例如減少整個(gè)MRAM部分 的功耗。具體而言，圖13中耦合到子數(shù)字線SDL的電源電壓增加到 VDD2。另外，為了增加數(shù)字線驅(qū)動(dòng)器60中驅(qū)動(dòng)晶體管66的柵極驅(qū) 動(dòng)電壓，用于驅(qū)動(dòng)與門(mén)68的電源電壓增加到VDD2，并且增加對(duì)于 與門(mén)68的輸入信號(hào)的電壓電平。因而在第二實(shí)施例的修改中，在主 解碼信號(hào)輸出到主數(shù)字線MDL之前，在行解碼器40B中提供的電 平移位器45將主解碼信號(hào)的H電平電壓增加到VDD2。圖16是示意地示出了根據(jù)第二實(shí)施例的修改的行解碼器40B的 配置的框圖。在圖16中，行解碼器40B包括解碼器41、 m個(gè)反相器42、 m 個(gè)與門(mén)43、 m個(gè)與門(mén)44和m個(gè)電平移位器(電壓電平移位電3各) 45。反相器42、與門(mén)43和與門(mén)44的工作電壓為VDD1,而電平移 位器45的工作電壓為高于VDD1的VDD2。解碼器41向m個(gè)反相器42輸出基于行地址信號(hào)RA的主解碼 結(jié)果。反相器42的輸出信號(hào)供應(yīng)到對(duì)應(yīng)與門(mén)43的一個(gè)輸入端子和 對(duì)應(yīng)與門(mén)44的一個(gè)輸入端子。另外，讀取使能信號(hào)RE供應(yīng)到與門(mén) 43的另一輸入端子，而寫(xiě)入使能信號(hào)WE供應(yīng)到與門(mén)44的另一輸 入端子。當(dāng)反相器42的輸出處于H電平并且讀取使能信號(hào)RE處于H電 平時(shí)，與門(mén)43向主字線MWL輸出H電平(電壓VDD1 )的主解碼信號(hào)。另一方面，當(dāng)反相器42的輸出處于H電平并且寫(xiě)入使能信號(hào) WE處于H電平時(shí)，與門(mén)44的輸出變?yōu)镠電平(電壓VDD1 )。這時(shí)，電平移位器45接收與門(mén)44的輸出并且將電壓電平增加到 VDD2。另外，電平移位器45向主數(shù)字線MDL輸出電壓電平增加 的主解碼信號(hào)。圖17是示出了根據(jù)第二實(shí)施例的修改的存儲(chǔ)器塊BK<2>、數(shù)字 線驅(qū)動(dòng)器60八<2>和字線驅(qū)動(dòng)器50A的配置的電路圖。根據(jù)第二實(shí) 施例的數(shù)字線驅(qū)動(dòng)器60<0>至60<3>修改成數(shù)字線驅(qū)動(dòng)器60A〈O至 60A<3〉。圖17示出了作為數(shù)字線驅(qū)動(dòng)器60AO至60AO的代表 的數(shù)字線驅(qū)動(dòng)器60A〈〉的配置。在圖17中，數(shù)字線驅(qū)動(dòng)器60A〈2〉包括在n個(gè)與門(mén)62的輸出處 提供的n個(gè)電平移位器63并且就這一點(diǎn)而言不同于圖13的數(shù)字線 驅(qū)動(dòng)器60<2>。電平移位器63接收對(duì)應(yīng)與門(mén)62的輸出并且將電壓 電平增加到VDD2。另外，電平移位器63向與門(mén)68輸出電壓電平 增加的信號(hào)。如上文所述，在第二實(shí)施例的修改中，用于與門(mén)68的輸入信號(hào) 的電壓電平需要增加到VDD2。出于這一原因，通過(guò)設(shè)置電平移位 器63，對(duì)于與門(mén)68的另一輸入信號(hào)以及在主數(shù)字線MDL上的主解 碼信號(hào)的H電平電壓增加到VDD2。在這一情況下，子解碼信號(hào)SDW 和塊選擇信號(hào)BS的H電平電壓為低于VDD2的VDD1。另外，與 門(mén)62的驅(qū)動(dòng)電壓為VDD1。另外，可以在行解碼器40B和列解碼器70—0中而不是在數(shù)字線 驅(qū)動(dòng)器60八<2>中提供電平移位器以預(yù)先將子解碼信號(hào)SDW和塊選 擇信號(hào)BS的H電平電壓增加到VDD2。在這一情況下，有必要將 與門(mén)62的驅(qū)動(dòng)電壓增加到VDD2。在圖17中的其它配置與在第二實(shí)施例中圖13中所示配置相同 并且將不加以描述。因此在第二實(shí)施例的修改中，在行解碼器40B中提供與主數(shù)字 線MDL的數(shù)目對(duì)應(yīng)的m個(gè)電平移位器45,由此增加主解碼信號(hào)的 信號(hào)電平。另外，為各存儲(chǔ)器塊BK在n個(gè)與門(mén)62的輸出處提供n 個(gè)電平移位器63,由此增加子解碼信號(hào)的信號(hào)電平。結(jié)果有可能增加驅(qū)動(dòng)晶體管66的柵極驅(qū)動(dòng)電壓以增加流過(guò)子數(shù)字線SDL的數(shù)據(jù) 寫(xiě)入電流。也通過(guò)恰在驅(qū)動(dòng)晶體管66的柵極電極之前提供電平移位器，有 可能增加驅(qū)動(dòng)晶體管66的柵極驅(qū)動(dòng)電壓。然而在這一情況下，有必 要為各存儲(chǔ)器塊BK提供與驅(qū)動(dòng)晶體管66的數(shù)目對(duì)應(yīng)的mxn個(gè)電平 移位器。因此，第二實(shí)施例的修改具有與恰在驅(qū)動(dòng)晶體管的柵極電 極之前提供電平移位器的情況相比而言電平移位器數(shù)目更少的優(yōu) 點(diǎn)。另外也在第一實(shí)施例中，有可能以相同方式增加流過(guò)子數(shù)字線 SDL的數(shù)據(jù)寫(xiě)入電流。第三實(shí)施例在根據(jù)第一實(shí)施例的MRAM部分6中，通過(guò)布置共用字線 CWL，可能高速讀取數(shù)據(jù)并且減少用于行選擇的電^各的區(qū)域。然而 從存儲(chǔ)器單元結(jié)構(gòu)的觀點(diǎn)來(lái)看，根據(jù)第一實(shí)施例的MRAM部分6 需要用于共用字線CWL的金屬布線層，這造成共計(jì)五個(gè)金屬布線層。在根據(jù)第三實(shí)施例的MRAM部分6中，數(shù)字線驅(qū)動(dòng)器60在數(shù) 據(jù)寫(xiě)入過(guò)程中經(jīng)過(guò)共用字線CWL來(lái)發(fā)送行選擇信號(hào)。這消除了對(duì) 主數(shù)字線MDL的需要；因而有可能減少在根據(jù)第 一 實(shí)施例的MR AM 部分6中的一個(gè)金屬布線層。另外，設(shè)置鎖存器電路92以保持共用 字線CWL的活躍狀態(tài)，由此設(shè)計(jì)在激活共用字線CWL的時(shí)序與用 于經(jīng)過(guò)位線BL供應(yīng)電流的時(shí)序之間才是供延時(shí)。圖18是輔助說(shuō)明根據(jù)第三實(shí)施例的存儲(chǔ)器陣列IOCJ)的配置的 圖。圖18中所示存儲(chǔ)器陣列IOCJ)是根據(jù)第一實(shí)施例的圖5的存儲(chǔ) 器陣列10—0的修改。在圖18中，與在第一實(shí)施例中一樣，存儲(chǔ)器陣列10C_0包括設(shè) 置于行方向X上的k個(gè)(k為不小于2的整數(shù))存儲(chǔ)器塊BKO〉至 BK<k-l〉(也統(tǒng)稱為存儲(chǔ)器塊BK)。各存儲(chǔ)器塊BK包括在X和Y方向上以矩陣形式布置的多個(gè)存儲(chǔ)器單元MC。如圖18中所示，在各存儲(chǔ)器塊BK中，p行(p為不 小于2的整數(shù))xl列(1為不小于2的整數(shù))存儲(chǔ)器單元MC設(shè)置于 X和Y方向上。在整個(gè)存儲(chǔ)器陣列10C—0中，p行xl列存儲(chǔ)器單元 MC設(shè)置于X和Y方向上。與在第 一 實(shí)施例中 一 樣，存儲(chǔ)器陣列10 C一0還包括多個(gè)位線B L 、 位線驅(qū)動(dòng)器80一0和80—1以及位線選4奪電路90。分別與存儲(chǔ)器單元列對(duì)應(yīng)提供位線BL。在整個(gè)存儲(chǔ)器陣列 10CJ)中，沿著列方向Y設(shè)置kxl個(gè)(=存儲(chǔ)器單元列的數(shù)目)位線 BLO至BL<kl-l>。位線驅(qū)動(dòng)器80一0和80_1在列方向Y上設(shè)置于存儲(chǔ)器塊BK的 兩側(cè)上。位線驅(qū)動(dòng)器80—0和80J的輸出節(jié)點(diǎn)耦合到位線BLO〉至 BL<kl-l〉。位線驅(qū)動(dòng)器80—0和80—1在數(shù)據(jù)寫(xiě)入過(guò)程中基于來(lái)自列 解碼器70—0和70—1的列選擇信號(hào)、經(jīng)過(guò)在所選列中提供的位線BL 在根據(jù)寫(xiě)入數(shù)據(jù)Din的方向上供應(yīng)數(shù)據(jù)寫(xiě)入電流。位線選擇電路90 響應(yīng)于在數(shù)據(jù)讀取過(guò)程中來(lái)自列解碼器70—1的列選擇信號(hào)作為用 于在所選列的位線BL上向感測(cè)放大器20—0發(fā)送數(shù)據(jù)的門(mén)來(lái)工作。存儲(chǔ)器陣列10C_0還包括多個(gè)字線WL和共用字線CWL以及 字線驅(qū)動(dòng)器50C。與在第一實(shí)施例中一樣，為各存儲(chǔ)器塊BK設(shè)置字線WL (圖 19中所示)。在各存儲(chǔ)器塊BK中，分別與存儲(chǔ)器單元行對(duì)應(yīng)提供 p個(gè)字線WLO至WL<p-l〉。字線WL與在對(duì)應(yīng)存儲(chǔ)器單元行中拔: 供的存儲(chǔ)器單元的存取晶體管ATR的柵極集成并且由多晶硅、多晶 金屬硅化物等形成。與在第一實(shí)施例中一樣，設(shè)置共用字線CWL為k個(gè)存儲(chǔ)器塊 BK共用。在整個(gè)存儲(chǔ)器陣列10C—0中，分別與存儲(chǔ)器單元行對(duì)應(yīng) 提供p個(gè)共用字線CWLO至CWL〈p-l〉。共用字線CWL由金屬材 料形成并且在多個(gè)點(diǎn)電耦合到設(shè)置于對(duì)應(yīng)存儲(chǔ)器單元行中的字線 WL。設(shè)置字線驅(qū)動(dòng)器50C為k個(gè)存儲(chǔ)器塊BK所共用并且與行解碼器40C相鄰。字線驅(qū)動(dòng)器50C的輸出節(jié)點(diǎn)耦合到共用字線CWL。 在數(shù)據(jù)讀取過(guò)程中和在數(shù)據(jù)寫(xiě)入過(guò)程中，字線驅(qū)動(dòng)器50C從行解碼 器40C接收基于行地址信號(hào)RA的行選擇信號(hào)并且將它輸出到共用 字線CWL。因此，第三實(shí)施例與第一實(shí)施例不同之處在于共用字線 CWL在數(shù)據(jù)寫(xiě)入過(guò)程中發(fā)送行選擇信號(hào)以及在數(shù)據(jù)讀取過(guò)程中發(fā) 送行選擇信號(hào)。存儲(chǔ)器陣列10C—0還包括多個(gè)子數(shù)字線SDL和數(shù)字線驅(qū)動(dòng)器 60C。與在第一實(shí)施例中一樣，為各存儲(chǔ)器塊BK設(shè)置子數(shù)字線SDL。 在各存儲(chǔ)器塊中，分別與p個(gè)存儲(chǔ)器單元行對(duì)應(yīng)提供p個(gè)子數(shù)字線 SDLO至SDL<p-l>。分別與存儲(chǔ)器塊BKO〉至BK〈k-l〉對(duì)應(yīng)提供數(shù)字線驅(qū)動(dòng)器 60CO至60C<k-l>。數(shù)字線驅(qū)動(dòng)器60C經(jīng)過(guò)p個(gè)共用字線CWL接 收行選擇信號(hào)并且從行解碼器40C接收鎖存器激活信號(hào)MDLL。鎖 存器激活信號(hào)MD LL是用于激活設(shè)置于各數(shù)字線驅(qū)動(dòng)器6 0 C中的鎖 存器電路(后文描述)的信號(hào)。數(shù)字線驅(qū)動(dòng)器60CO至60C<k-l> 還分別從列解碼器70—0接收塊選擇信號(hào)BSO至BS<k-l>。在數(shù)據(jù)寫(xiě)入過(guò)程中，按照塊選擇信號(hào)BS來(lái)選擇存儲(chǔ)器塊BK之 一。按照在共用字線CWL上的行選擇信號(hào)來(lái)選擇設(shè)置于所選存儲(chǔ) 器塊BK中的p個(gè)子數(shù)字線SDL之一。數(shù)字線驅(qū)動(dòng)器60C在鎖存器 激活信號(hào)MDLL激活之時(shí)經(jīng)過(guò)所選子數(shù)字線SDL供應(yīng)數(shù)據(jù)寫(xiě)入電、、六圖19是示出了圖18中所示存儲(chǔ)器塊BKO和對(duì)應(yīng)數(shù)字線驅(qū)動(dòng) 器60CO的配置的電路圖。圖19中所示存儲(chǔ)器塊BKO和數(shù)字線 驅(qū)動(dòng)器60CO分別為圖18中所示k個(gè)存儲(chǔ)器塊BKO〉至BK<k-l> 和k個(gè)數(shù)字線驅(qū)動(dòng)器60CO至60CXk-b的代表。圖19中所示存儲(chǔ) 器塊BKO的配置與在第一實(shí)施例中圖6中所示的配置相同并且將 不加以描述。下文將描述數(shù)字線驅(qū)動(dòng)器60C〈O的配置。在圖19中，數(shù)字線驅(qū)動(dòng)器60CO包括與門(mén)91、 p個(gè)鎖存器電路92<0〉至92<p-l> (也統(tǒng)稱為鎖存器電路92)和p個(gè)驅(qū)動(dòng)晶體管 94<0>至94<p-l> (也統(tǒng)稱為驅(qū)動(dòng)晶體管94)。與門(mén)91接收與存儲(chǔ)器塊BKO對(duì)應(yīng)的鎖存器激活信號(hào)MDLL 和塊選擇信號(hào)BSO并且輸出為各存儲(chǔ)器塊BK確定的鎖存器激活 信號(hào)DLL<0>。當(dāng)鎖存器激活信號(hào)MDLL和對(duì)應(yīng)塊選擇信號(hào)BS<0> 均激活時(shí)，與門(mén)91激活鎖存器激活信號(hào)DLL<0〉。分別與子數(shù)字線SDLO〉至SDL〈p-l〉對(duì)應(yīng)提供鎖存器電路 92<0〉至92<p-l〉。鎖存器電路92接收在共用字線CWL上的行選擇 信號(hào)、鎖存器激活信號(hào)DLLO〉和參考電壓VREFDL。鎖存器電路 92在鎖存器激活信號(hào)DLLO激活之時(shí)保持共用字線CWL的活躍 狀態(tài)。鎖存器電路92在保持共用字線CWL的活躍狀態(tài)之時(shí)向驅(qū)動(dòng) 晶體管94的柵極電極供應(yīng)參考電壓VREFDL用于驅(qū)動(dòng)對(duì)應(yīng)子數(shù)字 線SDL。從圖2中所示參考電源160供應(yīng)參考電壓VREFDL。分別與子數(shù)字線SDLO至SDL，-1〉對(duì)應(yīng)提供驅(qū)動(dòng)晶體管 94<0>至94<p-l>。當(dāng)向柵極電極施加參考電壓VREFDL時(shí)，使驅(qū)動(dòng) 晶體管94導(dǎo)通，而數(shù)據(jù)寫(xiě)入電流流過(guò)對(duì)應(yīng)子數(shù)字線SDL。圖20是示出了圖19中所示數(shù)字線驅(qū)動(dòng)器60CO中鎖存器電路 92<0>的配置的電路圖。圖20中所示鎖存器電路92<0>作為在圖18 中所示數(shù)字線驅(qū)動(dòng)器60C〈O至60C<k-1 >中提供的鎖存器電路92的 代表。在各數(shù)字線驅(qū)動(dòng)器60C中提供具有相同配置的鎖存器電路92。在圖20中，鎖存器電路920包括p溝道MOS晶體管Ql以及 n溝道MOS晶體管Q2和Q3。MOS晶體管Ql的源極耦合到電源節(jié) 點(diǎn)VDD而其漏極耦合到節(jié)點(diǎn)Nl。 MOS晶體管Q2和Q3串聯(lián)耦合 于節(jié)點(diǎn)Nl與地節(jié)點(diǎn)GND之間。MOS晶體管Ql和Q2的柵極耦合 到鎖存器激活信號(hào)DLLO〉的信號(hào)線。MOS晶體管Q3的柵極耦合 到對(duì)應(yīng)共用字線CWL<0>。鎖存器電路92<0>還包括兩個(gè)反相器132a和132b、p溝道MOS 晶體管Q4以及n溝道MOS晶體管Q5和Q6。反相器132a的輸入 端子和反相器132b的輸出端子耦合到節(jié)點(diǎn)Nl。反相器132b的輸入端子和反相器132a的輸出端子耦合到節(jié)點(diǎn)N2。反相器132a和132b 執(zhí)行鎖存。MOS晶體管Q4和Q5配置CMOS傳輸門(mén)。將描述這些連接。 MOS晶體管Q4的源極和MOS晶體管Q5的漏極耦合到參考電壓 VREFDL的饋線。另外，MOS晶體管Q4的漏極和MOS晶體管Q5 的源極耦合到節(jié)點(diǎn)N3。 MOS晶體管Q4的柵極耦合到節(jié)點(diǎn)Nl,而 MOS晶體管Q5的柵極耦合到節(jié)點(diǎn)N2。按照參考電壓VREFDL的 設(shè)置值來(lái)調(diào)整在驅(qū)動(dòng)晶體管94<0>的導(dǎo)通過(guò)程中流過(guò)子數(shù)字線SDL 的數(shù)據(jù)寫(xiě)入電流的量值。另夕卜，MOS晶體管Q6耦合于節(jié)點(diǎn)N3與地節(jié)點(diǎn)GND之間。MOS 晶體管Q6的柵極耦合到節(jié)點(diǎn)Nl。節(jié)點(diǎn)N3耦合到驅(qū)動(dòng)晶體管94<0> 的柵極。接著將描述鎖存器電路92<0>的操作。如果鎖存器激活信號(hào) DLLO的信號(hào)線和共用字線CWL〈0〉均處于H電平，則使MOS晶 體管Ql脫離導(dǎo)通而使MOS晶體管Q2和Q3導(dǎo)通。因而，節(jié)點(diǎn)N1 變?yōu)長(zhǎng)電平而節(jié)點(diǎn)N2變?yōu)镠電平。下文將節(jié)點(diǎn)Nl和節(jié)點(diǎn)N2的這 些電壓電平的狀態(tài)稱為第一狀態(tài)。在第一狀態(tài)中，使MOS晶體管 Q4和Q5導(dǎo)通而使MOS晶體管Q6脫離導(dǎo)通。因此，節(jié)點(diǎn)N3的電 勢(shì)變?yōu)榈扔趨⒖茧妷篤REFDL，而使驅(qū)動(dòng)晶體管94<0>導(dǎo)通。結(jié)果， 數(shù)據(jù)寫(xiě)入電流流過(guò)子數(shù)字線SDL。當(dāng)共用字線CWLO變?yōu)長(zhǎng)電平時(shí)，使MOS晶體管Q3脫離導(dǎo) 通，但是只要鎖存器激活信號(hào)DLLO的信號(hào)線處于H電平，就保 持第一狀態(tài)。當(dāng)鎖存器激活信號(hào)DLLO的信號(hào)線變?yōu)長(zhǎng)電平時(shí)，使MOS晶 體管Ql導(dǎo)通而使MOS晶體管Q2脫離導(dǎo)通。因而，節(jié)點(diǎn)Nl變?yōu)镠 電平而節(jié)點(diǎn)N2變?yōu)長(zhǎng)電平。下文將節(jié)點(diǎn)Nl和節(jié)點(diǎn)N2的這些電壓 電平的狀態(tài)稱為第二狀態(tài)。在第二狀態(tài)中，使MOS晶體管Q4和 Q5脫離導(dǎo)通而使MOS晶體管Q6導(dǎo)通。因此，節(jié)點(diǎn)N3的電勢(shì)變?yōu)?等于地電勢(shì)GND而使驅(qū)動(dòng)晶體管94<0>脫離導(dǎo)通。結(jié)果去激活子數(shù)字線SDL。因此，如果鎖存器激活信號(hào)DLLO的信號(hào)線處于H電平，則 鎖存器電路920保持共用字線CWLO的活躍狀態(tài)并且進(jìn)入第一 狀態(tài)。在第一狀態(tài)中，激活對(duì)應(yīng)子數(shù)字線SDL，使得數(shù)據(jù)寫(xiě)入電流 流過(guò)子數(shù)字線SDL。另一方面，如果鎖存器激活信號(hào)DLLO的信 號(hào)線處于L電平，則鎖存器電路92<0>進(jìn)入第二狀態(tài)并且去激活子 數(shù)字線SDL。接著將描述用于向所選存儲(chǔ)器單元寫(xiě)入數(shù)據(jù)和從所選存儲(chǔ)器單 元讀取數(shù)據(jù)的過(guò)程。圖21是示出了向存儲(chǔ)器陣列10C一0中的存儲(chǔ)器 單元MC寫(xiě)入數(shù)據(jù)和從該MC讀取數(shù)據(jù)的操作的時(shí)序圖。在圖21中， 水平軸代表時(shí)間而豎直軸從上到下代表時(shí)鐘信號(hào)CLK、讀取使能信 號(hào)RE、寫(xiě)入使能信號(hào)WE、塊選擇信號(hào)BS的電壓波形、位線BL<0> 的電流波形I (BL<0>)、共用字線CWLO的電壓波形、存儲(chǔ)器塊 BKO〉中字線WLO的電壓波形、鎖存器激活信號(hào)MDLL的電壓波 形、用于各存儲(chǔ)器塊BK的鎖存器激活信號(hào)DLL的電壓波形和存儲(chǔ) 器塊BKO〉中的子數(shù)字線SDLO〉的電流波形I ( SDL<0> )。下文將參照?qǐng)D18、圖19和圖21對(duì)如下過(guò)程進(jìn)行描述，該過(guò)程 用于向從圖19中所示存儲(chǔ)器塊BKO中設(shè)置的多個(gè)存儲(chǔ)器單元MC 之中選擇的、與字線WLO和位線BLO的交點(diǎn)相鄰設(shè)置的存儲(chǔ)器 單元MC寫(xiě)入數(shù)據(jù)和從該MC讀取數(shù)據(jù)的過(guò)程。從t7至t10的數(shù)據(jù) 讀取周期與在第一實(shí)施例中圖7中所示數(shù)據(jù)讀取周期相同并且將不 力口以描述。在時(shí)刻tl，列解碼器70—0將塊選擇信號(hào)BSO激活成H電平。 這時(shí)，其它塊選擇信號(hào)BSO至BS〈k-l〉在L電平保持去激活。由 此選l奪存儲(chǔ)器塊BK<0>。在時(shí)刻t2，數(shù)字線驅(qū)動(dòng)器60CO響應(yīng)于來(lái)自行解碼器40C的信 號(hào)將與所選行對(duì)應(yīng)的共用字線CWLO激活成H電平。這將存儲(chǔ)器 塊BKO中的字線WLO激活成H電平。另外在時(shí)刻t2，鎖存器激活信號(hào)MDLL變?yōu)镠電平。由于塊選擇信號(hào)BSO從時(shí)刻tl起維持于H電平，所以圖19中所示從與門(mén) 91輸出的鎖存器激活信號(hào)DLLO〉變?yōu)镠電平。結(jié)果，鎖存器電路 92<0>保持共用字線CWLO的活躍狀態(tài)，而數(shù)據(jù)寫(xiě)入電流流過(guò)存儲(chǔ) 器塊BKO〉中的子數(shù)字線SDLO〉。在時(shí)刻t3,共用字線CWLO回到L電平并且變?yōu)槿ゼせ?。這 使存儲(chǔ)器塊BKO中的字線WLO〉回到L電平。在時(shí)刻t3，由于 鎖存器激活信號(hào)MDLL維持于H電平，所以數(shù)據(jù)寫(xiě)入電流繼續(xù)流過(guò) 子數(shù)字線SDL<0>。在時(shí)刻t4，位線驅(qū)動(dòng)器80—0和80一1響應(yīng)于來(lái)自列解碼器70_0 和70—1的列選擇信號(hào)經(jīng)過(guò)與所選列對(duì)應(yīng)的位線BLO在根據(jù)寫(xiě)入 數(shù)據(jù)Din的方向上供應(yīng)lt據(jù)寫(xiě)入電流。在時(shí)刻t5，鎖存器激活信號(hào)MDLL回到L電平，這使圖19中所示從與門(mén)91輸出的鎖存器激活信號(hào)DLLO回到L電平。因而，從鎖存器電路92<0>向驅(qū)動(dòng)晶體管94<0>的柵極供應(yīng)的電壓變?yōu)長(zhǎng)電平。結(jié)果，流過(guò)子數(shù)字線SDLO的數(shù)據(jù)寫(xiě)入電流變?yōu)榱悴⑶覕?shù) 據(jù)寫(xiě)入結(jié)束。在時(shí)刻t6,塊選擇信號(hào)BSO變?yōu)長(zhǎng)電平，而流過(guò)位線BL<0> 的電流回到L電平。由此，數(shù)據(jù)寫(xiě)入周期結(jié)束。有必要在位線BLO的電流的上升沿之前在時(shí)刻t3設(shè)置共用字 線CWLO的電壓的下降沿。下文將參照?qǐng)D22描述原因。圖22是輔助說(shuō)明流過(guò)位線BLO的電流的上升沿和共用字線 CWLO〉的電壓的下降沿的時(shí)序圖。在圖22中，水平軸代表時(shí)間， 指示圖21中從t2到t6的時(shí)間段。而豎直軸從上到下代表位線BLO〉 的電流波形I (BL<0>)、存儲(chǔ)器塊BKO中的子數(shù)字線SDLO〉的 電流波形I (SDL<0>)、鎖存器激活信號(hào)DLLO的電壓波形和共 用字線CWL〈0的電壓波形。參照?qǐng)D19和圖22,由于鎖存器激活信號(hào)DLLO和共用字線 CWLO的電壓在從t2到t3的時(shí)間段A中都處于H電平，所以鎖 存器電路92<0>保持共用字線CWLO的活躍狀態(tài)。另外，由于共用字線CWLO〉在時(shí)間段A中處于H電平，所以激活耦合到共用字 線CWLO〉的存儲(chǔ)器單元MC的存取晶體管ATR。在從t2到t5的時(shí)間段B中，鎖存器電路92<0>保持活躍狀態(tài)。 因而，激活圖19中與鎖存器電路92<0>對(duì)應(yīng)的驅(qū)動(dòng)晶體管94<0>, 而數(shù)據(jù)寫(xiě)入電流流過(guò)存儲(chǔ)器塊BKO〉中的子數(shù)字線SDL<0>。在從t4到t6的時(shí)間段D中，數(shù)據(jù)寫(xiě)入電流流過(guò)位線BL<0>。 因此，在為時(shí)間段B和時(shí)間段D所共用的從t4到t5的時(shí)間段中， 向所選存儲(chǔ)器單元MC寫(xiě)入數(shù)據(jù)。如果共用字線CWLO下降到L電平時(shí)的時(shí)刻t3在數(shù)據(jù)寫(xiě)入電 流開(kāi)始流過(guò)位線BLO時(shí)的時(shí)刻t4之后，則lt據(jù)寫(xiě)入電流經(jīng)由所選 存儲(chǔ)器單元的存取晶體管ATR流過(guò)位線BL<0>。這造成消肆毛電流增 加和寫(xiě)入錯(cuò)誤。出于這一原因，有必要將時(shí)刻t3設(shè)置為在時(shí)刻t4 之前并且從t3到t4的時(shí)間段C具有一些裕度。因此，在數(shù)字線驅(qū) 動(dòng)器60C在數(shù)據(jù)寫(xiě)入過(guò)程中經(jīng)過(guò)共用字線CWL發(fā)送行選擇信號(hào)的 情況下，有必要允許鎖存器電路92調(diào)整用于經(jīng)過(guò)位線BL供應(yīng)數(shù)據(jù) 寫(xiě)入電流的時(shí)序。圖23是根據(jù)第三實(shí)施例的存儲(chǔ)器單元MC的截面圖。在圖23 中，存取晶體管ATR形成于p型半導(dǎo)體襯底SUB的主表面之上。 存取晶體管ATR具有作為n型區(qū)域的源極區(qū)域110和漏極區(qū)域112 以及柵極。柵極與字線WL集成。第一至第四金屬布線層Ml至M4 從襯底側(cè)開(kāi)始經(jīng)過(guò)各層間絕緣膜堆疊于半導(dǎo)體襯底SUB的主表面 之上。存取晶體管ATR的源極區(qū)域110經(jīng)過(guò)形成于接觸孔中的金屬膜 116電耦合到以第一金屬布線層Ml形成的源極線SL。另外，柵極 和字線WL經(jīng)過(guò)形成于接觸孔中的金屬膜114電耦合到以第二金屬 布線層M2形成的共用字線CWL。子數(shù)字線SDL以第三金屬布線層M3形成。另外，TMR元件設(shè) 置于子數(shù)字線SDL的上層中。TMR元件包括具有固定磁化方向的 固定磁層PL和在根據(jù)由數(shù)據(jù)寫(xiě)入電流生成的數(shù)據(jù)寫(xiě)入磁場(chǎng)的方向上磁化的自由磁層FL。由絕緣膜形成的隧道勢(shì)壘ISO設(shè)置于固定磁 層PL與自由i茲層FL之間。TMR元件經(jīng)過(guò)形成于接觸孔中的金屬膜118和勢(shì)壘金屬120電 耦合到存取晶體管ATR的漏極區(qū)域112。勢(shì)壘金屬120是用于將 TMR元件電耦合到金屬膜的緩沖材料。位線BL電耦合到TMR元 件的自由磁層FL并且設(shè)置于作為T(mén)MR元件的上層的第四金屬布線 層M4中。根據(jù)第一實(shí)施例的圖8的存儲(chǔ)器單元MC需要用于形成主數(shù)字 線MDL的金屬布線層。另一方面，根據(jù)第三實(shí)施例的圖23的存儲(chǔ) 器單元MC無(wú)需主數(shù)字線MDL。因此，通過(guò)減少在根據(jù)第一實(shí)施例 的圖8的存儲(chǔ)器單元MC中的主數(shù)字線MDL的一個(gè)金屬布線層、 利用四個(gè)金屬布線層來(lái)形成根據(jù)第三實(shí)施例的圖23的存儲(chǔ)器單元 MC。如上文所述，在根據(jù)第三實(shí)施例的半導(dǎo)體器件1的MRAM部分 中，共用字線CWL在數(shù)據(jù)寫(xiě)入過(guò)程中發(fā)送行選擇信號(hào)，由此消除 對(duì)根據(jù)第一實(shí)施例的MRAM部分中的主數(shù)字線MDL的需要。因此， 根據(jù)第三實(shí)施例的MRAM部分減少了根據(jù)第 一 實(shí)施例的MRAM部 分中的一個(gè)金屬布線層。另外，數(shù)字線驅(qū)動(dòng)器60C包括用于保持共用字線CWL的活躍 狀態(tài)的鎖存器電路92。在向所選存儲(chǔ)器單元的寫(xiě)入過(guò)程中，鎖存器 電路92在向與所選存儲(chǔ)器單元對(duì)應(yīng)的位線BL的電流供應(yīng)開(kāi)始之前 響應(yīng)于與所選存儲(chǔ)器單元對(duì)應(yīng)的字線WL的暫時(shí)激活經(jīng)過(guò)對(duì)應(yīng)子數(shù) 字線SDL供應(yīng)電流。另外，即使在對(duì)應(yīng)字線WL的去激活之后，維 持向子數(shù)字線SDL的電流供應(yīng)至少直至向?qū)?yīng)位線BL的電流供應(yīng) 開(kāi)始。因此，在通過(guò)經(jīng)過(guò)位線BL供應(yīng)數(shù)據(jù)寫(xiě)入電流來(lái)向TMR元件寫(xiě) 入數(shù)據(jù)之時(shí)，字線WL可以去激活。結(jié)果，流過(guò)位線BL的數(shù)據(jù)寫(xiě) 入電流未流過(guò)存取晶體管ATR，這可以防止功耗增加和寫(xiě)入錯(cuò)誤。另外，與在第一實(shí)施例中一樣，為各存儲(chǔ)器塊BK單獨(dú)提供用于在數(shù)據(jù)寫(xiě)入過(guò)程中供應(yīng)數(shù)據(jù)寫(xiě)入電流的子數(shù)字線SDL。這與提供 數(shù)字線為多個(gè)存儲(chǔ)器塊BK所共用的情況相比可以減少數(shù)字線的布 線阻抗。結(jié)果有可能供應(yīng)大到足以寫(xiě)入數(shù)據(jù)的電流。另外，與在第一實(shí)施例中一樣，利用基于列地址信號(hào)CA的塊 選擇信號(hào)BS，有可能僅經(jīng)過(guò)在包括所選存儲(chǔ)器單元的存儲(chǔ)器塊BK 中提供的子數(shù)字線SDL供應(yīng)數(shù)據(jù)寫(xiě)入電流。結(jié)果，有可能減少整個(gè) MRAM部分的功耗并且減少向未選存儲(chǔ)器單元MC錯(cuò)誤寫(xiě)入的可 能。另外，與在第一實(shí)施例中一樣，在多個(gè)點(diǎn)電耦合到字線WL(該 WL耦合到存儲(chǔ)器單元MC)的共用字線CWL設(shè)置為多個(gè)存儲(chǔ)器塊 BK所共用。因而，與僅使用字線WL相比，有可能提高向存儲(chǔ)器單 元MC發(fā)送激活信號(hào)的速度并且提高數(shù)據(jù)讀取速度。另外，通過(guò)使用共用字線CWL，可以提供字線驅(qū)動(dòng)器50C為多 個(gè)存儲(chǔ)器塊BK所共用。這與為各存儲(chǔ)器塊BK提供字線驅(qū)動(dòng)器50C 以直接激活字線WL的情況相比可以減少用于設(shè)置字線驅(qū)動(dòng)器50C 的區(qū)域。在圖23的截面圖中從半導(dǎo)體襯底SUB到第二金屬布線層M2 的結(jié)構(gòu)與在圖8的截面圖中第一實(shí)施例的結(jié)構(gòu)相同。因此，與在第 一實(shí)施例的修改的情況中一樣，通過(guò)執(zhí)行(i)存儲(chǔ)器單元的源極區(qū) 域的互連、(ii)源極線的布線的改變以及(iii)在字線與共用字線 之間連接部分的形狀和布置的改變，有可能進(jìn)一步提高存儲(chǔ)器陣列 的集成密度。將認(rèn)為當(dāng)前實(shí)施例在所有方面都為舉例說(shuō)明而不是進(jìn)行限制， 本發(fā)明的范圍由所附權(quán)利要求而不是先前描述來(lái)表示，落入權(quán)利要 求的等效含義和范圍內(nèi)的所有變化因此將嚢括于本發(fā)明的范圍中。
權(quán)利要求
1.一種半導(dǎo)體器件，包括存儲(chǔ)器陣列，所述存儲(chǔ)器陣列在行方向上劃分成多個(gè)塊并且包括以矩陣形式布置的多個(gè)存儲(chǔ)器單元，所述存儲(chǔ)器單元各自包括其電阻抗根據(jù)磁數(shù)據(jù)而變化的磁阻元件以及與所述磁阻元件串聯(lián)耦合并且具有控制電極的開(kāi)關(guān)元件；多個(gè)位線，所述位線是分別與所述存儲(chǔ)器陣列的存儲(chǔ)器單元列對(duì)應(yīng)提供的、并且各自用于供應(yīng)為了寫(xiě)入所述磁數(shù)據(jù)而必需的第一數(shù)據(jù)寫(xiě)入電流；多個(gè)數(shù)字線，所述數(shù)字線各自單獨(dú)提供于各所述塊中的各存儲(chǔ)器單元行中、并且用于通過(guò)在與所述第一數(shù)據(jù)寫(xiě)入電流相交的方向上供應(yīng)第二數(shù)據(jù)寫(xiě)入電流來(lái)寫(xiě)入所述磁數(shù)據(jù)；多個(gè)字線，所述字線各自耦合到在所述存儲(chǔ)器陣列的對(duì)應(yīng)存儲(chǔ)器單元行中包括的多個(gè)控制電極、并且以具有第一薄層阻抗的傳導(dǎo)層形成；以及多個(gè)共用字線，所述共用字線是分別與所述存儲(chǔ)器陣列的存儲(chǔ)器單元行對(duì)應(yīng)提供的、并且被提供為所述塊所共用，所述共用字線各自以具有低于所述第一薄層阻抗的第二薄層阻抗的傳導(dǎo)層形成、并且在多個(gè)點(diǎn)電耦合到在對(duì)應(yīng)存儲(chǔ)器單元行中提供的字線。
2. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括 行選擇電路，所述行選擇電路被提供為所述塊所共用、并且基于地址信號(hào)來(lái)選擇包括受到數(shù)據(jù)讀取或者受到數(shù)據(jù)寫(xiě)入的存儲(chǔ)器單 元的存儲(chǔ)器單元行；字線驅(qū)動(dòng)電路，所述字線驅(qū)動(dòng)電路被提供為所述塊所共用、并行中提供的共用字線；以及多個(gè)數(shù)字線驅(qū)動(dòng)電路，所述數(shù)字線驅(qū)動(dòng)電路是分別與所述塊對(duì) 應(yīng)提供的、并且在數(shù)據(jù)寫(xiě)入過(guò)程中經(jīng)過(guò)在所述行選擇電路選擇的所述存儲(chǔ)器單元行中提供的數(shù)字線供應(yīng)所述第二數(shù)據(jù)寫(xiě)入電流。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，還包括列選擇電路， 所述列選擇電路被提供為所述塊所共用、并且基于地址信號(hào)來(lái)選擇 包括受到數(shù)據(jù)讀取或者受到數(shù)據(jù)寫(xiě)入的存儲(chǔ)器單元的存儲(chǔ)器單元 列，其中所述數(shù)字線驅(qū)動(dòng)電路各自經(jīng)過(guò)與包括所述列選擇電路選擇的所述存儲(chǔ)器單元列的塊對(duì)應(yīng)的數(shù)字線供應(yīng)所述第二數(shù)據(jù)寫(xiě)入電':右〃'U o
4. 根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，還包括 行選擇電路，所述行選擇電路被提供為所述塊所共用、并且基于地址信號(hào)來(lái)選擇包括受到數(shù)據(jù)讀取或者受到數(shù)據(jù)寫(xiě)入的存儲(chǔ)器單 元的存儲(chǔ)器單元行；字線驅(qū)動(dòng)電路，所述字線驅(qū)動(dòng)電路被提供為所述塊所共用、并線；以及多個(gè)數(shù)字線驅(qū)動(dòng)電路，所述數(shù)字線驅(qū)動(dòng)電路是分別與所述塊對(duì) 應(yīng)提供的，其中所述數(shù)字線驅(qū)動(dòng)電路各自耦合到所述共用字線、并且包括 各自保持耦合的共用字線的活躍狀態(tài)的多個(gè)鎖存器電路， 所述鎖存器電路是分別與所述數(shù)字線對(duì)應(yīng)提供的，以及 所述數(shù)字線驅(qū)動(dòng)電路各自在所述數(shù)據(jù)寫(xiě)入過(guò)程中經(jīng)過(guò)與已經(jīng)保 持活躍狀態(tài)的鎖存器電路對(duì)應(yīng)的數(shù)字線供應(yīng)所述第二數(shù)據(jù)寫(xiě)入電 流。
5. 根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，還包括列選擇電路， 所述列選擇電路被提供為所述塊所共用、并且基于地址信號(hào)來(lái)選擇 包括受到數(shù)據(jù)讀取或者受到數(shù)據(jù)寫(xiě)入的存儲(chǔ)器單元的存儲(chǔ)器單元 列，其中如果對(duì)應(yīng)數(shù)字線對(duì)應(yīng)于包括所述列選擇電路選擇的所述存 儲(chǔ)器單元列的塊，則所述鎖存器電路各自保持耦合的共用字線的活躍狀態(tài)。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，還包括位線驅(qū)動(dòng)電路，所述位線驅(qū)動(dòng)電路在數(shù)據(jù)寫(xiě)入過(guò)程中經(jīng)過(guò)所述列選擇電路選擇的所述存儲(chǔ)器單元列供應(yīng)所述第 一 數(shù)據(jù)寫(xiě)入電流；以及控制電路，所述控制電路控制所述行選擇電路、所述字線驅(qū)動(dòng) 電路、所述鎖存器電路、所述列選擇電路和所述位線驅(qū)動(dòng)電^各，f rb 66 46血l 士 s々/c來(lái)A +a -、杏1T"它k ;士 42 士厶J4l 6f^ ;士電4i: ai7斗rb線、允許耦合到所述激活的共用字線的鎖存器電路保持活躍狀態(tài)、 然后允許所述字線驅(qū)動(dòng)電路去激活在所述行選擇電路選擇的所述存 儲(chǔ)器單元行中提供的所述共用字線、然后允許所述位線驅(qū)動(dòng)電路經(jīng)述第一數(shù)據(jù)寫(xiě)入電流。
7.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，還包括 半導(dǎo)體襯底；以及第一至第四金屬布線層，所述金屬布線層從襯底側(cè)開(kāi)始經(jīng)過(guò)各 層間絕緣膜堆疊于所述半導(dǎo)體襯底的主表面之上，其中所述存儲(chǔ)器單元的各磁阻元件被提供于所述第三與第四金 屬布線層之間，主表面之上的場(chǎng)效應(yīng)晶體管，所述控制電極是所述場(chǎng)效應(yīng)晶體管的柵極電極，耦合多個(gè)場(chǎng)效應(yīng)晶體管的源極電極的多個(gè)線以所述第 一 金屬布線層形成，所述共用字線以所述第二金屬布線層形成， 所述數(shù)字線以所述第三金屬布線層形成，以及 所述位線以所述第四金屬布線層形成。
8. —種半導(dǎo)體器件，包括存儲(chǔ)器陣列，所述存儲(chǔ)器陣列包括以矩陣形式布置的多個(gè)存儲(chǔ) 器單元并且劃分成設(shè)置于行方向上的多個(gè)塊，所述存儲(chǔ)器單元各自 包括其電阻抗根據(jù)》茲數(shù)據(jù)而變化的石茲阻元件以及與所述》茲阻元件串聯(lián)耦合并且具有控制電極的開(kāi)關(guān)元件；多個(gè)位線，所述位線是分別與所述存儲(chǔ)器陣列的存儲(chǔ)器單元列 對(duì)應(yīng)提供的、并且各自用于供應(yīng)為了寫(xiě)入所述磁數(shù)據(jù)而必需的第一 數(shù)據(jù)寫(xiě)入電流；多個(gè)數(shù)字線，所述數(shù)字線各自單獨(dú)提供于各所述塊中的各存儲(chǔ) 器單元行中、并且用于通過(guò)在與所述第一數(shù)據(jù)寫(xiě)入電流相交的方向 上供應(yīng)第二數(shù)據(jù)寫(xiě)入電流來(lái)寫(xiě)入所述磁數(shù)據(jù)；多個(gè)字線，所述字線各自耦合到在所述存儲(chǔ)器陣列的對(duì)應(yīng)存儲(chǔ) 器單元行中包括的開(kāi)關(guān)元件的多個(gè)控制電極、并且以具有第一薄層 阻抗的傳導(dǎo)層形成；以及多個(gè)第一共用字線，所述第一共用字線是分別與所述存儲(chǔ)器陣列的存儲(chǔ)器單元行對(duì)應(yīng)提供的、并且被提供為在所述存儲(chǔ)器陣列的 所述行方向上設(shè)置于一側(cè)上的多個(gè)塊所共用；多個(gè)第二共用字線，所述第二共用字線是分別與所述存儲(chǔ)器陣列的所述存儲(chǔ)器單元行對(duì)應(yīng)提供的、并且被提供為除了所述第一共 用字線設(shè)置所在的所述塊之外的多個(gè)塊所共用，所述第一和第二共 用字線各自以具有低于所述第一薄層阻抗的第二薄層阻抗的傳導(dǎo)層 形成、并且在多個(gè)點(diǎn)電耦合到在同 一存儲(chǔ)器單元行中提供的字線；行選擇電路，所述行選擇電路被提供為所述塊所共用、并且基 于地址信號(hào)來(lái)選擇包括受到數(shù)據(jù)讀取或者受到數(shù)據(jù)寫(xiě)入的存儲(chǔ)器單 元的存儲(chǔ)器單元行；字線驅(qū)動(dòng)電路，所述字線驅(qū)動(dòng)電路被提供為所述塊所共用、并行中提供的第一和第二公共字線；以及多個(gè)數(shù)字線驅(qū)動(dòng)電路，所述數(shù)字線驅(qū)動(dòng)電路是分別與所述塊對(duì) 應(yīng)提供的、并且在數(shù)據(jù)寫(xiě)入過(guò)程中經(jīng)過(guò)在所述行選擇電路選擇的所述存儲(chǔ)器單元行中提供的數(shù)字線供應(yīng)所述第二數(shù)據(jù)寫(xiě)入電流。
9. 一種半導(dǎo)體器件，包括多個(gè)存儲(chǔ)器塊，所述存儲(chǔ)器塊各自包括以矩陣形式布置于襯底 之上的多個(gè)存儲(chǔ)器單元、并且設(shè)置于所述存儲(chǔ)器單元的行方向上， 所述存儲(chǔ)器單元各自包括通過(guò)利用磁阻效應(yīng)來(lái)存儲(chǔ)數(shù)據(jù)的磁阻元件 和與所述磁阻元件串聯(lián)耦合的存取晶體管；多個(gè)字線，所述字線是在各所述存儲(chǔ)器塊中分別與存儲(chǔ)器單元 行對(duì)應(yīng)提供的、并且各自耦合到對(duì)應(yīng)存儲(chǔ)器單元的存取晶體管的控 制電極；多個(gè)子數(shù)字線，所述子數(shù)字線是在各所述存儲(chǔ)器塊中分別與所 述存儲(chǔ)器單元行對(duì)應(yīng)提供的、并且各自向?qū)?yīng)存儲(chǔ)器單元的磁阻元 件施加由電流感應(yīng)的》茲場(chǎng)；多個(gè)共用字線，所述共用字線被提供為所述存儲(chǔ)器塊所共用、 是分別與所述字線對(duì)應(yīng)提供的、以所述字線的上布線層形成于所述 襯底之上、并且分別在多個(gè)點(diǎn)電耦合到所述字線；行選擇電路，所述行選擇電路被提供為所述存儲(chǔ)器塊所共用、 并且選擇存儲(chǔ)器單元行；字線驅(qū)動(dòng)電路，所述字線驅(qū)動(dòng)電路響應(yīng)于來(lái)自所述行選擇電^各 的第 一行選擇信號(hào)來(lái)激活從所述共用字線中選擇的共用字線；以及多個(gè)數(shù)字線驅(qū)動(dòng)電路，所述數(shù)字線驅(qū)動(dòng)電路各自被提供用于各 所述存儲(chǔ)器塊、并且響應(yīng)于來(lái)自所述行選擇電路的第二行選擇信號(hào) 經(jīng)過(guò)所選子數(shù)字線供應(yīng)電流。
10. 根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其中用于形成字線的 布線層的薄層阻抗高于用于形成共用字線的布線層的薄層阻抗。
11. 根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其中所述第二行選擇 信號(hào)包括主解碼信號(hào)和子解碼信號(hào)，而所述主解碼信號(hào)經(jīng)過(guò)不同于 所述共用字線的多個(gè)主數(shù)字線來(lái)發(fā)送。
12. 根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，還包括第一至第四金 屬布線層，所述金屬布線層從村底側(cè)開(kāi)始經(jīng)過(guò)各層間絕緣膜堆疊于所述襯底的主表面之上，其中所述存儲(chǔ)器單元的各磁阻元件被提供于所述第四金屬布線 層的上層中，所述存儲(chǔ)器單元的各存取晶體管是形成于所述襯底的所述主表 面之上的場(chǎng)效應(yīng)晶體管，所述控制電極是所述場(chǎng)效應(yīng)晶體管的柵極電極，耦合多個(gè)場(chǎng)效應(yīng)晶體管的源極電極的多個(gè)線以所述第 一 金屬布力t' g A": -Xyz^ 乂^ "人，所述共用字線以所述第二金屬布線層形成， 所述主數(shù)字線以所述第三金屬布線層形成，以及 所述子數(shù)字線以所述第四金屬布線層形成。
13. 根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其中所述第二行選擇 信號(hào)經(jīng)過(guò)所述共用字線來(lái)發(fā)送。
14. 根據(jù)權(quán)利要求11所述的半導(dǎo)體器件，還包括第一至第三金 屬布線層，所述金屬布線層從襯底側(cè)開(kāi)始經(jīng)過(guò)各層間絕緣膜堆疊于 所述4于底的主表面之上，其中所述存儲(chǔ)器單元的各磁阻元件被提供于所述第三金屬布線 層的上層中，: 所述存儲(chǔ)器單元的各存取晶體管是形成于所述襯底的所述主表面之上的場(chǎng)效應(yīng)晶體管，所述控制電極是所述場(chǎng)效應(yīng)晶體管的柵極電極，耦合多個(gè)場(chǎng)效應(yīng)晶體管的源極電極的多個(gè)線以所述第 一 金屬布線層形成，所述共用字線以所述第二金屬布線層形成，以及 所述子數(shù)字線以所述第三金屬布線層形成。
15. 根據(jù)權(quán)利要求13所述的半導(dǎo)體器件，還包括多個(gè)位線，所 述位線是分別與存儲(chǔ)器單元列對(duì)應(yīng)提供的、并且各自向?qū)?yīng)存儲(chǔ)器 單元的》茲阻元件施加由電流感應(yīng)的》茲場(chǎng)，其中所述數(shù)字線驅(qū)動(dòng)電路各自包括多個(gè)鎖存器電路，所述鎖存應(yīng)的位線的電流供應(yīng)開(kāi)始之前響應(yīng)于與所選存儲(chǔ)器單元對(duì)應(yīng)的字線 的暫時(shí)激活經(jīng)過(guò)對(duì)應(yīng)子數(shù)字線供應(yīng)電流、并且即使在所述對(duì)應(yīng)字線 的去激活之后仍維持向所述子數(shù)字線的電流供應(yīng)，至少直至向所述 對(duì)應(yīng)^f立線的電流供應(yīng)開(kāi)始。
16. 根據(jù)權(quán)利要求15所述的半導(dǎo)體器件，其中 所述數(shù)字線驅(qū)動(dòng)電路各自還包括多個(gè)驅(qū)動(dòng)晶體管，所述驅(qū)動(dòng)晶乂去忠旦卉。一 r 7 j乜rb 乂\ 2" h人工朵A々々g Orl" S 4旦乂+t AA 乂 PI rf7工兵k十、g X^4^,'J /工 i :t/力g少'I J ^入丁^^八J /工i&'f7VHv 、 乂j jiu'i"乂乂 j '》、考電壓來(lái)執(zhí)行數(shù)據(jù)寫(xiě)入電流的通/斷控制，所述鎖存器電路各自包括在對(duì)應(yīng)共用字線的活躍狀態(tài)保持之時(shí) 處于導(dǎo)通狀態(tài)的傳輸門(mén)，以及參考電壓經(jīng)過(guò)所述傳輸門(mén)施加到所述驅(qū)動(dòng)晶體管的各控制電極。
17. 根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其中所述行選擇電路 包括電壓電平移位電路，所述電壓電平移位電路將所述第二行選擇 信號(hào)的所選狀態(tài)的信號(hào)電平推升到比所述第 一行選擇信號(hào)的所選狀 態(tài)的信號(hào)電平更高的電壓。
全文摘要
提供一種實(shí)現(xiàn)高速數(shù)據(jù)讀取并且減少用于激活字線的驅(qū)動(dòng)電路的區(qū)域的半導(dǎo)體器件。通過(guò)經(jīng)過(guò)具有低阻抗并且在多個(gè)點(diǎn)耦合到字線的共用字線的信號(hào)發(fā)送，有可能高速讀取數(shù)據(jù)。另外，由于提供共用字線為多個(gè)存儲(chǔ)器塊所共用，所以可以提供字線驅(qū)動(dòng)器為存儲(chǔ)器塊所共用。另外，通過(guò)設(shè)置用于保持共用字線的活躍狀態(tài)的與子數(shù)字線對(duì)應(yīng)的鎖存器電路，有可能經(jīng)過(guò)共用字線在數(shù)據(jù)寫(xiě)入過(guò)程中發(fā)送行選擇信號(hào)并且由此減少金屬布線層。
文檔編號(hào)H01L43/08GK101593551SQ200810181610
公開(kāi)日2009年12月2日 申請(qǐng)日期2008年11月27日 優(yōu)先權(quán)日2007年12月28日
發(fā)明者岡山昌太, 村井泰光 申請(qǐng)人:株式會(huì)社瑞薩科技