專利名稱：半導(dǎo)體元件以及半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有多個(gè)細(xì)線狀(wire-form)半導(dǎo)體層的MOS型 半導(dǎo)體元件、以及使用該MOS半導(dǎo)體元件的半導(dǎo)體裝置。
背景技術(shù)：
以往的MOS型半導(dǎo)體元件在源/漏區(qū)域之間設(shè)置的平面狀的溝道 區(qū)域上隔著柵絕緣膜形成有柵電極。利用隔著柵絕緣膜的柵電極與溝 道區(qū)域的電容耦合，對(duì)溝道區(qū)域的電位進(jìn)行控制，從而控制流過溝道 區(qū)域的電流。進(jìn)而，為了提高元件的性能，進(jìn)行元件的微細(xì)化。
但是，如果進(jìn)行元件的微細(xì)化，則溝道區(qū)域的電位不僅對(duì)柵電極 造成影響，而且還對(duì)源/漏區(qū)域的電位造成大的影響。因此，柵電極針 對(duì)溝道區(qū)域的電位的控制性降低，其結(jié)果難以使用柵電極控制流過溝 道區(qū)域的電流的、所謂短溝道效應(yīng)(short channel effect)顯著4匕。
作為上述問題的對(duì)策，提出細(xì)線狀地形成溝道區(qū)域并在溝道區(qū)域 之上以及左右隔著柵絕緣膜形成柵電極的所謂細(xì)線結(jié)構(gòu)元件(例如參 照J(rèn).P.Colinge， et al.， "A silicon - on - insulator quantum wire, "in Solid - State Electronics vol. 39 no.l ( 1996 ) pp.49 - 51)。在這樣的 結(jié)構(gòu)中，提高了柵電極針對(duì)溝道區(qū)域的電位的控制性，其結(jié)果提高了 柵電極針對(duì)流過溝道區(qū)域的電流的控制性。
另外，如果進(jìn)行元件的微細(xì)化，則柵絕緣膜被薄膜化，所以如果 使用與以往同樣的氧化硅來形成柵絕緣膜，則無(wú)法忽視貫穿流過柵絕 緣膜的電流。其結(jié)果，本來應(yīng)作為絕緣膜的柵絕緣膜不能作為絕緣膜 而發(fā)揮作用。作為其對(duì)策，通過使用介電常數(shù)高于氧化硅的材料來形 成柵,絕緣膜，將柵絕緣膜的幾何學(xué)意義上的厚度、即物理厚度形成得 較厚，其結(jié)果構(gòu)筑出抑制了貫穿流過柵絕緣膜的電流的元件(例如參照G.D.Wilk， et al.， "High - k gate dielectrics: Current status and materials properties considerations, "in Journal of Applied Physics vol.89 no.10 ( 2001 ) pp.5243 - 5275 )。
在上述細(xì)線結(jié)構(gòu)元件中，提高了柵電極針對(duì)溝道區(qū)域的電位的控 制性，但同時(shí)細(xì)線狀地形成了溝道區(qū)域，所以為了得到高電流驅(qū)動(dòng)力， 需要對(duì)策。因此通過并聯(lián)地形成多個(gè)構(gòu)成溝道區(qū)域的細(xì)線，提高電流 驅(qū)動(dòng)力。因此，為了進(jìn)一步提高與半導(dǎo)體基板表面平行地測(cè)量的每單 位寬度的電流驅(qū)動(dòng)力，需要減小細(xì)線狀的溝道區(qū)域的間隔，而致密地 形成溝道區(qū)&戈。
但是，如果溝道區(qū)域(細(xì)線)的間隔小于柵絕緣膜的物理膜厚的 二倍，則產(chǎn)生新的問題。即，在溝道區(qū)域的間隔比柵絕緣膜的物理膜 厚的二倍寬的情況下，柵電極形成于溝道區(qū)域之上以及左右，所以柵 電極針對(duì)溝道區(qū)域的電位的控制性提高。其為細(xì)線結(jié)構(gòu)元件的優(yōu)點(diǎn)之 一。此處，溝道區(qū)域的間隔是指，與流過溝道區(qū)域(細(xì)線)的電流的 主方向垂直且與半導(dǎo)體基板表面平行地測(cè)量的鄰接的溝道區(qū)域間的距 離。
但是，在溝道區(qū)域的間隔小于等于柵絕緣膜的二倍的情況下，無(wú) 法在相鄰的溝道區(qū)域之間形成柵電極，柵電極僅形成于溝道區(qū)域之上。 在這樣的情況下，喪失通過在溝道區(qū)域之上以及左右形成柵電極來提
因此，無(wú)法將溝道區(qū)域:間隔減小成比柵絕^膜的物理膜厚的二 倍窄，而妨礙提高電流驅(qū)動(dòng)力。這樣在以往的技術(shù)中，存在無(wú)法同時(shí) 實(shí)現(xiàn)通過提高柵電極針對(duì)溝道區(qū)域的電位的控制性來抑制短溝道效 應(yīng)、和得到高電流驅(qū)動(dòng)力這樣的問題。
因此，在細(xì)線結(jié)構(gòu)元件中，期望即使僅在溝道區(qū)域之上形成柵電 極的情況下，也可以提高柵電極針對(duì)溝道區(qū)域的電位的控制性。如果 通過提高柵電極的控制性而抑制了短溝道效應(yīng)，則其結(jié)果可以構(gòu)筑溝 道區(qū)域的凰揚(yáng)^柵絕緣膜的物理膜厚的二倍窄的元件。進(jìn)而吝暴恭， 可以實(shí)現(xiàn)抑制了短溝道效應(yīng)并且具有高電流驅(qū)動(dòng)力的元件。

發(fā)明內(nèi)容
本發(fā)明的第一方面的半導(dǎo)體元件具有 半導(dǎo)體基板；
絕緣區(qū)域，設(shè)置在上述半導(dǎo)體基板上；
第一導(dǎo)電類型的多個(gè)線狀半導(dǎo)體層，大致平行地排列設(shè)置在上述 絕緣區(qū)域上，并具有上表面和側(cè)面；
第二導(dǎo)電類型的源/漏區(qū)域，隔開設(shè)置在上述多個(gè)線狀半導(dǎo)體層的 各自中；
溝道區(qū)域，設(shè)置在上述多個(gè)線狀半導(dǎo)體層各自的上述源/漏區(qū)域之
間；
第一絕緣膜，設(shè)置在上述多個(gè)線狀半導(dǎo)體層各自的上述溝道區(qū)域 的上述上表面和側(cè)面之上；以及
柵電極，設(shè)置在上述第一絕緣膜上，并連續(xù)設(shè)置成與上述多個(gè)線 狀半導(dǎo)體層交叉，
其中，與在線方向上流過上述線狀半導(dǎo)體層的電流垂直且與上述 半導(dǎo)體基板的表面平行地測(cè)量的上述溝道區(qū)域的長(zhǎng)度小于等于由上述 溝道區(qū)域中的雜質(zhì)濃度決定的最大耗盡層寬度的二倍，
上述多個(gè)線狀半導(dǎo)體層的間隔小于等于上述線狀半導(dǎo)體層的上表 面與上述柵電極的間隔的二倍，
上述絕緣區(qū)域的表面的至少一部分的相對(duì)介電常數(shù)低于3.9。


圖1是用于說明第一以及第八實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)的斜 視圖。
圖2是沿著圖1的A-A，線的剖面圖。 圖3是沿著圖1的B-B，線的剖面圖。
圖4是甩.于說明介電常數(shù)的不連續(xù)面中的電力線的彎曲的示意圖。圖5是用于說明在第一實(shí)施方式的半導(dǎo)體元件中溝道區(qū)域的側(cè)面與柵電極之間的電容耦合增大的剖面圖。
圖6是用于說明第一實(shí)施方式的半導(dǎo)體元件的溝道長(zhǎng)度與閾值電壓的關(guān)系的特性圖。
圖7是用于說明第一實(shí)施方式的半導(dǎo)體元件的溝道長(zhǎng)度與S因子的關(guān)系的特性圖。
圖8是用于說明第一實(shí)施方式的半導(dǎo)體元件的溝道長(zhǎng)度與閾值電壓改善的關(guān)系的特性圖。
圖9是用于說明第一實(shí)施方式的半導(dǎo)體元件的溝道區(qū)域的間隔與閾值電壓改善的關(guān)系的特性圖。
圖10是用于說明第一實(shí)施方式的半導(dǎo)體元件的溝道區(qū)域的寬度與閾值電壓改善的關(guān)系的特性圖。
圖11是用于說明使第一實(shí)施方式的半導(dǎo)體元件的溝道區(qū)域的高度變化時(shí)的溝道長(zhǎng)度與閾值電壓的關(guān)系的特性圖。
圖12~圖19是用于階段性地說明第一以及第八實(shí)施方式的半導(dǎo)體元件的制造工序的剖面圖。
圖20是用于說明第二實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)的斜視圖。
圖21是沿著圖20的C-C，線的半導(dǎo)體元件的剖面圖。
圖22是沿著圖20的D-D，線的半導(dǎo)體元件的剖面圖。
圖23~圖24是用于階段性地說明第二實(shí)施方式的半導(dǎo)體元件的制造工序的剖面圖。
圖25是用于說明第三實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)的斜視圖。
圖26是沿著圖25的E-E，線的剖面圖。
圖27~圖32是用于階段性地說明第三實(shí)施方式的半導(dǎo)體元件的制造工序的剖面圖。
圖33是用于說明第四實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)的斜視圖。圖34是沿著圖33的G-G，線的剖面圖。圖35是沿著圖33的H _ H，線的剖面圖。圖36是沿著圖33的I-I，線的剖面圖。
10圖37~圖48是用于說明第四實(shí)施方式的半導(dǎo)體元件的制造工序的剖面圖。
圖49是用于說明第五以及第九實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)的斜視圖。
圖50是沿著圖49的J-J，線的剖面圖。圖51是沿著圖49的K-K，線的剖面圖。
圖52~圖58是用于階段性地說明第五以及第九實(shí)施方式的半導(dǎo)體元件的制造工序的剖面圖。
圖59是用于說明第六實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)的斜視圖。圖60是沿著圖59的L-L，線的剖面圖。
圖61~圖64是用于階段性地說明第六實(shí)施方式的半導(dǎo)體元件的制造工序的剖面圖。
圖65是用于說明第七實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)的斜視圖。圖66是沿著圖65的N-N，線的剖面圖。圖67是沿著圖65的O-O，線的剖面圖。圖68是沿著圖65的P-P，線的剖面圖。
圖69~圖78是用于階段性地說明第七實(shí)施方式的半導(dǎo)體元件的制造工序的剖面圖。
圖79是用于說明第十實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)的斜視圖。圖80是沿著圖79的U-U，線的剖面圖。圖81是沿著圖79的V-V，線的剖面圖。
圖82~圖88是用于階段性地說明本發(fā)明的第十實(shí)施方式的半導(dǎo)體元件的制造工序的剖面圖。
圖89是用于說明第十一實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)的斜視圖。圖90是沿著圖89的W-W，線的剖面圖。圖91是沿著圖89的X-X，線的剖面圖。
圖92~圖99是用于階段性地說明第十一實(shí)施方式的半導(dǎo)體元件的制造工序的剖面圖。
圖IOO是用于說明第十二以及第十三實(shí)施方式所示的半導(dǎo)體裝置的電路圖。
圖101是用于說明圖100的電路圖中的記號(hào)的圖。圖102是用于說明本發(fā)明的第十四以及第十五實(shí)施方式所示的半導(dǎo)體裝置的電路圖。
圖103是用于說明圖102的電路圖中的記號(hào)的圖。
具體實(shí)施例方式
根據(jù)由此說明的本發(fā)明的實(shí)施方式，可以提高柵電極針對(duì)溝道區(qū)域的電位的控制性，由此，可以實(shí)現(xiàn)抑制短溝道效應(yīng)，并且具有高電';充馬區(qū)動(dòng)力的半導(dǎo)體元件(semiconductor component)。
以下，使用附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行詳細(xì)說明。另外，在全部實(shí)施方式的結(jié)構(gòu)附圖中，省略而未示出層間絕緣膜、布線金屬等。另外，比例尺并非正確。在制造方法中對(duì)n型的半導(dǎo)體元件的情況進(jìn)行了說明，但即使在p型的元件的情況下只要顛倒雜質(zhì)的導(dǎo)電類型，則也可以完全同樣地實(shí)施。進(jìn)而，本發(fā)明不限于以下的實(shí)施方式，可以進(jìn)行各種變更來使用。(第一實(shí)施方式)
圖1示意地示出第一實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)。圖2和圖3分別示出沿著圖1的A-A，線、B-B，線的剖面。對(duì)于圖2中的W、X、 Y、 Z，在后面敘述。
在本實(shí)施方式的半導(dǎo)體元件中，在半導(dǎo)體基板1上形成有絕緣區(qū)域2，在絕緣區(qū)域2上形成有細(xì)線狀的半導(dǎo)體層。在半導(dǎo)體層中形成的源/漏區(qū)域6之間形成有溝道區(qū)域3，在溝道區(qū)域3的上表面與左右的側(cè)面上形成有柵絕緣膜4。在柵絕緣膜4之上，形成有柵電極5。溝道區(qū)域3的寬度被形成為小于等于由溝道區(qū)域中的雜質(zhì)濃度決定的最大耗盡層寬度的二倍，且被形成為絕緣區(qū)域2的表面中的介電常數(shù)低于氧化硅的介電常數(shù)。
此處，在本實(shí)施方式中，"由溝道區(qū)域中的雜質(zhì)濃度決定的最大耗盡層寬度"意味著，在包括與溝道區(qū)域相等的濃度的雜質(zhì)的具有充分的厚度的半導(dǎo)體基板中，在基板的表面與背面之間，施加與將硅的禁帶
寬度(l.lev)除以元電荷(elementary electric charge ) (1.6xlO_19C)而得到的值相等的電壓時(shí)形成的耗盡層的寬度。
如果將溝道區(qū)域的寬度設(shè)定成小于等于"由溝道區(qū)域中的雜質(zhì)濃度決定的最大耗盡層寬度"的二倍，則通過柵電極與溝道區(qū)域的上表面以及左右的面之間形成的電容耦合，利用柵電極控制溝道區(qū)域的電位。由此，與平面結(jié)構(gòu)的元件相比，極其有效地抑制短溝道效應(yīng)。
在如圖l所示構(gòu)成元件時(shí)，即使僅在細(xì)線狀地形成的半導(dǎo)體層的溝道區(qū)域3之上形成柵電極5的情況下，溝道區(qū)域3的側(cè)面與柵電極5之間的電容耦合增大。其結(jié)果，柵電極5針對(duì)溝道區(qū)域3的電位的控制性提高，抑制短溝道效應(yīng)。以下對(duì)其進(jìn)行詳細(xì)說明。
首先，如圖4示意地考慮一般的介電常數(shù)的不連續(xù)面。圖4的實(shí)線的上方的介電常數(shù)設(shè)為￡,，下方的介電常數(shù)設(shè)為￡2。此處示出&>s2的情況。如果考慮貫穿不連續(xù)面的電力線，將不連續(xù)面的兩側(cè)的電力線與不連續(xù)面的法線所成的角度分別設(shè)為eP 02，則tan( e！)/tan( 92)=￡1/￡2成立。因此，如果考慮￡1為某特定的值的情況，則￡2越小，成為越大的值。即在介電常數(shù)的不連續(xù)面的介電常數(shù)為￡1的一側(cè)，電力線與不連續(xù)面接近平行。在本發(fā)明的實(shí)施方式中，利用該現(xiàn)象。
圖5A和圖5B示意地示出圖1中的A-A，處的剖面的僅將溝道區(qū)域3附近放大的部分。另外，在圖中省略了支撐半導(dǎo)體基板l的圖示。另外僅描繪出一個(gè)溝道區(qū)域3。圖5A示出絕緣區(qū)域2的介電常數(shù)為某特定的值的情況，圖5B示出絕緣區(qū)域2的介電常數(shù)比圖5A低的情況。另外，在圖中僅在柵絕緣膜4中示出電力線。
如果對(duì)圖5A所示的情況與圖5B所示的情況進(jìn)行比較，則根據(jù)使用圖4說明的介電常數(shù)的不連續(xù)面的法線與電力線所成的角的性質(zhì)，圖5B與圖5A相比，從柵電極出來的電力線與柵絕緣膜4和絕緣區(qū)域2的界面交叉時(shí)與界面更接近平行。
由此，在圖5B所示的情況下，為風(fēng)5A所示的情況相比，從柵電極出來的電力線向溝道區(qū)域3的一方彎曲。其結(jié)果，對(duì)于溝道區(qū)域的側(cè)面與柵電極之間形成的電容耦合，與5A相比圖5B成為更大的值。
根據(jù)這樣的理由，在本發(fā)明的半導(dǎo)體元件中，即使僅在細(xì)線狀地形成的溝道區(qū)域3之上形成了柵電極5的情況下，溝道區(qū)域3的側(cè)面與柵電極5之間的電容耦合也增大。其結(jié)果，柵電極5針對(duì)溝道區(qū)域3的電位的控制性提高，抑制短溝道效應(yīng)。
在將以往使用的氧化硅用作絕緣區(qū)域2的情況下，如果將絕緣區(qū)域2的介電常數(shù)設(shè)定得比氧化硅低，則可以構(gòu)筑與以往的半導(dǎo)體元件相比短溝道效應(yīng)械j中制的元件。
除了以上結(jié)果，如果還形成多個(gè)溝道區(qū)域3,則不僅可以提高電流驅(qū)動(dòng)力，而且還可以縮短溝道區(qū)域3的間隔Y (參照?qǐng)D2)而形成為狹窄到小于等于柵絕緣膜4的物理膜厚W (參照?qǐng)D2)的二倍。由此，可以進(jìn)一步提高元件的電流驅(qū)動(dòng)力。
另外，此處假設(shè)n型的半導(dǎo)體元件，并描述成從柵電極5出來電力線，但不限于此。即使在p型元件的情況下，作為將極性顛倒的結(jié)果，除了電力線的朝向顛倒以外，得到與n型元件完全同樣的效果。
關(guān)于短溝道效應(yīng)，進(jìn)行使用了數(shù)值仿真的研究，以下示出其結(jié)果。仿真中使用的元件是溝道區(qū)域的剖面為邊長(zhǎng)10nm的正方形、柵絕緣膜的相對(duì)介電常數(shù)為19.5 (即氧化硅的五倍)且溝道區(qū)域上的物理膜厚為5nm的元件。即柵絕緣膜的氧化膜換算膜厚(equivalent oxidethickness)為lnm。此處，氧化膜換算膜厚是指，將物理膜厚與氧化硅的相對(duì)介電常數(shù)(3.9)之積除以其絕緣膜的相對(duì)介電常數(shù)而得到的值。對(duì)這樣的結(jié)構(gòu)的元件進(jìn)行三維仿真。
圖6和圖7分別示出閾值電壓與S-factor針對(duì)溝道長(zhǎng)度的依賴性。首先，在觀察圖6時(shí)，根據(jù)短溝道效應(yīng)，伴隨溝道長(zhǎng)度減少，閾值電壓降低。在本實(shí)施方式中將絕緣區(qū)域的相對(duì)介電常數(shù)設(shè)為1.0 (用o表示)，與將絕緣區(qū)域的相對(duì)介電常數(shù)設(shè)為作為氧化硅的值的3.9的以往技術(shù)的元件(用口表示)進(jìn)行比較，在本研究中可知有效地抑制了短溝道效應(yīng)。
接下來在觀察圖7時(shí)，根據(jù)短溝道效應(yīng)，伴隨溝道長(zhǎng)度減少，S
14-factor增大。在將絕緣區(qū)域的相對(duì)介電常數(shù)設(shè)為1.0的本實(shí)施方式 (用o表示)中，與將絕緣區(qū)域的相對(duì)介電常數(shù)設(shè)為作為氧化硅的值 的3.9的以往技術(shù)的元件(用[D表示)相比S-factor更小，可知有效 地抑制了短溝道效應(yīng)。
如上所述，在本實(shí)施方式的半導(dǎo)體元件中，示出有效地抑制了短 溝道效應(yīng)。因此，特別是在形成多個(gè)溝道區(qū)域的元件中，能夠同時(shí)實(shí) 現(xiàn)將溝道區(qū)域的間隔Y減小成比柵絕緣膜的物理膜厚W的二倍窄、 和抑制短溝道效應(yīng)，其結(jié)果可以提供具有高電流驅(qū)動(dòng)力的高性能的半 導(dǎo)體元件。
另外，在絕緣區(qū)域2之上形成有溝道區(qū)域3的元件中，不限于細(xì) 線結(jié)構(gòu)的元件，而通過降低絕緣區(qū)域2的介電常數(shù)，抑制短溝道效應(yīng)。 其可以如下那樣解釋。如果降低絕緣區(qū)域的介電常數(shù)，則由于貫穿絕 緣區(qū)域的電力線，形成于漏區(qū)域6與溝道區(qū)域3之間的電容耦合變?nèi)酢?因此漏區(qū)域6針對(duì)溝道區(qū)域3的電位的影響變?nèi)?，其結(jié)果柵電極5針 對(duì)溝道區(qū)域3的電位的控制性提高。
在本實(shí)施方式的元件中也存在與上述同樣的效果，但如本實(shí)施方 式，在細(xì)線狀地形成有溝道區(qū)域的元件中，存在使用圖5A和圖5B說 明的柵電極5與溝道區(qū)域3的側(cè)面之間形成的電容耦合變強(qiáng)這樣的不 同效果。為了定量地考察該情況，進(jìn)行使用了仿真的研究，以下示出 其結(jié)果。
在本實(shí)施方式中，將絕緣區(qū)域2的相對(duì)介電常數(shù)為1.0的情況和 為3.9的情況的閾值電壓之差稱為"閾值電壓降低的改善"。如果降低 絕緣區(qū)域2的介電常數(shù)，則由于貫穿絕緣區(qū)域2的電力線，形成在漏 區(qū)域6與溝道區(qū)域3之間的電容耦合變?nèi)?，所以抑制短溝道效?yīng)。
首先，為了調(diào)查上述效果，對(duì)具有圖3所示的剖面、且沿著溝道 的寬度方向具有一樣的結(jié)構(gòu)的元件，進(jìn)行二維的仿真。在該結(jié)構(gòu)的元 件中，不存在溝道區(qū)域3的側(cè)面，所以在"閾值電壓降低的改善，，中， 如果降低絕緣區(qū)域2的介電常數(shù)，則由于貫穿絕緣區(qū)域2的電力線， 形成在漏區(qū)域6與溝道區(qū)域3之間的電容耦合變?nèi)?，所以僅得到抑制了短溝道效應(yīng)的效果。
如果制成上述結(jié)果與在圖6和圖7示出其結(jié)果的位置的還考慮了 溝道區(qū)域3的側(cè)面的三維仿真的結(jié)果之差，則在"閾值電壓降低的改 善"中，得到使用圖5A和圖5B說明的形成在柵電極5與溝道區(qū)域3 的側(cè)面之間的電容耦合變強(qiáng)的效果。圖8示出在該"閾值電壓降低的改 善，，中，使用圖5A和圖5B說明的"通過形成在柵電極5與溝道區(qū)域3 的側(cè)面之間的電容耦合變強(qiáng)而得到的效果"的針對(duì)溝道長(zhǎng)度的依賴性。
在觀察圖8時(shí)，可知在"閾值電壓降低的改善"中，有效地得到使 用圖5A和圖5B說明的"通過形成在柵電極與溝道區(qū)域的側(cè)面之間的 電容耦合變強(qiáng)而得到的效果"。因此本實(shí)施方式與簡(jiǎn)單地組合將絕緣區(qū) 域的介電常數(shù)設(shè)定得較低和細(xì)線狀地形成溝道區(qū)域本質(zhì)上不同。
圖9示出在"閾值電壓降低的改善"中，使用圖5A和圖5B說明的 "通過形成在柵電極5與溝道區(qū)域3的側(cè)面之間的電容耦合變強(qiáng)而得到 的效果"的針對(duì)溝道區(qū)域3的間隔Y (圖2)的依賴性。仿真中使用的 元件是溝道區(qū)域3的剖面為邊長(zhǎng)10nm的正方形(即X-10nm)、柵 絕緣膜4的相對(duì)介電常數(shù)為19.5且溝道區(qū)域3上的物理膜厚W為 5nm、絕緣區(qū)域2的相對(duì)介電常數(shù)為1.0至3.9的元件，作為參數(shù)，元 件的溝道長(zhǎng)度從30nm至100nm為止變化。
在觀察圖9時(shí)，如果溝道區(qū)域3的間隔Y擴(kuò)大，則在"閾值電壓 降低的改善"中，使用圖5A和圖5B說明的"通過形成在柵電極5與溝 道區(qū)域3的側(cè)面之間的電容耦合變強(qiáng)而得到的效果，，減少，如果溝道區(qū) 域3的間隔Y成為20nm左右，則喪失。
上述現(xiàn)象可以如下說明。溝道區(qū)域3的間隔越寬，通過由于貫穿 與溝道區(qū)域3的側(cè)面相接而存在的柵絕緣膜4的電力線，而形成在溝 道區(qū)域3與漏區(qū)域6之間的電容耦合，溝道區(qū)域3的電位被漏區(qū)域6 的電位影響的程度增加。其結(jié)果，柵電極5針對(duì)溝道區(qū)域3的電位的 控制性變?nèi)酢?br> 在圖9中在YS20nm處表現(xiàn)出閾值電壓的降>[氐歉果。由于X-10nm，所以成為X/Y^0.5。電容耦合的程度在元件的相似變換中大致
16恒定，所以可知優(yōu)選的是將溝道區(qū)域3的寬度X除以溝道區(qū)域的間隔 Y而得到的值大于等于0.5。
接下來，考慮在"閾值電壓降低的改善"中，使用圖5A和圖5B說 明的"通過形成在柵電極5與溝道區(qū)域3的側(cè)面之間的電容耦合變強(qiáng)而 得到的效果，，在全部"閾值電壓降低的改善"中所占的比率。圖10示出 該比率針對(duì)溝道區(qū)域3的寬度X的依賴性。仿真中使用的元件是溝道 區(qū)域3的高度Z和間隔Y都為10nm、柵絕緣膜4的相對(duì)介電常數(shù)為 19.5且溝道區(qū)域3上的物理膜厚W為5nm、絕緣區(qū)域2的相對(duì)介電 常數(shù)為1.0至3.9的元件，作為參數(shù)，元件的溝道長(zhǎng)度從30nm至100nm 為止變化。
在觀察圖10時(shí)，可知隨著溝道區(qū)域3的寬度增大，在"閾值電壓 降低的改善"中，使用圖5A和圖5B說明的"通過形成在柵電極5與溝 道區(qū)域3的側(cè)面之間的電容耦合變強(qiáng)而得到的效果"在全部"閾值電壓 降低的改善"中所占的比率減少，如果溝道區(qū)域3的寬度X成為30nm 左右，則與溝道區(qū)域3的寬度為10nm的情況相比減半。
上述現(xiàn)象的原因?yàn)椋殡S溝道區(qū)域3的寬度擴(kuò)大，溝道區(qū)域3的 側(cè)面的影響變?nèi)?，其結(jié)果在"閾值電壓降低的改善"中，使用圖5A和 圖5B說明的"通過形成在柵電極5與溝道區(qū)域3的側(cè)面之間的電容耦 合變強(qiáng)而得到的效果"減少。如上所述，在Y-10nm且溝道區(qū)域3的 寬度X小于等于30nm時(shí)，效果顯著。電容耦合的程度在元件的相似 變換中大致恒定，所以可知優(yōu)選的是將溝道區(qū)域的寬度除以溝道區(qū)域 的間隔而得到的值、即把圖2的X除以Y得到的值小于等于3。
此處，細(xì)線結(jié)構(gòu)的元件通過柵電極5從上和左右這三個(gè)方向控制 溝道區(qū)域3的電位，而提高柵電極5針對(duì)溝道區(qū)域3的電位的控制性。 因此，如果溝道區(qū)域3的高度過高，則喪失該優(yōu)點(diǎn)。此處，溝道區(qū)域 3的高度是指，與半導(dǎo)體基板的表面垂直地測(cè)量的溝道區(qū)域的長(zhǎng)度、 即用圖2的Z表示的長(zhǎng)度。
圖.ll示,出閾值電壓針對(duì)溝道長(zhǎng)度的依賴性。仿真中使用的元件是 溝道區(qū)域3的寬度X和間隔Y都為10nm、柵絕緣膜4的相對(duì)介電常數(shù)為19.5且溝道區(qū)域3上的物理膜厚W為5nm、絕緣區(qū)域2的相對(duì) 介電常數(shù)為1.0的元件，作為參數(shù)，溝道區(qū)域3的高度Z從10nm至 15nm為止變化。另外，還同時(shí)示出溝道區(qū)域3的高度Z為10nm、絕 緣區(qū)域2的相對(duì)介電常數(shù)為3.9的元件的結(jié)果(用黑圏表示)。
在觀察圖11時(shí)，在溝道區(qū)域3的高度Z為15nm的元件中，溝道 長(zhǎng)度30nm的元件的閾值電壓與溝道長(zhǎng)度100nm的元件相比成為大約 低1.0V的值。即，與溝道長(zhǎng)度的減少相伴的閾值電壓的降低成為與針 對(duì)溝道長(zhǎng)度30nm左右的元件預(yù)想的電源電壓大致相同程度(例如參 照 International Technology Roadmap for Semiconductors 2006 Update, Process Integration, Devices & Structures )。
在溝道區(qū)域的寬度X為10nm、溝道區(qū)域3的高度Z為15nm的 元件中，如果設(shè)為閾值電壓降低的容許值為上述程度(1.0V)，則由 于電容耦合的程度在元件的相似變換中大致恒定，所以可知將溝道區(qū) 域的高度Z除以溝道區(qū)域的寬度X而得到的值優(yōu)選小于等于1.5。
進(jìn)而在觀察圖11時(shí)，溝道區(qū)域的高度為12nm的元件提供與溝道 區(qū)域的高度和寬度同樣為10nm、且絕緣區(qū)域2的相對(duì)介電常數(shù)為3.9 的元件大致相同程度的值。即，降低絕緣區(qū)域2的相對(duì)介電常數(shù)的優(yōu) 點(diǎn)幾乎喪失。電容耦合的程度由于在元件的相似變換中大致恒定，所 以可知將溝道區(qū)域的高度Z除以溝道區(qū)域的寬度X而得到的值小于等 于1.2更優(yōu)選。
接下來，對(duì)本實(shí)施方式的半導(dǎo)體元件的制造方法進(jìn)行說明。在圓 12至圖15中示出圖1的A-A，處的剖面。首先如圖12所示，在第一 硅基板7上，例如使用SBU氣體、SF4氣體、氧氣、Ar (氬)氣體， 例如利用化學(xué)氣相生長(zhǎng)法(chemical vapor deposition m"hod )(以 下記為CVD法)等方法，形成例如厚度50011111的包括例如12原子數(shù) (atomic) %的氟的氧化硅膜8。
接下來如圖13所示，例如以能量65keV、劑量5xl016/cm2注入例 如H (氫LI矛9。接下來在包含氟的氧化硅模8上粘貼第二硅J4！ 10。接下來如圖14所示，例如通過實(shí)施500。C的熱工序，去除第一硅 基板7的一部分。之后進(jìn)行表面的平坦化。另外，本圖以后的圖與圖 12、圖13上下顛倒。這樣第二硅基板10成為支撐半導(dǎo)體基板1，上 述包含氟的氧化硅8成為絕緣區(qū)域2。
接下來如圖15所示，向第一硅基板7中例如以5keV的能量、 lxl(P/cir^的劑量注入B (硼)離子。接下來通過對(duì)第一硅基板7例 如實(shí)施反應(yīng)性離子蝕刻法(reactive ion etching method )(以下記為 RIE法)等各向異性蝕刻，形成例如寬度為10nm的半導(dǎo)體層11。
以下，在圖16至圖19中示出圖1的B-B，處的剖面。首先，如 圖16所示，通過例如使用CVD法等方法，在包括半導(dǎo)體層11的絕 緣區(qū)域2整個(gè)面上，形成例如厚度為5nm的例如氧化鉿膜12。
接下來如圖17所示，例如通過使用CVD法等方法，在氧化鉿膜 12整個(gè)面上，形成例如厚度為10nm的例如W (鴒)膜13。
接下來如圖18所示，例如通過實(shí)施RIE法等各向異性蝕刻，加 工W膜13以及氧化鉿膜12而形成柵絕緣膜4以及柵電極5。
接下來如圖19所示，通過例如以10keV的能量、lxl0"/cm2的劑 量注入例如A s (砷)離子，形成源/漏區(qū)域6以及其之間的溝道區(qū)域3 。
形成圖l所示的本發(fā)明的半導(dǎo)體元件。
如果使用光蝕刻法(photo engraving process )等方法僅向基板內(nèi) 的特定區(qū)域?qū)腚s質(zhì)，則本實(shí)施方式的制造方法還可以同樣地適用于 互補(bǔ)型的情況。另外，還可以用于將這些作為一部分包括的半導(dǎo)體裝 置。
另外，在本實(shí)施方式中僅示出了單一的半導(dǎo)體元件的形成工序， 但除了羊一的半導(dǎo)體元件以外，還可以用于作為還包括場(chǎng)效應(yīng)晶體管、 雙極型晶體管、單一電子晶體管等有源元件、或者電阻、二極管、電 感、電容器等無(wú)源元件、或者半導(dǎo)體存儲(chǔ)元件、或者例如使用了鐵電 體的元件、使用,X磁性體的元件的半導(dǎo)體裝置的一部分，形成半導(dǎo)體 元件的情況。同樣地還可以適用于作為OECI ( opto-electricalintegrated circuit) 、 MEMS ( Micro Electro Mechanical System )的 一部分形成半導(dǎo)體元件的情況。
另外，在本實(shí)施方式中，將As用作用于形成n型半導(dǎo)體層的雜 質(zhì)，將B用作用于形成p型半導(dǎo)體層的雜質(zhì)，但也可以用其他V族雜 質(zhì)用作用于形成n型半導(dǎo)體層的雜質(zhì)或?qū)⑵渌鸌II族雜質(zhì)用作用于形 成p型半導(dǎo)體層的雜質(zhì)。另外，也可以以包含它們的化合物的形式導(dǎo) 入III族、V族的雜質(zhì)。
另外，在本實(shí)施方式中，使用離子注入向源/漏導(dǎo)入了雜質(zhì)，但除 了離子注入以外也可以例如使用固相擴(kuò)散或氣相擴(kuò)散等方法。另外， 也可以使用使含有雜質(zhì)的半導(dǎo)體淀積、生長(zhǎng)等方法。另外，也可以淀 積含有雜質(zhì)的半導(dǎo)體。如果使用離子注入的方法，則易于形成包括n 型元件和p型元件的互補(bǔ)型的半導(dǎo)體裝置，如果使用淀積含有雜質(zhì)的 半導(dǎo)體、固相擴(kuò)散或氣相擴(kuò)散等方法導(dǎo)入雜質(zhì)，則易于實(shí)現(xiàn)高的雜質(zhì) 濃度。
另外，在本實(shí)施方式中，未進(jìn)行用于調(diào)節(jié)元件的閾值電壓的雜質(zhì) 導(dǎo)入，但也可以與向第一珪基板7導(dǎo)入雜質(zhì)獨(dú)立地，導(dǎo)入用于調(diào)節(jié)閾 值電壓的雜質(zhì)。由此，易于將閾值電壓設(shè)定成期望的值。另外，根據(jù) 本實(shí)施方式，可實(shí)現(xiàn)工序的簡(jiǎn)化。
另外，在本實(shí)施方式中，示出了存在二個(gè)溝道區(qū)域的例子，但不 限于此，也可以存在大于等于三個(gè)溝道區(qū)域，也可以僅存在一個(gè)。流 過元件的全部電流是流過各個(gè)溝道區(qū)域的電流之和，所以如果存在多 個(gè)溝道區(qū)域，則得到高電流驅(qū)動(dòng)力。
另外，在本實(shí)施方式中，示出了單漏(single-drain)結(jié)構(gòu)的元件， 但還可以構(gòu)筑單漏結(jié)構(gòu)以外的例如外延結(jié)構(gòu)的元件。另外也可以構(gòu)筑 暈圏(halo)結(jié)構(gòu)等的元件。如果設(shè)為這樣的結(jié)構(gòu)，則元件針對(duì)短溝 道效應(yīng)的抵抗性進(jìn)一步提高，所以是優(yōu)選的。
另外，在本實(shí)施方式中，在加工了柵電極、柵絕緣膜之后形成了 源/漏區(qū)域，但不限于此順序，也可以按照相反的順序進(jìn)行。有時(shí)根據(jù) 柵電極、柵絕緣膜的材質(zhì)，實(shí)施熱工序并不優(yōu)選。在這樣的情況下，
20優(yōu)選在加工柵電極、柵絕緣膜之前，對(duì)源/漏區(qū)域?qū)腚s質(zhì)、并實(shí)施活 性化的熱工序。
另外，在本實(shí)施方式中，使用鴒來形成柵電極，但也可以使用其 他金屬形成。另外也可以使用單晶硅、非晶硅等半導(dǎo)體、包含金屬的 化合物等、或它們的疊層等形成。如果使用半導(dǎo)體形成柵電極，則易
于控制閾值電壓，并且在形成互補(bǔ)型的半導(dǎo)體裝置的情況下對(duì)n型元 件和p型元件都可以容易地將闊值電壓設(shè)定成期望的值。另外，如果 使用金屬、包含金屬的氧化物形成柵電極，則柵電極的電阻被抑制， 得到元件的高速動(dòng)作，所以是優(yōu)選的。另外，如果用金屬形成柵電極， 則不易進(jìn)行氧化反應(yīng)，所以柵電極、溝道區(qū)域與絕緣膜的界面處的能 級(jí)被抑制。這樣，金屬柵電極具有界面的控制性優(yōu)良這樣的優(yōu)點(diǎn)。
另外，在本實(shí)施方式中，使用在淀積了其材料之后實(shí)施各向異性 蝕刻的方法來形成4冊(cè)電極，但例:^也可以4吏用鑲嵌工藝(damascene process )這樣的嵌入方法來形成。在形成柵電極之前形成源/漏區(qū)域的 情況下，如果使用鑲嵌工藝，則自匹配地形成源/漏區(qū)域和柵電極，所 以是優(yōu)選的。
另外，在本實(shí)施方式中，對(duì)于流過元件的電流的主方向(細(xì)線結(jié) 構(gòu)的線方向)上測(cè)量的柵電極的長(zhǎng)度，在柵電極的上部和下部都相等， 但不限于此。例如也可以i殳為測(cè)量柵電極的上部的長(zhǎng)度比測(cè)量下部的 長(zhǎng)度長(zhǎng)的字母"T"字那樣的形狀。在該情況下得到可以降低柵電阻的 這樣的優(yōu)點(diǎn)。
另外，雖然在本實(shí)施方式中未明示，但對(duì)于用于布線的金屬層的 形成，也可以例如使用濺射法來進(jìn)行，也可以使用淀積法來進(jìn)行。另 夕卜，也可以使用金屬的選擇生長(zhǎng)等方法，也可以使用鑲嵌(damascene) 法。另夕卜，對(duì)于布線金屬的材料，例如也可以使用含有硅的鋁(Al)、 銅(Cu)等金屬。由于Cu的電阻率低，所以是特別優(yōu)選的。
另外，在本實(shí)施方式中，未提到硅化物(silicide)工序，但也可 以在源/漏區(qū)域上形成硅化物.層。另外，也可以使用在源/漏區(qū)域上使 包含金屬的層淀積或生長(zhǎng)等方法。此時(shí)因?yàn)樵?漏區(qū)域的電阻被降低，
21所以是優(yōu)選的。另外，在用多晶硅形成柵電極的情況下，也可以對(duì)柵
電極實(shí)施硅化(silicidation)。在該情況下如果實(shí)施硅化，則柵電阻 被降低，所以是優(yōu)選的。另外，也可以使用抬高(elevate)結(jié)構(gòu)。由 于利用抬高結(jié)構(gòu)也可以降低源/漏區(qū)域的電阻，所以是優(yōu)選的。
另外，在本實(shí)施方式中，柵電極的上部為使電極露出的結(jié)構(gòu)，但 也可以在上部例如設(shè)置氧化硅、氮化硅、氧氮化硅等絕緣物。特別是 在使用包含金屬的材料形成柵電極、且在源/漏區(qū)域上形成硅化物層的 情況等、在制造工序的途中需要保護(hù)柵電極的情況下，必需在柵電極 的上部設(shè)置氧化硅、氮化硅、氧氮化(oxynitride)硅等保護(hù)材料。
另外，在本實(shí)施方式中，將氧化鉿膜用作柵絕緣膜，但也可以使 用氧化硅膜、氧氮化硅膜等絕緣膜、它們的疊層等其他絕緣膜。如果 在絕緣膜中存在氮，則在將含有雜質(zhì)的多晶硅用作柵電極的情況下， 雜質(zhì)在基板中擴(kuò)散的情況被抑制。因此，閾值電壓的偏差被抑制，所 以是優(yōu)選的。
另一方面，如果使用氧化硅，則與柵電極的界面的界面能級(jí)、絕 緣膜中的固定電荷少，所以元件特性的偏差被抑制。另外，在將某物 質(zhì)的氧化物用作絕緣膜等的情況下，也可以使用首先形成該物質(zhì)的膜， 并將其氧化等方法。另外，也可以在不一定伴隨升溫的激勵(lì)狀態(tài)的氧 氣中暴露。如果使用在不伴隨升溫的激勵(lì)狀態(tài)的氧氣中暴露這樣的方 法來形成，則溝道區(qū)域中的雜質(zhì)通過擴(kuò)散而改變濃度分布的現(xiàn)象被抑 制，所以是優(yōu)選的。
進(jìn)而在使用氧氮化硅的情況下，也可以通過首先形成氧化硅膜， 之后在包括升溫狀態(tài)或激勵(lì)狀態(tài)的氮的氣體中暴露，而向絕緣膜中導(dǎo) 入氮。如果使用在不伴隨升溫的激勵(lì)狀態(tài)的氮?dú)庵斜┞哆@樣的方法來 形成，則溝道區(qū)域中的雜質(zhì)通過擴(kuò)散而改變濃度分布的現(xiàn)象被抑制， 所以是優(yōu)選的?；蛘撸部梢酝ㄟ^首先形成氮化硅膜，之后在包括升 溫狀態(tài)或激勵(lì)狀態(tài)的氧的氣體中暴露而向絕緣膜中導(dǎo)入氧。如果使用 在不伴隨升溫的激勵(lì)狀態(tài)的氧氣,承瀑露這樣的方法來形成，則溝道區(qū) 域中的雜質(zhì)通過擴(kuò)散而改變濃度分布的現(xiàn)象被抑制，所以是優(yōu)選的。另夕卜，也可以4吏用Hf( hafnium ) 、 Zr ( zirconium ) 、 Ti (titan )、 Sc ( scandium ) 、 Y ( yttrium ) 、 Ta (tantalum ) 、 Al ( aluminium )、 La( lanthanum )、 Ce( cerium )、 Pr( praseodymium )、或鑭(lanthanoid )
系金屬元素等的氧化物、或包含以這些元素為首的各種元素的硅酸鹽 (silicate)材料、或使它們還含有氮的絕緣膜的高電介體膜、或它們
的疊層等其他絕緣膜。
本實(shí)施方式的本質(zhì)在于，柵絕緣膜的介電常數(shù)比絕緣區(qū)域的表面 的介電常數(shù)高，因此靠近柵絕緣膜地形成的絕緣區(qū)域的介電常數(shù)越低、 而且靠近絕緣區(qū)域地形成的柵絕緣膜的介電常數(shù)越高，則得到越有效 的效果。特別地，優(yōu)選的是柵絕緣膜的介電常數(shù)高于在以往技術(shù)中用 于柵絕緣膜中的氧化硅。例如Hf、 Zr、 Ti、 Sc、 Y、 Ta、 Al、 La、 Ce、 Pr、或鑭系的金屬元素等的氧化物、或包含以這些元素為首的各 種元素的硅酸鹽材料、或使它們還含有氮的絕緣膜等高電介體膜由于 具有與氧化硅、氮化硅、氧氮化硅等相比高的介電常數(shù)，所以優(yōu)選在 柵絕緣膜中使用這些材料。
另外，絕緣膜的形成方法不限于CVD法，也可以使用熱氧化法 等方法、蒸鍍法、濺射法、外延(epitaxial)生長(zhǎng)法等其他方法。
另外，在本實(shí)施方式中，使用含有氟的氧化硅形成了絕緣區(qū)域， 但也可以使用其他材料來形成。在本實(shí)施方式中示出的包含氟的氧化 硅的相對(duì)介電常數(shù)為3.2~3.6左右，低于氧化硅，所以是優(yōu)選的。另 外，例如旋涂玻璃(spin-on glass )的相對(duì)介電常數(shù)為2.5 ~ 3.5左右， 低于含有氟的氧化硅的相對(duì)介電常數(shù)的3.2~3.6左右，所以是更優(yōu)選 的。
另夕卜，例如添力口了氟的非晶碳(amorphous carbon )的相對(duì)介電 常數(shù)低至2.3左右，所以是更優(yōu)選的。另外，例如添加了氟的聚酰亞 胺的相對(duì)介電常數(shù)低至2.7~2.8左右，所以是優(yōu)選的。另一方面，本 實(shí)施方式中使用的含有氟的氧化硅由于是與以往的半導(dǎo)體元件、半導(dǎo) 體裝置的制造工序中經(jīng)常使用的氧化茲類似的材料，所以具有易于處 理這樣的優(yōu)點(diǎn)。
23另外，在本實(shí)施方式中未提到柵側(cè)壁，但也可以在柵電極中設(shè)置 側(cè)壁絕緣膜。特別是在用高介電常數(shù)材料形成柵絕緣膜的情況下，如 果用高介電常數(shù)材料設(shè)置柵側(cè)壁，則柵電極的下端角附近處的柵絕緣 膜中的電場(chǎng)被緩和，所以提高柵絕緣膜的可靠性，所以是優(yōu)選的。
另外，在本實(shí)施方式中，未提到柵電極形成后的后氧化，但鑒于 柵電極的材料等，如果可能，則也可以進(jìn)行后氧化工序。另外，不限 于后氧化，也可以使用例如藥液處理、在反應(yīng)性的氣體中暴露等方法， 來進(jìn)行將柵電極的角弄圓的處理。在可以進(jìn)行這些工序的情況下，由 此使柵電極的下端角部的電場(chǎng)被緩和，所以柵絕緣膜的可靠性提高， 所以是優(yōu)選的。
另外，雖然在本實(shí)施方式中未明示，但也可以將氧化硅膜用作層 間絕緣膜，也可以例如將低介電常數(shù)材料等氧化硅以外的物質(zhì)用作層 間絕緣膜。如果降低層間絕緣膜的介電常數(shù)，則元件的寄生電容被降 低，所以具有得到元件的高速動(dòng)作這樣的優(yōu)點(diǎn)。
另外，雖未提到接觸孑L，但還可以形成自匹配(self-align )接觸。 如果使用自匹配接觸，則可以降低元件的面積，所以集成度提高，所 以是優(yōu)選的。
如上所述，根據(jù)第一實(shí)施方式，形成在溝道區(qū)域的側(cè)面與柵電極 之間的電容耦合變強(qiáng)，所以即使僅在溝道區(qū)域之上形成柵電極的情況 下，也可以提高柵電極針對(duì)溝道區(qū)域的電位的控制性，抑制短溝道效 應(yīng)。因此，即使在形成多個(gè)溝道區(qū)域、且將溝道區(qū)域的間隔形成為比 柵絕緣膜的物理膜厚的二倍窄的情況下，也可以抑制短溝道效應(yīng)，其 結(jié)果，可以提供短溝道效應(yīng)被抑制且具有高電流驅(qū)動(dòng)力的高性能的半 導(dǎo)體元件。
(第二實(shí)施方式)
圖20示意地示出本發(fā)明的第二實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)。圖 21和圖22分別示出沿著該圖20的C-C，線、D-D，線的剖面。該半 導(dǎo)體元件與第一實(shí)施方式所示的半導(dǎo)體元瓶篇.同，其特征在于，絕緣 區(qū)域2為含有氟的氧化硅膜8與氧化硅膜14的疊層，其他與第一實(shí)施
24方式相同，所以省略重復(fù)的說明。
接下來，對(duì)本實(shí)施方式的半導(dǎo)體元件的制造方法進(jìn)行說明。另外
圖23和圖24示出圖20的C-C，處的剖面。首先，與第一實(shí)施方式的 圖12同樣地，在第一硅基板7上，例如使用SH4氣體、SF4氣體、氧 氣、Ar氣體，例如利用CVD法等方法，形成例如厚度為200nm的含 有例如12atomic。/。的氟的氧化硅膜8。接下來，在含有氟的氧化硅膜 8上，例如通過4吏用CVD法等方法，形成例如厚度300nm的氧化硅 膜14，得到圖23所示的結(jié)構(gòu)。
接下來如圖24所示，例如以能量65keV、劑量5xl016/cm2注入例 如H離子9。接下來，在氧化硅膜14上粘貼第二硅基板10。以后與 第一實(shí)施方式的圖14以后所示的工序相同。
在本實(shí)施方式示出的半導(dǎo)體元件中，如上所述，絕緣區(qū)域2被形 成為包含氟的氧化硅膜8與氧化硅膜14的疊層。進(jìn)而，在絕緣區(qū)域2 內(nèi)靠近柵絕緣膜4的 一側(cè)是使用介電常數(shù)低于氧化硅的含有氟的氧化 硅8形成的，所以與在第一實(shí)施方式中記述的內(nèi)容同樣地，溝道區(qū)域 3的側(cè)面與柵電極5之間的電容耦合增大，從而柵電極5針對(duì)溝道區(qū) 域3的電位的控制性提高。其結(jié)果即使僅在溝道區(qū)域3之上形成柵電 極5的元件中，也可以抑制短溝道效應(yīng)。
其結(jié)果，可以設(shè)置多個(gè)溝道區(qū)域3、且將其間隔設(shè)定成比柵絕緣 膜4的物理膜厚的二倍窄而提高電流驅(qū)動(dòng)力，同時(shí)可以抑制短溝道效 應(yīng)，可以構(gòu)筑具有高電流驅(qū)動(dòng)力且短溝道效應(yīng)被抑制的高性能的半導(dǎo) 體元件。
在本實(shí)施方式中，絕緣區(qū)域成為含有氟的氧化硅膜與氧化硅膜的 疊層。氧化硅膜是以往的半導(dǎo)體裝置中使用的材料，所以非常了解其 性質(zhì)。因此，具有與如第一實(shí)施方式所示例如使用含有氟的氧化硅膜 那樣的介電常數(shù)低的材料形成整個(gè)絕緣區(qū)域的情況相比，易于處理材 料這樣的優(yōu)點(diǎn)。另一方面，在如第一實(shí)施方式所述使用一種材料形成 絕緣區(qū)域2的情況下，具有制造工序簡(jiǎn)化這樣的應(yīng)點(diǎn)。
另外，在本實(shí)施方式中，在形成于第一半導(dǎo)體基板7上的含有氟的氧化硅膜8上形成氧化硅膜14，并在其上粘貼第二半導(dǎo)體基板10。 但是，不限于該方法，也可以在第一半導(dǎo)體基板7上形成了含有氟的 氧化硅膜之后，將在表面上形成有氧化硅膜的第二硅基板10粘貼上 去。
如本實(shí)施方式所示，如果使用在第一硅基板上形成二個(gè)絕緣膜之 后粘貼第二硅基板這樣的方法，則可以通過連續(xù)的工序形成絕緣層， 所以具有易于對(duì)構(gòu)成疊層的膜的界面進(jìn)行控制這樣的優(yōu)點(diǎn)。
另一方面，如果在構(gòu)成疊層的絕緣層中由介電常數(shù)低的材料構(gòu)成 的層形成于第一硅基板上，由氧化硅構(gòu)成的層形成于第二硅基板上， 則可以在氧化硅層的形成中使用例如熱氧化等在以往的粘貼基板的制 造工序中也使用的公知的方法。因此具有易于控制工序這樣的優(yōu)點(diǎn)。
另外，在本實(shí)施方式中，在絕緣區(qū)域內(nèi)與支撐半導(dǎo)體基板相接的 區(qū)域是使用氧化硅膜形成的，但也可以使用其他材料。如果如本實(shí)施 方式所示使用氧化硅來形成，則由于氧化硅是在以往的半導(dǎo)體裝置制 造工序中頻繁使用的材料，所以得到易于控制制造工序這樣的優(yōu)點(diǎn)。 (第三實(shí)施方式)
圖25示意地示出本發(fā)明的第三實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)。圖 26示出沿著該圖25的E-E，線的剖面。沿著圖25的F-F，線的剖面 與圖3相同。該半導(dǎo)體元件與第一實(shí)施方式所示的半導(dǎo)體元件不同， 其特征在于，在絕緣區(qū)域2與柵絕緣膜4相接的區(qū)域中，是包含氟的 氧化硅膜8與氧化硅膜14的疊層，其他與第一實(shí)施方式相同，所以省 略詳細(xì)i兌明。
接下來，對(duì)本實(shí)施方式的半導(dǎo)體元件的制造方法進(jìn)行說明。另外， 圖27至圖32示出圖25的E-E，處的剖面。首先如圖27所示，在第 一硅基板7上，例如利用CVD法等，形成例如厚度為500nm的氧化 硅膜14。
接下來如圖28所示，例如以能量65keV、劑量5xl016/cm2注入例 如氬(H)離子9。接下來，在氧化硅膜14上粘貼第；硅基板10。 接下來，如圖29所示，例如通過實(shí)施500。C的熱工序，去除第一硅基板7的一部分。之后進(jìn)行表面的平坦化。另外，本圖以后的圖是 將圖27、圖28的上下顛倒的圖。這樣，第二硅基板10成為支撐半導(dǎo) 體基板l，氧化硅膜14成為絕緣區(qū)域2的一部分。
接下來如圖30所示，向第一硅基板7中例如以5keV的能量、 lxl0U/cn^的劑量注入B離子。接下來通過對(duì)上述第一硅基板7例如 實(shí)施RIE法等各向異性蝕刻，形成例如寬度為10nm的半導(dǎo)體層11。
接下來如圖31所示，在包括半導(dǎo)體層11的氧化硅膜14上，例如 使用SH4氣體、SF4氣體、氧氣、Ar氣體，例如利用CVD法等方法， 形成例如厚度為20nm的含有例如12 atomic %的氟的氧化硅膜8。接 下來，例如使用化學(xué)機(jī)械研磨法(chemical mechanical polishing )(以 下記為CMP)等方法，對(duì)包含氟的氧化硅膜8的表面進(jìn)行平坦化。
接下來如圖32所示，對(duì)包含氟的氧化硅膜8,例如實(shí)施RIE法等 各向異性蝕刻，從而將一部分殘留于氧化硅膜14上并將一部分去除。 以后與第一實(shí)施方式的圖16以后所示的工序同樣地實(shí)施。
在本實(shí)施方式所示的半導(dǎo)體元件中，如上所述在絕緣區(qū)域2與柵 絕緣膜4相接的區(qū)域中被形成為包含氟的氧化硅膜8與氧化硅膜14 的疊層。進(jìn)而，在絕緣區(qū)域2內(nèi)靠近柵絕緣膜4的一側(cè)是使用介電常 數(shù)低于氧化硅的包含氟的氧化硅形成的。因此，與第一實(shí)施方式所述 同樣地，溝道區(qū)域的側(cè)面與柵電極之間的電容耦合增大，從而柵電極 針對(duì)溝道區(qū)域的電位的控制性提高。其結(jié)果，即使僅在溝道區(qū)域之上 形成柵電極的元件中，也可以抑制短溝道效應(yīng)。
其結(jié)果，可以設(shè)置多個(gè)溝道區(qū)域、且將其間隔設(shè)定成比柵絕緣膜 的物理膜厚的二倍窄而提高電流驅(qū)動(dòng)力，同時(shí)可以抑制短溝道效應(yīng)， 可以構(gòu)筑具有高電流驅(qū)動(dòng)力且短溝道效應(yīng)被抑制的高性能的半導(dǎo)體元件。
在本實(shí)施方式中，僅絕緣區(qū)域2與柵絕緣膜4相接的區(qū)域成為包 含氟的氧化硅膜8與氧化硅膜14的疊層。因此，可以使用市面銷售的 SOI Csilicon - on - insulator)基板形成元件。另一方面，y在—如第.一、 第二實(shí)施方式所述在半導(dǎo)體基板1的整個(gè)面上一樣地形成絕緣區(qū)域2的情況下，具有制造工序簡(jiǎn)化這樣的優(yōu)點(diǎn)。
另外，在本實(shí)施方式中，在形成半導(dǎo)體層ll之后在包括半導(dǎo)體層
11的半導(dǎo)體基板整個(gè)面上形成包含氟的氧化硅膜8,在絕緣區(qū)域2與 柵絕緣膜4相接的區(qū)域以外，去除含有氟的氧化硅膜8。但是，本發(fā) 明不限于該方法，例如也可以在形成半導(dǎo)體層ll之后，通過使用離子 注入、氣相擴(kuò)散、固相擴(kuò)散等方法，向絕緣區(qū)域14與柵絕緣膜4相接 的區(qū)域的絕緣區(qū)域14中導(dǎo)入氟。特別是如果使用離子注入、氣相擴(kuò)散 等方法，則無(wú)需進(jìn)行包含氟的氧化硅膜8的去除工序，所以具有工序 簡(jiǎn)單、防止伴隨去除而向基底造成損傷這樣的優(yōu)點(diǎn)。
另一方面，如本實(shí)施方式所示，在淀積包含氟的氧化硅的情況下， 得到可以向絕緣區(qū)域8中導(dǎo)入高濃度的氟這樣的優(yōu)點(diǎn)。 (第四實(shí)施方式)
圖33示意地示出本發(fā)明的第四實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)。圖 34、 35、 36分別示出沿著圖33的G-G，、 H-H，、 I-I，線的剖面。 該半導(dǎo)體元件的特征在于，絕緣區(qū)域2在與柵絕緣膜4相接的區(qū)域中 具有空隙16，其他與第一實(shí)施方式相同，所以省略重復(fù)說明。
接下來，對(duì)本實(shí)施方式的半導(dǎo)體元件的制造方法進(jìn)行說明。另外 圖37至圖40示出圖33的G-G，處的剖面。首先如圖37所示，在第 一硅基板7上，例如利用CVD法等方法，形成例如厚度為10nm的第 一氮化硅膜15。接下來，在第一氮化硅膜15上，例如利用CVD法等， 形成例如厚度為500nm的氧化硅膜14。
接下來如圖38所示，例如以能量65keV、劑量5xl016/cm2注入例 如氫(H)離子9。接下來在氧化硅膜14上粘貼第二硅基板10。
接下來如圖39所示，例如通過實(shí)施500'C的熱工序，去除第一硅 基板7的一部分。之后進(jìn)行表面的平坦化。另外，本圖以后的圖是將 圖37、圖38的上下顛倒的圖。這樣，上述第二硅基板10成為支撐半 導(dǎo)體基板l，上述第一氮化硅膜15以及氧化硅膜14成為絕緣區(qū)域2。
接下來,如邀40所示，向上述第一硅基板7中例如以5keV的,能量、 lxlO"/cn^的劑量注入硼(B)離子。接下來通過對(duì)上述第一硅基板7
28例如實(shí)施RIE法等各向異性蝕刻，形成例如寬度為10nm的半導(dǎo)體層 11。
以下，在圖41至圖44中，示出圖33的H-H，處的剖面。如圖 41所示，通過例如使用CVD法等方法，在包括半導(dǎo)體層11的第一氮 化硅膜15整個(gè)面上，形成例如厚度為5nm的例如氧化鉿膜12。
接下來如圖42所示，通過例如使用CVD法等方法，在氧化鉿膜 12整個(gè)面上，形成例如厚度為10nm的例如W膜13。
接下來如圖43所示，通過例如實(shí)施RIE法等各向異性蝕刻，加 工W膜13以及氧化鉿膜12，形成柵絕緣膜4以及柵電極5。
接下來如圖44所示，例如通過以10keV的能量且lxl0"/cn^注 入例如As離子，形成源/漏區(qū)域6以及其之間的溝道區(qū)域3。
以下，圖45至圖48示出圖33的I-I，處的剖面。如圖45所示， 通過例如使用CVD法等方法，在柵電極5、柵絕緣膜4、第一氮化硅 膜15上，形成例如厚度為10nm的例如第二氮化硅膜19。
接下來如圖46所示，通過對(duì)第二氮化硅膜19實(shí)施例如RIE法等 各向異性蝕刻，形成側(cè)壁絕緣膜20。此時(shí)，也可以例如使用光刻膠覆 蓋第一氮化硅膜15以及第二氮化硅膜19的至少一部分。在本實(shí)施方 式中，使柵電極5附近以外的第一氮化硅膜15以及第二氮化硅膜19 殘存。
接下來如圖47所示，通過例如使用氫氟酸處理等方法，去除氧化 硅膜14的一部分，而形成空隙16。
接下來，如圖48所示，通過例如使用熱磷酸處理等方法，去除柵 絕緣膜4下部附近的第一氮化硅膜15以及側(cè)壁絕緣膜20。此時(shí)，也 可以例如使用光刻膠覆蓋第一氮化硅膜15以及第二氮化硅膜19的至 少一部分。
在本實(shí)施方式中使柵電極附近以外的第一氮化硅膜15以及第二 氮化硅膜19殘存。另外，在本實(shí)施方式中側(cè)壁絕緣膜20被去除，但 也可以使側(cè)壁絕^1^20同樣地殘存。另外，在圖33至圖36中，第二 氮化硅膜19以及側(cè)壁20省略了圖示。以后與以往技術(shù)同樣地，實(shí)施層間絕緣膜形成工序、布線工序等，形成圖33所示的本實(shí)施方式的半 導(dǎo)體元件。
在本實(shí)施方式所示的半導(dǎo)體元件中，如上所述，在絕緣區(qū)域2與 柵絕緣膜相接的區(qū)域中形成有空隙16?？障犊梢砸暈橄鄬?duì)介電常數(shù)實(shí) 質(zhì)上等于1，所以與第一實(shí)施方式同樣地，溝道區(qū)域3的側(cè)面與柵電 極5之間的電容耦合增大，從而提高柵電極5針對(duì)溝道區(qū)域3的電位 的控制性，并且其效果極其大。其結(jié)果，即使僅在溝道區(qū)域3之上形 成4冊(cè)電極5的元件中，也可以抑制短溝道效應(yīng)，且其效果極其大。
其結(jié)果，可以設(shè)置多個(gè)溝道區(qū)域3、且將其間隔設(shè)定成比柵絕緣 膜4的物理膜厚的二倍窄而提高電流驅(qū)動(dòng)力，同時(shí)可以抑制短溝道效 應(yīng)，可以構(gòu)筑具有高電流驅(qū)動(dòng)力且短溝道效應(yīng)被)及其有效地抑制的高 性能的半導(dǎo)體元件。如果這樣構(gòu)筑本實(shí)施方式的結(jié)構(gòu)的半導(dǎo)體元件， 則極其有效地實(shí)現(xiàn)所期待的效果。另一方面，在構(gòu)筑上述實(shí)施方式的 元件的情況下，由于不存在形成空隙的工序，所以具有制造工序簡(jiǎn)單 這樣的優(yōu)點(diǎn)。
另外，在本實(shí)施方式中，對(duì)于絕緣區(qū)域內(nèi)的氧化硅膜14，在空隙 16的下部未使其殘存，但也可以使其殘存。在如本實(shí)施方式所述未使 氧化硅膜14在空隙16的下部殘存的情況下，得到易于控制形成工序 這樣的優(yōu)點(diǎn)。
(第五實(shí)施方式)
圖49示意地示出本發(fā)明的第五實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)。圖 50和圖51分別示出沿著圖49的J-J，、 K-K，線的剖面。該半導(dǎo)體 元件與第一實(shí)施方式所示的半導(dǎo)體元件不同，其特征在于，形成有源/ 漏區(qū)域6、溝道區(qū)域3的半導(dǎo)體層11形成于硅基板17上，在半導(dǎo)體 層11的下部，未形成絕緣區(qū)域2。其他結(jié)構(gòu)與第一實(shí)施方式相同，所 以省略詳細(xì)說明。
接下來，對(duì)本實(shí)施方式的半導(dǎo)體元件的制造方法進(jìn)行說明。另外 圖52至圖54示出圖4Sy^ J - J，處的剖面。
首先，如圖52所示，通過對(duì)硅基板17例如實(shí)施RIE法等各向異
30性蝕刻，形成半導(dǎo)體層ll。
接下來如圖53所示，在硅基板17以及半導(dǎo)體層11上，例如使用 SH4氣體、SF4氣體、氧氣、Ar氣體，例如利用CVD法等方法，形成 例如厚度為30nm的含有例如12 atomic %的氟的氧化硅膜8。接下來， 通過例如使用CMP法等方法，對(duì)包含氟的氧化^膜8的表面進(jìn)行平 坦化。
接下來如圖54所示，通過對(duì)包含氟的氧化硅膜8例如實(shí)施RIE 法等各向異性蝕刻而去除一部分，以使半導(dǎo)體層11露出的方式形成絕
緣區(qū)域2。接下來向半導(dǎo)體層11中例如以5keV的能量、lxl012/cm2 的劑量注入B離子。
以下，圖55至圖58示出圖49的K-K，處的剖面。如圖55所示， 通過例如使用CVD法等方法，在半導(dǎo)體層11以及絕緣區(qū)域2上，形 成例如厚度為5nm的例如氧化鉿膜12。
接下來如圖56所示，例如利用CVD法等，在氧化鉿膜12整個(gè) 面上，形成例如厚度為10nm的例如W膜13。
接下來，如圖57所示，通過例如實(shí)施RIE法等各向異性蝕刻， 加工W膜13以及氧化鉿膜12而形成柵絕緣膜4以及4冊(cè)電極5。
接下來如圖58所示，例如通過以10keV的能量、lxl0"/cn^的劑 量注入例如As離子，形成源/漏區(qū)域6以及其之間的溝道區(qū)域3。以 后通過與以往技術(shù)同樣地實(shí)施層間絕緣膜形成工序和布線工序等，形 成圖49所示的本實(shí)施方式的半導(dǎo)體元件。
在本實(shí)施方式示出的半導(dǎo)體元件中，形成源/漏區(qū)域6以及溝道區(qū) 域3的半導(dǎo)體層11形成于硅基板17上，在半導(dǎo)體層11的下部未形成 絕緣區(qū)域2。因此，可以在溝道區(qū)域3上形成電極，具有可以從外部 施加基板偏壓等這樣的優(yōu)點(diǎn)。
另一方面，在如上述實(shí)施方式在溝道區(qū)域3之下形成有絕緣區(qū)域 2的情況下，流過溝道區(qū)域3的電流僅流過柵電極5、柵絕緣膜4附近， 所以得到有效地抑制了短溝逸教應(yīng)這樣的其他優(yōu)點(diǎn)。 (第六實(shí)施方式)圖59示意地示出本發(fā)明的第六實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)。圖 60示出沿著圖59的L-L，線的剖面。圖59的M-M，處的剖面與圖 51相同。該半導(dǎo)體元件與第五實(shí)施方式所示的半導(dǎo)體元件不同，其特 征在于，絕緣區(qū)域2為含有氟的氧化硅膜8與氧化硅膜14的疊層。其 他結(jié)構(gòu)與第五實(shí)施方式相同，所以省略詳細(xì)說明。
接下來，對(duì)本實(shí)施方式的半導(dǎo)體元件的制造方法進(jìn)行說明。另外 圖61至圖64示出沿著圖59的L-L，線的剖面。接著第五實(shí)施方式的 圖52所示的工序，如圖61所示，在上述硅基板17以及上述半導(dǎo)體層 11上，例如利用CVD法等方法，形成例如厚度為30nm的氧化硅膜 14。接下來，例如利用CMP法等，對(duì)上述氧化硅膜14的表面進(jìn)行平 坦化。
接下來如圖62所示，通過對(duì)氧化硅膜14實(shí)施例如RIE法等各向 異性蝕刻而去除一部分，以使半導(dǎo)體層11露出的方式加工氧化硅膜 14。
接著如圖63所示，在硅基板17、半導(dǎo)體層ll、氧化硅膜14上， 例如使用SH4氣體、SF4氣體、氧氣、Ar氣體，例如利用CVD法等 方法，形成例如厚度為30nm的含有例如12 atomic °/。的氟的氧化硅膜 8。接下來，通過例如使用CMP法等方法，對(duì)包含氟的氧化硅膜8的 表面進(jìn)行平坦化。
接下來，如圖64所示，通過對(duì)包含氟的氧化硅膜8例如實(shí)施RIE 法等各向異性蝕刻而去除一部分，以使半導(dǎo)體層11露出的方式形成絕
緣區(qū)域2。接下來向半導(dǎo)體層11中例如以5keV的能量、lxl012/cm2 的劑量注入B離子。以后與第五實(shí)施方式的圖55以后所示的工序相 同。
在本實(shí)施方式所示的半導(dǎo)體元件中，如上所述，絕緣區(qū)域2被形 成為包含氟的氧化硅膜8與氧化硅膜14的疊層。在絕緣區(qū)域2中靠近 柵絕緣膜4的一側(cè)是使用介電常數(shù)低于氧化硅的含有氟的氧化硅形成 的，所以與上述實(shí)施方式同樣地,一溆道區(qū)域3的側(cè)面與柵電極5之間 的電容耦合增大。由此柵電極5針對(duì)溝道區(qū)域3的電位的控制性提高。其結(jié)果，即使僅在溝道區(qū)域3之上形成柵電極5的元件中，也可以抑 制短溝道效應(yīng)。其結(jié)果可以設(shè)置多個(gè)溝道區(qū)域、且將其間隔設(shè)定成比 柵絕緣膜的物理膜厚的二倍窄而提高電流驅(qū)動(dòng)力，同時(shí)可以抑制短溝 道效應(yīng)，可以構(gòu)筑具有高電流驅(qū)動(dòng)力且短溝道效應(yīng)被抑制的高性能的 半導(dǎo)體元件。
在本實(shí)施方式中，僅使絕緣區(qū)域2與柵絕緣膜4相接的區(qū)域成為 包含氟的氧化硅膜與氧化硅膜的疊層。氧化硅由于在以往的制造方法 中被使用，所以其性質(zhì)被公知，所以具有易于控制制造工序這樣的優(yōu) 點(diǎn)。另一方面，在與第五實(shí)施方式同樣地使用單一材料形成絕緣區(qū)域 2的情況下，具有制造工序簡(jiǎn)單這樣的優(yōu)點(diǎn)。
另外，在本實(shí)施方式中，在包括半導(dǎo)體層的半導(dǎo)體基板整個(gè)面上 形成包含氟的氧化硅膜，并從半導(dǎo)體層上去除包含氟的氧化硅膜，但 不限于該方法。例如，也可以通過使用離子注入、氣相擴(kuò)散、固相擴(kuò) 散等方法，向絕緣區(qū)域?qū)敕?。特別是如果使用離子注入或氣相擴(kuò)散 的方法，則無(wú)需進(jìn)行包含氟的氧化硅膜的去除工序，所以工序簡(jiǎn)化。 另外，防止與去除相伴而對(duì)基底造成損傷。
另一方面，如果如本實(shí)施方式淀積包含氟的氧化硅，則得到可以 向絕緣區(qū)域中導(dǎo)入高濃度的氟這樣的優(yōu)點(diǎn)。 (第七實(shí)施方式)
圖65示意地示出本發(fā)明的第七實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)。圖 66、 67、 68分別示出圖65的N-N，、 O-O，、 P-P，處的各剖面。該 半導(dǎo)體元件的特征在于，在以使半導(dǎo)體層11露出的方式形成的絕緣區(qū) 域2在與柵絕緣膜4相接的區(qū)域中成為空隙。其他結(jié)構(gòu)與第五實(shí)施方 式相同，所以省略重復(fù)說明。
接下來，對(duì)本實(shí)施方式的半導(dǎo)體元件的制造方法進(jìn)行說明。另外
圖69至圖70示出圖65的N-N，處的剖面。接著第六實(shí)施方式的圖 62所示的工序，如圖69所示，在上述硅氧化膜14以及半導(dǎo)體層11 上，例如利用CVD法等，形成例如厚度.為3flnm的第一氮化硅膜15。 接下來，例如利用CMP法等，對(duì)上述第一氮化硅膜15的表面進(jìn)行平
33坦化。
接下來如圖70所示，通過對(duì)第一氮化硅膜15實(shí)施例如RIE法等 各向異性蝕刻而去除一部分，以使半導(dǎo)體層11露出的方式加工第一氮 化硅膜15。
以下，圖71至圖74示出圖65的O-O，處的剖面。如圖71所示， 例如利用CVD法等，在半導(dǎo)體層11以及第一氮化硅膜15上，形成 例如厚度為5nm的例如氧化鉿膜12。
接下來如圖72所示，例如利用CVD法等，在氧化鉿膜12整個(gè) 面上，形成例如厚度為10nm的例如W膜13。
接下來如圖73所示，通過例如實(shí)施RIE法等各向異性蝕刻，加 工W膜13以及氧化鉿膜12，形成柵絕緣膜4以及柵電極5。
接下來如圖74所示，例如通過以10keV的能量、lxlO"/cn^的劑 量注入例如As離子，形成源/漏區(qū)域6以及其之間的溝道區(qū)域3。
以下，圖75至圖78示出圖65的P-P，處的剖面。如圖75所示， 例如利用CVD法等，在上述柵電極5、柵絕緣膜4、第一氮化硅膜15 上，形成例如厚度為10nm的例如第二氮化珪膜19。
接下來如圖76所示，通過對(duì)第二氣化硅膜19實(shí)施例如RIE法等 各向異性蝕刻，形成側(cè)壁絕緣膜20。此時(shí)，也可以例如使用光刻膠覆 蓋第一氮化硅膜15以及第二氮化硅膜19的至少一部分。在本實(shí)施方 式中，使柵電極附近以外的第一氮化硅膜15以及第二氮化硅膜19殘 存。
接下來如圖77所示，通過例如使用氫氟酸處理等方法，去除氧化 硅膜14的一部分，而形成空隙16。
接下來，如圖78所示，通過例如使用熱磷酸處理等方法，去除柵 絕緣膜4的下部附近的第一氮化硅膜15以及側(cè)壁絕緣膜20。此時(shí)， 也可以例如使用光刻膠覆蓋第一氮化硅膜15以及第二氮化硅膜19的 至少一部分。
在本實(shí)施方式中使柵電極附近以外的策=氳化硅膜15以及第二 氮化硅膜19殘存。另外，同樣地也可以使側(cè)壁絕緣膜20殘存。在本
34實(shí)施方式中去除了上述側(cè)壁絕緣膜。
另外，在圖65至圖68中，以使半導(dǎo)體層11露出的方式形成的絕 緣區(qū)域2內(nèi)的第一氮化硅膜15、第二氮化硅膜19以及側(cè)壁絕緣膜20 省略了圖示。以后通過與以往技術(shù)同樣地，實(shí)施層間絕緣膜形成工序、 布線工序等，形成圖65所示的本發(fā)明的半導(dǎo)體元件。
在本實(shí)施方式中，也與第四實(shí)施方式同樣地，在絕緣區(qū)域2與柵 絕緣膜4相接的區(qū)域設(shè)置有空隙16，所以溝道區(qū)域3的側(cè)面與柵電極 4之間的電容耦合增大，從而柵電極5針對(duì)溝道區(qū)域3的電位的控制 性提高。
(第八實(shí)施方式)
第八實(shí)施方式的半導(dǎo)體元件與此前為止的實(shí)施方式示出的半導(dǎo)體 元件不同，其特征在于，柵絕緣膜4為鐵電體柵絕緣膜。由此，根據(jù) 鐵電體柵絕緣膜的自發(fā)極化(spontaneous polarization)的朝向，半 導(dǎo)體元件的閾值電壓不同，所以可以使半導(dǎo)體元件具有存儲(chǔ)功能。此 處，閾值電壓意味著半導(dǎo)體元件的導(dǎo)通狀態(tài)與非導(dǎo)通狀態(tài)切換的柵電 壓。關(guān)于具體的動(dòng)作，在后面敘述。本實(shí)施方式的結(jié)構(gòu)除了柵絕緣膜 的材質(zhì)以外與第一實(shí)施方式相同，所以引用第一實(shí)施方式的圖1至圖 3及其說明，省略作為本實(shí)施方式的結(jié)構(gòu)的說明以及圖示。
接下來，使用第一實(shí)施方式的圖12至圖19對(duì)本實(shí)施方式的半導(dǎo) 體元件的制造方法進(jìn)行說明。接著第一實(shí)施方式的圖14所示的工序， 與圖15同樣地，向上述第 一硅基板7中例如以5keV的能量、1 x 1012/cm2 的劑量注入As離子。接下來通過對(duì)第一硅基板7例如實(shí)施RIE法等 各向異性蝕刻，形成例如寬度為10nm的半導(dǎo)體層11。
接下來如圖16所示，例如利用CVD法等，在包括半導(dǎo)體層11 的絕緣區(qū)域2整個(gè)面上，形成例如厚度為5nm的例如PZT(PbZrxTh —x03)膜12。
接下來如圖17所示，例如利用CVD法等，在PZT膜12整個(gè)面 上，形成例如厚度為10nm的例如Pt (賴)膜13,。,
接下來，如圖18所示，例如通過實(shí)施RIE法等各向異性蝕刻，加工Pt膜13以及PZT膜12,而形成鐵電體柵絕緣膜4以及柵電極5。
接下來如圖19所示，例如通過以10keV的能量、lxl0"/cm2的劑 量注入例如As離子，形成源/漏區(qū)域6以及其之間的溝道區(qū)域3。以 后通過與以往技術(shù)同樣地實(shí)施層間絕緣膜形成工序和布線工序等，形 成圖1所示的本發(fā)明的半導(dǎo)體元件。
在本實(shí)施方式中，將PZT用作形成鐵電體柵絕緣膜的材料，但除 了 PZT以外，也可以使用例如PLZT ( PbxLai —xZryTi! —y03)或SBT (SrBi2Ti209)等其他鐵電體材料。
另外，在本實(shí)施方式中將Pt用作形成柵電極的材料，但除了 Pt 以外，也可以使用例如Au、 Ir、 Ru等金屬來形成柵電極。另外也可 以使用單晶硅、非晶硅等半導(dǎo)體、或上述四者以外的金屬、包含金屬 的化合物等、或它們的疊層等形成。如果使用金屬、包含金屬的化合 物來形成柵電極，則柵電極的電阻被降低，所以得到元件的高速動(dòng)作。 另外如果使用Pt、 Au、 Ir、 Ru等金屬形成柵電極，則不易在與鐵電 體柵絕緣膜的界面引起反應(yīng)，所以得到柵電極與鐵電體柵絕緣膜的界 面的控制性良好這樣的優(yōu)點(diǎn)。
在本實(shí)施方式中，將鐵電體絕緣膜用作柵絕緣膜，所以根據(jù)鐵電 體柵絕緣膜的自發(fā)極化的朝向，半導(dǎo)體元件的閾值電壓不同，可以使 半導(dǎo)體元件具有存儲(chǔ)功能。對(duì)于其應(yīng)用，在后述的實(shí)施方式中說明。 (第九實(shí)施方式)
第九實(shí)施方式的半導(dǎo)體元件的特征在于，柵絕緣膜4為鐵電體柵 絕緣膜，具有與第八實(shí)施方式同樣的優(yōu)點(diǎn)。關(guān)于具體的動(dòng)作，在后面 敘述。本實(shí)施方式的結(jié)構(gòu)與第五實(shí)施方式相同，所以引用第五實(shí)施方 式的圖49至圖51及其說明，省略作為本實(shí)施方式的結(jié)構(gòu)的說明以及 圖示。
接下來，使用第五實(shí)施方式的圖52至圖58對(duì)本實(shí)施方式的半導(dǎo) 體元件的制造方法進(jìn)行說明。接著第五實(shí)施方式的圖54所示的工序， 如圖、55所示，例如利用CVD法等，在包括半導(dǎo)體層ll.的應(yīng)緣區(qū)域2 整個(gè)面上，形成例如厚度為5nm的例如PZT膜12。接下來如圖56所示，例如利用CVD法等，在PZT膜12整個(gè)面 上，形成例如厚度為10nm的例如Pt膜13。
接下來如圖57所示，通過例如實(shí)施RIE法等各向異性蝕刻，加 工Pt膜13以及PZT膜12,而形成鐵電體柵絕緣膜4以及柵電極5。 以后與圖58以后所示的工序同樣地實(shí)施，從而以圖49所示的方式形 成具有鐵電體柵絕緣膜4的半導(dǎo)體元件。
在本實(shí)施方式中，也將鐵電體絕緣膜用作柵絕緣膜，所以根據(jù)鐵 電體柵絕緣膜的自發(fā)極化的朝向，半導(dǎo)體元件的閾值電壓不同，可以 使半導(dǎo)體元件具有存儲(chǔ)功能。對(duì)于該應(yīng)用，在后述的實(shí)施方式中進(jìn)行 說明。
(第十實(shí)施方式)
圖79示意地示出本發(fā)明的第十實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)。圖 80和圖81分別示出沿著圖79的U-U，以及V-V，線的剖面。該半導(dǎo) 體元件的特征在于，在溝道區(qū)域3上形成有隧道柵絕緣膜24，在隧道 柵絕緣膜24上形成有電荷蓄積層(charge storage layer ) 25,在電荷 蓄積層25上形成有電極間絕緣膜26,在電極間絕緣膜26上形成有柵 電極5。由此，根據(jù)蓄積在電荷蓄積層25中的電荷的量，半導(dǎo)體元件 的閾值電壓不同，所以可以使半導(dǎo)體元件具有存儲(chǔ)功能。關(guān)于具體的 動(dòng)作，在后面敘述。其他結(jié)構(gòu)與第一實(shí)施方式相同，所以省略重復(fù)說 明。
接下來對(duì)本實(shí)施方式的半導(dǎo)體元件的制造方法進(jìn)行說明。另外圖 82至圖84示出圖79的U-U，處的剖面。接著第一實(shí)施方式的圖14 所示的工序如圖82所示，向第一硅基板7例如以5keV的能量、 lxl(p/cir^的劑量注入As離子。接下來，例如利用CVD法等，在第 一硅基板7上，形成例如厚度為5nm的例如氮氧化硅膜27。
接下來如圖83所示，例如利用CVD法等，在氮氧化硅膜27上， 形成例如厚度為5nm的例如多晶珪膜28。
接下來如圖84所示，通過例如實(shí)施RIE法等各向異性蝕刻^加 工多晶硅膜28以及氮氧化硅膜27。接下來，通過例如實(shí)施RIE法等各向異性蝕刻，加工第一硅基板7而形成半導(dǎo)體層11。
以下，圖85至圖88示出圖79的V-V，處的剖面。如圖85所示，例如利用CVD法等，在包括多晶硅膜28、氮氧化硅膜27以及半導(dǎo)體層11的絕緣區(qū)域2整個(gè)面上，形成例如厚度為5nm的例如氧化鉿膜12。
接下來如圖86所示，例如利用CVD法等，在氧化鉿膜12整個(gè)面上，形成例如厚度為10nm的例如W膜13。
接下來如圖87所示，例如通過實(shí)施RIE法等各向異性蝕刻，加工W膜13、氧化鉿膜12、多晶硅膜28以及氮氧化硅膜27而形成柵電極5、電極間絕緣膜26、電荷蓄積層25以及隧道柵絕緣膜24。
4妄下來如圖88所示，例如通過以10keV的能量、lxl0"/cn^的劑量注入例如As離子，形成源/漏區(qū)域6以及其之間的溝道區(qū)域3。以后通過與以往技術(shù)同樣地實(shí)施層間絕緣膜形成工序和布線工序等，形成圖79所示的本實(shí)施方式的半導(dǎo)體元件。
在本實(shí)施方式中，使用多晶硅形成了電荷蓄積層25，但也可以例如使用鎢等金屬來形成。另外也可以使用單晶硅、非晶硅等半導(dǎo)體、或未必限于鴒的金屬、包含金屬的化合物、或它們的疊層等形成。
另外，在電荷蓄積層中，也可以使用粒子狀的金屬、半導(dǎo)體、或它們的化合物等。如果使用金屬形成電荷蓄積層，則難以進(jìn)行氧化反應(yīng)，所以電極間絕緣膜、隧道柵絕緣膜與電荷蓄積層的界面處的能級(jí)(interface state )的發(fā)生被抑制，具有界面的控制性優(yōu)良這樣的優(yōu)點(diǎn)。
另外，如果在控制柵電極、電荷蓄積層的至少一部分中使用多晶硅等半導(dǎo)體，則易于控制功函數(shù)，所以具有易于調(diào)節(jié)元件的閾值電壓這樣的其他優(yōu)點(diǎn)。
另外，在本實(shí)施方式中，將氮氧化硅膜用作隧道柵絕緣膜24，將氧化鉿用作導(dǎo)電體膜間絕緣膜，但也可以使用例如氧化硅膜、氮化硅膜、氧化鋁膜、鋁酸鑭膜等絕緣膜、它們的疊層等其他絕緣膜。
如果在絕緣膜中存在氮，則在將含有雜質(zhì)的多晶硅用作柵電極、電荷蓄積層的情況下，雜質(zhì)在基板中擴(kuò)散的現(xiàn)象被抑制，所以閾值電壓的偏差被抑制，所以是優(yōu)選的。特別是如果在隧道柵絕緣膜24中存在氮，則絕緣膜的可靠性提高，所以是優(yōu)選的。
另一方面，如果使用氧化硅，則絕緣膜與電荷蓄積層、柵電極、基板的界面的界面能級(jí)、絕緣膜中的固定電荷(fixed charges)少，所以得到元件特性的偏差被抑制這樣的優(yōu)點(diǎn)。
另外，在將某物質(zhì)的氧化物用作絕緣膜等的情況下，也可以首先形成該物質(zhì)的膜，并將其在包含升溫狀態(tài)或激勵(lì)狀態(tài)的氧的氣體中暴露。如果使用在不伴隨升溫的激勵(lì)狀態(tài)的氧氣中暴露這樣的方法，則溝道區(qū)域中的雜質(zhì)通過擴(kuò)散改變濃度分布的現(xiàn)象被抑制，所以是優(yōu)選的。
進(jìn)而在使用氧氳化硅的情況下，也可以通過首先形成氧化硅膜，之后在包括升溫狀態(tài)或激勵(lì)狀態(tài)的氮的氣體中暴露，向絕緣膜中導(dǎo)入氮。如果使用在不伴隨升溫的激勵(lì)狀態(tài)的氮?dú)庵斜┞哆@樣的方法，則溝道區(qū)域中的雜質(zhì)通過擴(kuò)散改變濃度分布的現(xiàn)象被抑制，所以是優(yōu)選的。
另外，也可以通過首先形成氮化硅膜，之后在包括升溫狀態(tài)或激勵(lì)狀態(tài)的氧的氣體中暴露，向絕緣膜中導(dǎo)入氧。如果使用在不伴隨升溫的激勵(lì)狀態(tài)的氧氣中暴露這樣的方法，則溝道區(qū)域中的雜質(zhì)通過擴(kuò)散改變濃度分布的現(xiàn)象被抑制，所以是優(yōu)選的。
另外，也可以4吏用Hf、 Zr、 Ti、 Sc、 Y、 Ta、 Al、 La、 Ce、 Pr、鑭系元素的金屬的氧化物等、或包含以這些元素為首的各種元素的硅酸鹽材料、使它們還含有氮的絕緣膜、高電介體膜、它們的疊層等其他絕緣膜。
對(duì)于在存儲(chǔ)動(dòng)作時(shí)向柵電極與溝道區(qū)域之間施加的電壓，如果與形成在柵電極與電荷蓄積層之間的電極間絕緣膜相比，向形成在電荷蓄積層與溝道區(qū)域之間的隧道柵絕緣膜施加得更多，則在進(jìn)行存儲(chǔ)動(dòng)作時(shí)是有利的。因此，電極間絕緣膜的氧化膜換算膜厚優(yōu)選為薄。
根據(jù)同樣的理血一 電極間絕緣膜的介電常數(shù)優(yōu)選高于隧道柵絕緣膜的介電常數(shù)。特別是電極間絕緣膜的介電常數(shù)優(yōu)選為高。例如，可以舉出Hf、 Zr、 Ti、 Sc、 Y、 Ta、 Al、 La、 Ce、 Pr、鑭系的金屬元素的氧化物、包含以這些元素為首的各種元素的硅酸鹽材料、使它們還含有氮的絕緣膜等。包含金屬的高電介體膜與氧化硅、氮化硅、氧氮化硅等相比具有高介電常數(shù)，所以優(yōu)選在電極間絕緣膜中使用這些材料。
另外，如果電極間絕緣膜以及隧道柵絕緣膜的膜厚薄，則產(chǎn)生即使在無(wú)需流過貫穿這些絕緣膜的隧道電流的狀況下也流過隧道電流，而使所存儲(chǔ)的信息變動(dòng)、即信息的保持時(shí)間變短這樣的問題。因此，電極間絕緣膜以及隧道柵絕緣膜的膜厚優(yōu)選形成為加厚到某程度以上。進(jìn)而，為了增強(qiáng)在控制柵電極與溝道區(qū)域之間經(jīng)由電極間絕緣膜、電荷蓄積層以及隧道柵絕緣膜形成的電容耦合，電極間絕緣膜以及隧道柵絕緣膜優(yōu)選具有比以往使用的氧化硅高的介電常數(shù)。
另外，絕緣膜的形成方法不限于CVD法，也可以使用熱氧化法、蒸鍍法、濺射法、外延生長(zhǎng)法等其他方法。
另外，在本實(shí)施方式中，形成為柵電極的針對(duì)每一個(gè)溝道區(qū)域的面積大于電荷蓄積層。其結(jié)果，電極間絕緣膜具有比隧道柵絕緣膜大的面積。由此，易于將經(jīng)由電極間絕緣膜而在柵電極與電荷蓄積層之間形成的電容耦合設(shè)定成大于經(jīng)由隧道柵絕緣膜而在電荷蓄積層與溝道區(qū)域之間形成的電容。
其結(jié)果，對(duì)于在存儲(chǔ)動(dòng)作時(shí)向柵電極與溝道區(qū)域之間施加的電壓，與形成在柵電極與電荷蓄積層之間的電極間絕緣膜相比，易于向形成在電荷蓄積層與溝道區(qū)域之間的隧道柵絕緣膜施加得更多，在進(jìn)行存儲(chǔ)動(dòng)作時(shí)是優(yōu)選的。
(第十一實(shí)施方式)
圖89示意地示出本發(fā)明的第H" —實(shí)施方式的半導(dǎo)體元件的結(jié)構(gòu)。圖90和圖91分別示出圖89的W-W，、 X-X，處的剖面。該半導(dǎo)體元件的特征在于，在溝道區(qū)域3上依次形成隧道柵絕緣膜24、電荷蓄積層25、電極間絕緣膜,2L柵電極5。由此，根據(jù)蓄積在電荷蓄積層25中的電荷的量，半導(dǎo)體元件的閾值電壓不同，所以可以使半導(dǎo)體元
40件具有存儲(chǔ)功能。關(guān)于具體的動(dòng)作，在后面敘述。本實(shí)施方式的結(jié)構(gòu)除了上述與第五實(shí)施方式相同，所以省略重復(fù)說明。
接下來對(duì)本實(shí)施方式的半導(dǎo)體元件的制造方法進(jìn)行說明。另外圖
92至圖95示出圖89的W-W，處的剖面。首先如圖92所示，向硅基板17中以例如5keV的能量、lxlO"/cn^的劑量注入B離子。接下來，例如利用CVD法等，在硅基板17上，形成例如厚度為5nm的例如氮氧化硅膜27。接下來，例如利用CVD法等，在氮氧化硅膜27上，形成例如厚度為5nm的例如多晶硅膜28。
接下來如圖93所示，例如利用RIE法等各向異性蝕刻，加工多晶硅膜28以及氮氧化硅膜27。接下來，例如利用RIE法等各向異性蝕刻，加工硅基板17而形成半導(dǎo)體層11。
接下來如圖94所示，在硅基板17、多晶硅膜28、氮氧化硅膜27、半導(dǎo)體層11上，例如使用SH4氣體、SF4氣體、氧氣、Ar氣體，例如利用CVD法等，形成例如包含12 atomic %的氟的厚度30nm的氧化硅膜8。接下來，例如利用CMP法等，對(duì)包含氟的氧化硅膜8的表面進(jìn)4于平坦化。
接下來如圖95所示，通過對(duì)包含氟的氧化硅膜8例如實(shí)施RIE法等各向異性蝕刻而去除一部分，以使半導(dǎo)體層11露出的方式形成絕緣區(qū)域2。
以下，在圖96至圖99中示出圖89的X-X，處的剖面。如圖96所示，例如利用CVD法等，在包括多晶硅膜28、氮氧化硅膜27、半導(dǎo)體層11的絕緣區(qū)域2整個(gè)面上，形成例如厚度為5nm的例如氧化鉿膜12。接下來如圖97所示，例如利用CVD法等，在上述氧化鉿膜12整個(gè)面上，形成例如厚度為10nm的例如W膜13。
接下來如圖98所示，例如通過實(shí)施RIE法等各向異性蝕刻，加工W膜13、氧化鉿膜12、多晶硅膜28、氮氧化硅膜27，形成柵電極5、電極間絕緣膜26、電荷蓄積層25以及隧道柵絕緣膜24。
接下來如圖99所示，例如.邋過以10keV的能量、lxl0"/cn^的劑量注入例如As離子，形成源/漏區(qū)域6以及其之間的溝道區(qū)域3。以后通過與以往技術(shù)同樣地實(shí)施層間絕緣膜形成工序和布線工序等，形
成圖89所示的本發(fā)明的半導(dǎo)體元件。對(duì)于本實(shí)施方式，也可以起到與 第十實(shí)施方式同樣的效果。 (第十二實(shí)施方式)
圖100是本發(fā)明的第十二實(shí)施方式的半導(dǎo)體裝置的電路圖。該半 導(dǎo)體裝置構(gòu)成為以陣點(diǎn)狀排列有第八實(shí)施方式所示的半導(dǎo)體元件。這 些半導(dǎo)體元件是以M行N列配置的，合計(jì)包括MxN個(gè)半導(dǎo)體元件。 另外，在圖100中，如圖101所示記有第八實(shí)施方式所示的本發(fā)明的 半導(dǎo)體元件。在圖101中記述成S或D的端子分別為源或漏，記述成 G的端子為柵電極。另外，省略而未示出基板的端子。
在圖100中，用Tiv j ( 1^i^M、 l舀j舀N)來表示半導(dǎo)體元件。 在同 一行中包含的半導(dǎo)體元件中，使相鄰的元件的源/漏區(qū)域相耦合， 使同一列中包含的半導(dǎo)體元件的柵電極^L相互耦合。各行的源/漏區(qū)域 經(jīng)由左右各個(gè)場(chǎng)效應(yīng)晶體管Ts, i、 TD, i (l^i^M)耦合到共同的線， 這些共同的線的電位分別成為Vs、 VD。
晶體管TVi、 TD、i(l^iSM)的柵電極的電位分別成為Vs、i、 VD、i(l^i^M)。各晶體管的闞值電壓并不需要全部相等，但設(shè)為大 致相等，將其值設(shè)為Vth。 V化設(shè)定在零與電源電壓V卯之間。
另外，相對(duì)第八實(shí)施方式所示的半導(dǎo)體元件的源/漏區(qū)域和溝道區(qū) 域都是n型，設(shè)晶體管Ts、i、 TD、i (l^i^M)的源漏區(qū)域?yàn)閚型， 但溝道區(qū)域?yàn)閜型。
另外，j列的相互耦合的柵電極的電位成為VG、 j (1^i^N)。而 且，全部半導(dǎo)體元件TiVj(l^i^M、 l舀j舀N)的基板電位設(shè)為共同。 另外，在該圖中，省略了此處所示的區(qū)域的外部的布線、與外部的布 線的接合區(qū)域等。該半導(dǎo)體裝置整體可以存儲(chǔ)MxN位的信息。以下 說明其動(dòng)作。
設(shè)半導(dǎo)體元件為n型，對(duì)向m行n列的半導(dǎo)體元件Trm, n的信息 的寫入、刪除、及其讀出方法進(jìn)行說朋。,在p型的元件的情況下，只 要將電壓的極性顛倒，則完全相同。此處m和n是指分別滿足l舀m舀M、 l舀n^N的寸壬意的行、列。
如第八實(shí)施方式所示，第八實(shí)施方式的半導(dǎo)體元件的柵絕緣膜4 是由鐵電體形成的，所以可以具有自發(fā)極化。將極化從柵電極5朝向 溝道區(qū)域3的情況設(shè)為1，將極化從溝道區(qū)域3朝向柵電極5的情況 設(shè)為零。將零的情況下的各半導(dǎo)體元件的閾值電壓設(shè)為VTH. o，將1 的情況下的各半導(dǎo)體元件的闊值電壓設(shè)為VTH, p —般VTH、 ^Vth、 o 成立。
此處，將寫入有零的狀態(tài)、即"鐵電體柵絕緣膜4的極化從溝道區(qū) 域3朝向柵電極5的狀態(tài)"改變成寫入有1的狀態(tài)、即"鐵電體柵絕緣 膜4的極化從柵電極5朝向溝道區(qū)域3的狀態(tài)"稱為信息的寫入，將相 反情況稱為刪除。
首先，對(duì)信息的寫入進(jìn)行說明。共同的基板的電位設(shè)定成零。Vc、 j(l司^N)設(shè)為高于VTH, n的電位。但是設(shè)為不引起鐵電體柵絕緣 膜4的極化反轉(zhuǎn)的電位。由此Tiv j ( l舀i^M、 1^j舀N)全部成為導(dǎo) 通狀態(tài)0
Vs、 i、 VD、 i ( #m )設(shè)為低于Vth的值(例如零)，Vs、 m、 VD, m 設(shè)為高于V化的值(例如VDD)。由此Vs、i、 VD、 i (#m)全部成為非 導(dǎo)通狀態(tài)，Vs, m、 Vo、m成為導(dǎo)通狀態(tài)。
然后Vs、 Vo設(shè)為零。由此Tri、j(i^m、 l詎j^N)的源/漏區(qū)域由 于不與外部的電路連接，所以成為浮置狀態(tài)，Trm、 j (l^j^N)的源/ 漏區(qū)域由于與外部的電路連接，所以其電位全部成為零。
其結(jié)果，Trm、j (l^j^N)溝道區(qū)域的電位也成為零。如果在該
狀態(tài)下共同的基板設(shè)為浮置狀態(tài)，將VC, n設(shè)定成使Trm、 n的鐵電體柵
則引起Trm、 n的鐵電體柵絕緣膜的極化反轉(zhuǎn)，Trm、 n的闊值電壓從VTH, o變化成VTH、 lD
此處VG、 j (j#n )被設(shè)定成高于VTH, o的電位，但由于設(shè)成不引起 鐵電體柵絕緣膜4的極化反轉(zhuǎn)的電位，應(yīng)息.,Tri、j(l舀i^M、 j—)的 閾值電壓不變化。于是如上所述Tiv n ( #m )的源/漏區(qū)域?yàn)楦≈脿顟B(tài)，基板也為浮置狀態(tài)，所以Tiy n (#m)的溝道區(qū)域也成為浮置狀態(tài)。 因此，如果改變Vc, n，則Tri, n(#m)的溝道區(qū)域的電位由于經(jīng)由鐵 電體柵絕緣膜4的與柵電極5的電容耦合，追隨Vc,n。因此Tri,n(i^m) 的鐵電體柵絕緣膜4中的電場(chǎng)不會(huì)成為過高的值，不會(huì)引起鐵電體柵 絕緣膜4的極化反轉(zhuǎn)。因此，Tn、 n (i^m)的閾值電壓不變化。
這樣無(wú)需改變其他Tiy j ( (i、 j) # (m、 n))的閾值電壓而可 以僅控制Trm、 n的閾值電壓。如上所述進(jìn)行寫入。
接下來對(duì)信息的刪除進(jìn)行說明。共同的基板的電位設(shè)為零。Vs、j、 VD, i ( #m )設(shè)為低于Vth的值(例如零)，Vs、 m、 VD、 m設(shè)為高于Vth 的但(例如Vdd)。由此Ts、i、 TD、 i (i#m)全部成為非導(dǎo)通狀態(tài)，Vs、 m、 VD、m成為導(dǎo)通狀態(tài)。另外Vs、 Vo設(shè)為零。VG、 j (#n)設(shè)為高于 VTH、 o的電位。但是設(shè)為不引起鐵電體柵絕緣膜4的極化反轉(zhuǎn)的電位。 于是Vc、 n被設(shè)定成充分低的電位。在后面敘述具體內(nèi)容。
由此Ts、m、 To,m為導(dǎo)通狀態(tài)，所以其源/漏以及溝道區(qū)域的電位
與Vs、 Vo同樣地成為零。此處，Trm, j ( j#n)全部成為導(dǎo)通狀態(tài)，所 以它們的溝道區(qū)域、源/漏區(qū)域、Trm、 n的源/漏區(qū)域的電位都成為零。
此處，由于對(duì)VG, n施加了低電位，所以由于經(jīng)由鐵電體柵絕緣膜
的溝道區(qū)域與柵電極之間的電容耦合，Trm, n的溝道區(qū)域的電位被降 低。Trm、 n的源/漏區(qū)域和溝道區(qū)域都為n型，所以Trm、 n的源/漏區(qū)域 的電位也被降低。與其相伴，Trm、 j (j#n)的溝道區(qū)域以及源/漏區(qū)域 的電位也被降低，但如果Ts, m、 TD、 m的溝道區(qū)域與源/漏區(qū)域之間的 pn結(jié)被正向偏置，則電位不會(huì)再降低。因此，Trm, n的溝道區(qū)域的電 位不會(huì)低于零。
進(jìn)而，如果VG、 n被設(shè)定成使鐵電體柵絕緣膜4的極化反轉(zhuǎn)為從溝 道區(qū)域3朝向柵電極5的方向那樣的充分低的電位，則Trra、 n的鐵電 體柵絕緣膜4的極化反轉(zhuǎn)為從溝道區(qū)域3朝向柵電極5的方向。即被 寫入零。
此處，Ts、i、 TD,i( #m )全部為非導(dǎo)通狀態(tài)，徵以T。、j( i^m、 1司) 的源/漏區(qū)域以及溝道區(qū)域3成為浮置狀態(tài)。因此，如果對(duì)Vc, 施加
44低的電位，則由于經(jīng)由鐵電體柵絕緣膜4的溝道區(qū)域3與柵電極5之 間的電容耦合，Tiy n(i#m)的溝道區(qū)域的電位被降低，鐵電體柵絕 緣膜4中的電場(chǎng)不會(huì)成為過強(qiáng)的值，鐵電體柵絕緣膜4的極化不變化。
另外，VG, j (j^n)為高于VTH、 o的電位，但設(shè)為不引起鐵電體柵 絕緣膜4的極化反轉(zhuǎn)的電位，所以Tiy j ( 1^i^M、 j^n)的鐵電體柵 絕緣膜的極化也不變化。這樣無(wú)需改變其他TiY j( (i、 j)^(m、 n)) 的閾值電壓而可以僅控制Trm、 n的閾值電壓。如上所述進(jìn)行刪除。
另外，此處示出了僅刪除TiVn所存儲(chǔ)的信息的方法，但如果使 用與上述同樣的方法將Vs、 i、 VD、 i(l^i^M)全部設(shè)為高于V化的值 (例如VDD),則可以將TiVn (1^i^M)所存儲(chǔ)的信息全部一次刪 除。因此操作變得簡(jiǎn)單，具有刪除中所需的時(shí)間被縮短這樣的優(yōu)點(diǎn)。
另一方面，如果使用最初說明的方法來進(jìn)行刪除，則得到可以選 擇性地僅刪除特定的半導(dǎo)體元件所存儲(chǔ)的信息這樣的其他優(yōu)點(diǎn)。這樣 進(jìn)行寫入和刪除。
接下來說明讀出方法。如下所述讀出Tivn的信息。共同的基板 的電位設(shè)為零。Vc、j(j^i)設(shè)為高于VTH,。的電位。但是設(shè)為不引起 鐵電體柵絕緣膜4的極化反轉(zhuǎn)的電位。由此Tn、 j ( l舀i舀M、 j^n )全 部成為導(dǎo)通狀態(tài)。Vs例如設(shè)為零，Vo例如設(shè)為VDD。 Vs、 i、 VD. i(半m)
設(shè)為低于Vth的值(例如零)，Vs、m、 Vo、m設(shè)為高于Vth的值(例如
VDD)。
如果如上述那樣設(shè)定，則Ts, i、 TD、 i(i^m)全部成為非導(dǎo)通狀態(tài)， Ts、m、 TD、m成為導(dǎo)通狀態(tài)。另外，Tiv j (#m、 1司芻N)的源/漏區(qū) 域由于不與外部的電路連接，所以成為浮置狀態(tài)。Trm、j(l^j^N) 的源/漏區(qū)域由于與外部的電路連接，所以在Tiv, j (l^j<n)的源/漏 區(qū)域以及Tiv, n的源/漏區(qū)域中在圖100的左側(cè)一方的電位成為零，在 Trm、 j (n<jSN)的源/漏區(qū)域以及Trm, n的源/漏區(qū)域中在圖100的右
側(cè)一方的電位成為VoD。
于是如果將VG、 j殳為VTH、 o與Vth、 i之間的值,《則與Trm, n的闊 值電壓對(duì)應(yīng)的電流從施加了 Vd的端子流向施加了 Vs的端子，所以通過檢測(cè)該電流值，可以讀出存儲(chǔ)在Trm、 中的信息。另外在該操作中 僅檢測(cè)是否流過電流即可，所以例如可以使用讀出放大器等放大之后 進(jìn)行檢測(cè)，由此具有防止誤讀這樣的優(yōu)點(diǎn)。這樣可以存儲(chǔ)MxN位的 信息。
根據(jù)本實(shí)施方式，使用通過提高柵電極針對(duì)溝道區(qū)域的電位的控 制性，短溝道效應(yīng)被抑制并且具有高電流驅(qū)動(dòng)力的存儲(chǔ)元件來構(gòu)成存 儲(chǔ)裝置，所以可以實(shí)現(xiàn)高性能的存儲(chǔ)裝置。 (第十三實(shí)施方式)
第十三實(shí)施方式為以陣點(diǎn)狀排列有第九實(shí)施方式的半導(dǎo)體元件的 存儲(chǔ)裝置。半導(dǎo)體元件排列的電路圖和元件的表示與圖100和圖101 相同，所以參照該圖進(jìn)行說明。
本實(shí)施方式的半導(dǎo)體元件也配置成M行N列，合計(jì)包括MxN個(gè) 半導(dǎo)體元件。多個(gè)半導(dǎo)體元件之間的連接與第十二實(shí)施方式相同，所 以省略重復(fù)說明。以下說明其動(dòng)作。
設(shè)半導(dǎo)體元件為n型，對(duì)向m行n列的半導(dǎo)體元件Trm、n的信息 的寫入、刪除、及其讀出方法進(jìn)行說明。在p型的元件的情況下，只 要將電壓的極性顛倒，則完全相同。此處m和n是指分別滿足 l舀m^M、 l舀n^N的4壬意的4亍、列。
如第九實(shí)施方式所示，第九實(shí)施方式的半導(dǎo)體元件的柵絕緣膜是 由鐵電體形成的，所以可以具有自發(fā)極化。極化的朝向的定義、半導(dǎo) 體元件的閾值電壓的定義、信息的寫入、刪除的定義與第十二實(shí)施方 式相同。
首先，信息的寫入是通過進(jìn)行與第十二實(shí)施方式所述的半導(dǎo)體裝 置中的信息的寫入同樣的操作而進(jìn)行的。
接下來對(duì)信息的刪除進(jìn)行說明。共同的基板的電位設(shè)為零。Vs, i、 VD,i( 1^i^M)設(shè)為低于Vth的值(例如零)。由此Ts,i、TD、i( l舀i^M) 全部成為非導(dǎo)通狀態(tài)。另外Vs、 Vo例如設(shè)為零。VG, j(j^ii)設(shè)為不 引起銖電體柵絕緣膜的極化反轉(zhuǎn)的電位、例如零。于是Vg、 n被設(shè)定成 充分低的電位。在后面敘述具體內(nèi)容。如果如此設(shè)定，則共同的基板的電位為零，所以在TlYn( l^gM)
的鐵電體柵絕緣膜4中，產(chǎn)生從基板1朝向柵電極5的電場(chǎng)。因此， 如果將Vc, n設(shè)定成使鐵電體柵絕緣膜4的極化反轉(zhuǎn)為從溝道區(qū)域3 朝向柵電極5方向那樣的充分低的電位，則鐵電體柵絕緣膜4的極化 反轉(zhuǎn)為從溝道區(qū)域3朝向柵電極5的方向。即被寫入零。
此處VG. j (j^n)被設(shè)成不引起鐵電體柵絕緣膜4的極化反轉(zhuǎn)的 電位、例如零，所以鐵電體柵絕緣膜4中的電場(chǎng)不成為過高的值，鐵 電體柵絕緣膜4的極化不變化。
這樣無(wú)需改變其他Tri、 j (1^i^M、 j#n)的閾值電壓，而可以僅 控制TiVn (1^i^M)的閾值電壓。這樣進(jìn)行刪除。
另夕卜，此處示出了僅刪除Tiy n ( 1 ^i〇M )所存儲(chǔ)的信息的方法， 但如果VG、 j( l司^n)例如設(shè)為零，并向作為共同的基板1施加使鐵 電體柵絕緣膜4的極化反轉(zhuǎn)那樣的高電位，則全部TiYj (1Si^M、 1^j^N)的鐵電體柵絕緣膜4的極化反轉(zhuǎn)為從溝道區(qū)域3朝向柵電極 5的方向。即被寫入零。
由此通過一次操作刪除全部Tiy j (l舀i舀M、 l舀j^N)的信息， 所以操作簡(jiǎn)化，具有刪除中所需的時(shí)間被縮短這樣的優(yōu)點(diǎn)。另一方面， 如果使用最初說明的方法來進(jìn)行刪除，則得到可以選擇性地僅刪除屬 于特定的列的半導(dǎo)體元件所存儲(chǔ)的信息這樣的其他優(yōu)點(diǎn)。這樣進(jìn)行寫 入和刪除。
接下來，讀出是通過進(jìn)行與第十二實(shí)施方式所述的半導(dǎo)體裝置中 的信息讀出同樣的操作來進(jìn)行的。這樣可以存儲(chǔ)MxN位的信息。
在本實(shí)施方式中，也使用通過提高柵電極針對(duì)溝道區(qū)域的電位的 控制性，短溝道效應(yīng)被抑制并且具有高電流驅(qū)動(dòng)力的存儲(chǔ)元件來構(gòu)成 存儲(chǔ)裝置，所以可以實(shí)現(xiàn)高性能的存儲(chǔ)裝置。 (第十四實(shí)施方式)
圖102示出第十四實(shí)施方式的半導(dǎo)體裝置的電路圖。在該半導(dǎo)體 裝置中，，氛陣點(diǎn)狀排列有第十實(shí)施方式所示的半導(dǎo)體元件。逸i&爭(zhēng)導(dǎo) 體元件是M行N列地配置的，合計(jì)包括MxN個(gè)半導(dǎo)體元件。另外，
47在圖102中，如圖103所示記有第十實(shí)施方式所示的本發(fā)明的半導(dǎo)體 元件。在圖103中記述成S或D的端子分別為源或漏，記述成G的端 子為柵電極。另外，省略而未示出基板的端子。
在圖102中，用Tiy j ( l芻i^M、 1^j^N)來表示第十實(shí)施方式 的半導(dǎo)體元件。在同一行中包含的半導(dǎo)體元件中，使相鄰的元件的源/ 漏區(qū)域相耦合，使同一列中包含的半導(dǎo)體元件的柵電極相互耦合。各 行的源/漏區(qū)域經(jīng)由左右各個(gè)場(chǎng)效應(yīng)晶體管Ts,j、 TVi(l^i^M)耦 合到共同的線，這些共同的線的電位分別成為Vs、 VD。于是TVi、 Td、 i ( l舀i^M)的柵電極的電位分別成為Vs、 i、 VD、 i ( l舀i蕓M)。 Ts、j、 TD、 i ( l^gM)的閾值電壓并不需要全部相等，但設(shè)為大致相 等，將其值設(shè)為Vth。 V化設(shè)定在零與電源電壓V卯之間。
另外，相對(duì)于第十實(shí)施方式所示的半導(dǎo)體元件的源/漏區(qū)域和溝道 區(qū)域都是n型，設(shè)Ts, j、 TD, j (l舀gM)的源/漏區(qū)域?yàn)閚型，但溝 道區(qū)域?yàn)閜型。
另外，j列的相互耦合的柵電極的電位成為VG, j ( 1^j^N)。而 且，全部Tiv j ( lSi^M、 1司^N)的基板電位設(shè)為共同。另外，在 該圖中，省略了此處所示的區(qū)域的外部的布線、與外部的布線的接合 區(qū)域等。該半導(dǎo)體裝置整體可以存儲(chǔ)LxMxN位的信息。此處，L意 味著每一個(gè)半導(dǎo)體元件可以存儲(chǔ)的信息量。以下說明其動(dòng)作。
設(shè)半導(dǎo)體元件為n型，對(duì)向m行n列的半導(dǎo)體元件Trm、 n的信息 的寫入、刪除、及其讀出方法進(jìn)行說明。在p型的元件的情況下，只 要將電壓的極性顛倒，則完全相同。此處m和n是指分別滿足 l舀m^M、 1^n舀N的<壬意的4亍、列。
如第十實(shí)施方式所示，第十實(shí)施方式的半導(dǎo)體元件在溝道區(qū)域3 上依次形成有隧道柵絕緣膜24、電荷蓄積層25、電極間絕緣膜26、 柵電極5。
通過釆用上述結(jié)構(gòu)，可以利用貫穿隧道柵絕緣膜24的電流，改變 在電荷蓄積層25,.求蓄積的電荷，可以根據(jù)蓄積在電荷蓄積層25中的 電荷量，改變闊值電壓。設(shè)各半導(dǎo)體元件的閾值電壓可以取K種類的值。與上述的L存在K-2L的關(guān)系。將各半導(dǎo)體元件的閾值電壓從低 的一方依次設(shè)為VTH,卜..,Vth、 k。蓄積在電荷蓄積層25中的電荷為 負(fù)，閾值電壓越是高值的狀態(tài)，所蓄積的電荷的絕對(duì)值越大。
首先，對(duì)信息的寫入進(jìn)行說明。共同的基板1的電位設(shè)定成零。 VG, j( 1司^N)設(shè)為高于VTH, K的電位。但是設(shè)為不流過貫穿隧道柵 絕緣膜的電流的電位。由此Tiy j ( 1^i^M、 1^j^N)全部成為導(dǎo)通 狀態(tài)。Vs, 。 VD、i (#m)設(shè)為低于V化的值(例如零)，Vs、m、 VD、 m設(shè)為高于Vth的值(例如VDD )。由此Ts、 j、 TD, i ( #m )全部成為 非導(dǎo)通狀態(tài)，Ts、m、 TD, m成為導(dǎo)通狀態(tài)。于是Vs、 Vo設(shè)為零。
如果如上所述設(shè)定，貝'j TiYj(i^m、 l^j^N)的源/漏區(qū)域由于 不與外部的電路連接，所以成為浮置狀態(tài)，Trm、 j ( l^j^N)的源/漏 區(qū)域由于與外部的電路連接，所以其電位全部成為零。
其結(jié)果，Trm、 j (l^j^N)的溝道區(qū)域3的電位也成為零。如果 在該狀態(tài)下共同的基板1設(shè)為浮置狀態(tài)，將Vd設(shè)定成流過貫穿Trm, n的隧道柵絕緣膜24的電流而向電荷蓄積層25蓄積期望的電荷那樣的 電位，則Tivn的電荷蓄積層25中蓄積的電荷量變化，可以將Trv n 的閾值電壓改變成期望的值。
此處，Vc、j(j^l)被設(shè)定成高于VTH、K的電位，但由于設(shè)成不流
過貫穿隧道柵絕緣膜24的電流的電位，所以TiYj (1^i舀M、 j^n) 的閾值電壓不變化。于是如上所述Tiy n (i#m )的源/漏區(qū)域6為浮置 狀態(tài)，基板l也為浮置狀態(tài)，所以Tn, n (#m)的溝道區(qū)域3也成為 浮置狀態(tài)。
因此，如果改變Vc. n，則Tiy n (#m)的溝道區(qū)域3的電位通過 經(jīng)由隧道柵絕緣膜24、電荷蓄積層25、電極間絕緣膜26的與柵電極 5的電容耦合，追隨VG、 n。因此Tiv n ( #m )的隧道柵絕緣膜24中 的電場(chǎng)不會(huì)成為過高的值，不流過貫穿隧道柵絕緣膜24的電流。因此， Tiy n (#m)的閾值電壓不變化。
這樣，無(wú)需改變其他Tiv j ( (i、 j) #(m、 n))的閾值電壓， 而可以僅控制Trm, n的閾值電壓。這樣進(jìn)行寫入。接下來對(duì)信息的刪除進(jìn)行說明。共同的基板l的電位設(shè)為零。Vs、
i、 VD、j (#m)設(shè)為低于Vth的值(例如零)，VS、m、 VD, m設(shè)為高于
Vth的值(例如VDD)。由此Ts、i、 TD、 i (i#m)全部成為非導(dǎo)通狀態(tài)， Ts、m、 Tu、m成為導(dǎo)通狀態(tài)。另外，Vs、 Vo設(shè)為零。VG、 j (j#n )設(shè)為 高于VTH, K的電位。但是設(shè)為不流過貫穿隧道柵絕緣膜24的電流的電
位。于是VG, n設(shè)定成充分低的電位。在后面敘述具體內(nèi)容。
如果如上所述設(shè)定，則TS, m、 TD, m為導(dǎo)通狀態(tài)，所以其源/漏以
及溝道區(qū)域的電位與Vs、 Vu同樣地成為零。此處，Trm, j(j^n)全部 成為導(dǎo)通狀態(tài)，所以它們的溝道區(qū)域、源/漏區(qū)域的電位都成為零。
此處，由于對(duì)Vd施加了低電位，所以由于經(jīng)由隧道柵絕緣膜 24、電荷蓄積層25、電極間絕緣膜26的溝道區(qū)域3與斥冊(cè)電極5之間 的電容耦合，Trm、 n的溝道區(qū)域的電位被降低。Trm、 n的源/漏區(qū)域和 溝道區(qū)域都為n型，所以Trm、 n的源/漏區(qū)域6的電位也被降低。與其 相伴，Trm、j(j#n)的溝道區(qū)域3以及源/漏區(qū)域6的電位也被降低， 但如果Ts, m、 TD, m的溝道區(qū)域與源/漏區(qū)域之間的pn結(jié)被正向偏置， 則電位不會(huì)再降低，Trm、 n的溝道區(qū)域3的電位不會(huì)低于零。
因此，如果VG、 n被，沒定成使蓄積在電荷蓄積層25中的電荷貫穿 隧道柵絕緣膜24而向溝道區(qū)域3放電那樣的充分低的電位，則蓄積在 電荷蓄積層25中的電荷向溝道區(qū)域被放電。即被寫入零。
此處，Ts、 j、 TD, j( #m )全部為非導(dǎo)通狀態(tài)，所以Tiy j( i#m 、 1 ^ j舀N ) 的源/漏區(qū)域6以及溝道區(qū)域3成為浮置狀態(tài)。因此，如果對(duì)V(j, n施 加低的電位，則由于經(jīng)由隧道柵絕緣膜24、電荷蓄積層25、電極間絕 緣膜26的溝道區(qū)域3與柵電極5之間的電容耦合，Tn、 n (#m)的溝 道區(qū)域3的電位被降低，隧道柵絕緣膜24中的電場(chǎng)不會(huì)成為過強(qiáng)的值， 不會(huì)流過貫穿隧道柵絕緣膜24的電流。即電荷蓄積層25中的電荷不 變化。
另夕卜，VG, j(j^H)為高于VTH、K的電位，但設(shè)為不流過貫穿隧道
柵絕緣膜24的電流的電位h所以Tiy j ( 1^i^M、 j紐)的電荷蓄積 層25中的電荷也不變化。這樣無(wú)需改變其他Tn、 j( (i、 j)^(m、 n))的閾值電壓，而可以僅控制Trm, n的閾值電壓。這樣進(jìn)行刪除。
另外，此處示出了僅刪除Trm, 所存儲(chǔ)的信息的方法，但如果使 用與上述同樣的方法將Vs. i、 VD、 i(l^i^M)全部設(shè)為高于V化的值 (例如VDD),則可以將TiYn (l^i^M)所存儲(chǔ)的信息全部一次刪 除。因此操作變得簡(jiǎn)單，具有刪除中所需的時(shí)間被縮短這樣的優(yōu)點(diǎn)。 另一方面，如果使用最初說明的方法來進(jìn)行刪除，則得到可以選擇性 地僅刪除特定的半導(dǎo)體元件所存儲(chǔ)的信息這樣的其他優(yōu)點(diǎn)。這樣進(jìn)行 寫入和刪除。
接下來說明讀出的方法。如下所述讀出Trm, n的信息。共同的基 板l的電位設(shè)為零。VG、 j (j-n)設(shè)為高于VTH、 K的電位。但是設(shè)為不 流過貫穿隧道柵絕緣膜的電流的電位。由此Tiy j (l舀i舀M、 j^n)全 部成為導(dǎo)通狀態(tài)。Vs例如設(shè)為零，Vo例如設(shè)為VDD。 Vs. i、 VD、 i(i^m)
設(shè)為低于Vth的值(例如零)，Vs. m、 Vo、m設(shè)為高于Vth的值(例如
vDD)。
如果這樣設(shè)定，Ts, i、 TD, j (#m)全部成為非導(dǎo)通狀態(tài)，Ts、m、 td、m成為導(dǎo)通狀態(tài)。由此，TiYj(半m、 lSj舀N)的源/漏區(qū)域6由 于不與外部的電路連接，所以成為浮置狀態(tài)。Trm, j (1司^N)的源/ 漏區(qū)域6由于與外部的電路連接，所以在Trm、 n的源/漏區(qū)域6以及 Trm、 n的源/漏區(qū)域6中在圖102的左側(cè)一方的電位成為零，在Tiv j (n<j^N)的源/漏區(qū)域6以及Trm、 n的源/漏區(qū)域6中在圖102的右 側(cè)一方的電位成為VDD。
于是如果將VG, n設(shè)為VTH、 k/2與VTH, k/2+i之間的值，則與Trm、 n
的閾值電壓對(duì)應(yīng)的電流從施加了 Vd的端子流向施加了 Vs的端子，所
以通過檢測(cè)該電流值，可以知道Trm. n的闊值電壓是小于等于VTH, K/2 的值還是大于等于VTH, K/2m的值。另夕卜，在該操作中僅檢測(cè)是否流過
電流即可，所以例如可以使用讀出放大器等放大之后進(jìn)行檢測(cè)，由此 具有防止誤讀這樣的優(yōu)點(diǎn)。
如果闊值電壓為小于等于y觀,k/2的值，則將VG, 設(shè)為VTH、k/4 與VTH、k/4"之間的值，檢測(cè)是否從施加了 Vd的端子向施加了 Vs的端子流過電流。
如果閾值電壓為大于等于Vth、k/2 + !的但，則將Vd設(shè)為Vth、3xk/4 與VTH、 3xK/4+l之間的值，檢測(cè)是否從施加了 Vd的端子向施加了 Vs的 端子流過電流，從而可知各閾值電壓是小于等于VTH, k/4的值、還是 大于等于Vth、k/4m的植、或是小于等于Vth、3xk/4的植、還是大于等 于VTH、 的值。
通過反復(fù)該操作，檢測(cè)出Tiv、n的閣值電壓，其結(jié)果可以讀出Trm、 n所存儲(chǔ)的信息。這樣可以存儲(chǔ)LxMxN位的信息。
在本實(shí)施方式中，未提到校驗(yàn)操作，但如果可以在信息的寫入時(shí) 進(jìn)行校驗(yàn)操作，則抑制閾值電壓的偏差，其結(jié)果得到可以實(shí)現(xiàn)低電源 電壓動(dòng)作這樣的優(yōu)點(diǎn)。
在本實(shí)施方式中，使用通過提高柵電極針對(duì)溝道區(qū)域的電位的控 制性，短溝道效應(yīng)被抑制并且具有高電流驅(qū)動(dòng)力的存儲(chǔ)元件來構(gòu)成存 儲(chǔ)裝置，所以可以實(shí)現(xiàn)高性能的存儲(chǔ)裝置。 (第十五實(shí)施方式)
第十五實(shí)施方式為以陣點(diǎn)狀排列有第十一實(shí)施方式的半導(dǎo)體元件 的存儲(chǔ)裝置。半導(dǎo)體元件排列的電路圖和元件的表示與圖102和圖103 相同，所以參照該圖進(jìn)行說明。
在本實(shí)施方式的半導(dǎo)體裝置中，第十一實(shí)施方式的半導(dǎo)體元件被 配置成M行N列，合計(jì)包括MxN個(gè)半導(dǎo)體元件。多個(gè)半導(dǎo)體元件之 間的連接與第十四實(shí)施方式相同，所以省略重復(fù)說明。以下說明其動(dòng) 作。
設(shè)半導(dǎo)體元件為n型，對(duì)向m行n列的半導(dǎo)體元件T"、n的信息 的寫入、刪除、及其讀出方法進(jìn)行說明。在p型的元件的情況下，只 要將電壓的極性顛倒，則完全相同。此處m和n是指分別滿足 l舀m^M、 lSn^N的任意的行、歹ij 。如第十一實(shí)施方式所示，第十 一實(shí)施方式的半導(dǎo)體元件在溝道區(qū)域3上依次形成有隧道柵絕緣膜 24、電荷蓄積層25、電極間絕緣膜2l',撖電極。因此可以利用貫穿隧 道柵絕緣膜24的電流，改變蓄積在電荷蓄積層25中的電荷，并根據(jù)該電荷量，可以改變闊值電壓。
設(shè)各半導(dǎo)體元件的閾值電壓可以取K種類的值。與上述的L存在 K-2L的關(guān)系。將各半導(dǎo)體元件的閾值電壓從低的一方依次設(shè)為VTH. 卜..,Vth, k。蓄積在電荷蓄積層25中的電荷為負(fù)，閾值電壓越是高 值的狀態(tài)，所蓄積的電荷的絕對(duì)值越大。
首先，信息的寫入是通過進(jìn)行與第十四實(shí)施方式所述的半導(dǎo)體裝 置中的信息的寫入同樣的操作而進(jìn)行的。
接下來對(duì)信息的刪除進(jìn)行說明。共同的基板l的電位設(shè)為零。Vs. i、 VD, j (l^i^M)設(shè)為低于VTH的值(例如零)。由此Ts, j、 TD、i (l^i^M)全部成為非導(dǎo)通狀態(tài)。另外，Vs、 Vo例如設(shè)為零。VG,j (#n)設(shè)為不流過貫穿隧道柵絕緣膜24的電流的電位、例如零。于 是Vc. n被設(shè)定成充分低的電位。在后面敘述具體內(nèi)容。
如果如此設(shè)定，則共同的基板1的電位為零，所以在Tiv n (l^i^M)的隧道柵絕緣膜24中，產(chǎn)生從基板1朝向柵電極5的電 場(chǎng)。因此，如果將Vc、n設(shè)定成使蓄積在電荷蓄積層25中的電荷貫穿 隧道柵絕緣膜24而向溝道區(qū)域3放電那樣的充分低的電位，則蓄積在 電荷蓄積層25中的電荷向溝道區(qū)域3被j故電。即:帔寫入零。
此處，VG、 j (j^n)被設(shè)成不流過貫穿隧道柵絕緣膜24的電流的 電位、例如零，所以隧道柵絕緣膜24中的電場(chǎng)不會(huì)成為過高的值，不 會(huì)流過貫穿隧道柵絕緣膜24的電流。即電荷蓄積層25中的電荷不變 化。這樣無(wú)需改變其他TiY j (l舀i^M、 j^n)的閾值電壓而可以僅控 制Tiv n ( l^gM)的閾值電壓。這樣進(jìn)行信息的刪除。
另外，此處示出了僅刪除Tiv n ( l^i^M)所存儲(chǔ)的信息的方法， 但如果VG、 j ( 1^j^n )例如設(shè)為零，并向作為共同的基板1施加貫穿 隧道柵絕緣膜24而使電荷蓄積層25中的電荷放電那樣的高電位，則 全部Tiy j ( l芻i芻M、 1^jSN)的電荷蓄積層25中蓄積的電荷-皮放 電。即^皮寫入零。
由此通過一次操作刪除全部Tiy j (1^i廂M、 1Sj^N)的信息， 所以操作簡(jiǎn)化，具有刪除中所需的時(shí)間被縮短這樣的優(yōu)點(diǎn)。另一方面，
53如果使用最初說明的方法來進(jìn)行刪除，則得到可以選擇性地僅刪除屬 于特定的列的半導(dǎo)體元件所存儲(chǔ)的信息這樣的其他優(yōu)點(diǎn)。這樣進(jìn)行寫 入和刪除。
接下來，讀出是通過進(jìn)行與第十四實(shí)施方式所述的半導(dǎo)體裝置中
的信息讀出同樣的操作來進(jìn)行的。這樣可以存儲(chǔ)LxMxN位的信息。
在本實(shí)施方式中，使用通過提高柵電極針對(duì)溝道區(qū)域的電位的控 制性，短溝道效應(yīng)被抑制并且具有高電流驅(qū)動(dòng)力的存儲(chǔ)元件來構(gòu)成存 儲(chǔ)裝置，所以可以實(shí)現(xiàn)高性能的存儲(chǔ)裝置。
易想到本發(fā)明的其它實(shí)施方式。因此，本發(fā)明就其更寬的方面而言不 限于這里示出和說明的具體細(xì)節(jié)和代表性的實(shí)施方式。因此，在不背 離由所附的權(quán)利要求書以及其等同物限定的 一般發(fā)明概念的精神和范 圍的情況下，可以進(jìn)行各種修改。
權(quán)利要求
1. 一種半導(dǎo)體元件，具有半導(dǎo)體基板；絕緣區(qū)域，設(shè)置在上述半導(dǎo)體基板上；第一導(dǎo)電類型的多個(gè)線狀半導(dǎo)體層，大致平行地排列設(shè)置在上述絕緣區(qū)域上，并具有上表面和側(cè)面；第二導(dǎo)電類型的多個(gè)源/漏區(qū)域，隔開設(shè)置在各線狀半導(dǎo)體層中；多個(gè)溝道區(qū)域，分別設(shè)置在上述源/漏區(qū)域之間；第一絕緣膜，設(shè)置在各溝道區(qū)域上的上述上表面和側(cè)面上；以及柵電極，設(shè)置在上述第一絕緣膜上，并連續(xù)設(shè)置成與上述線狀半導(dǎo)體層交叉，其中，與在線方向上流過上述線狀半導(dǎo)體層的電流垂直且與上述半導(dǎo)體基板的表面平行地測(cè)量的各溝道區(qū)域的長(zhǎng)度小于等于由上述溝道區(qū)域中的雜質(zhì)濃度決定的最大耗盡層寬度的二倍，上述多個(gè)線狀半導(dǎo)體層的間隔小于等于各線狀半導(dǎo)體層的上表面與上述柵電極的間隔的二倍，上述絕緣區(qū)域的表面的至少一部分的相對(duì)介電常數(shù)低于3.9。
2. 根據(jù)權(quán)利要求l所述的半導(dǎo)體元件，其特征在于體基板的表面平行地測(cè)量的各溝道區(qū)域的長(zhǎng)度除以上述線狀半導(dǎo)體層 的間隔而得到的值大于等于0.5且小于等于3。
3. 根據(jù)權(quán)利要求l所述的半導(dǎo)體元件，其特征在于 將在與上述半導(dǎo)體基板的表面垂直的方向上測(cè)量的上述溝道區(qū)域的高度除以與在線方向上流過上述線狀半導(dǎo)體層的電流垂直且與上述 半導(dǎo)體基板的表面平行地測(cè)量的各溝道區(qū)域的長(zhǎng)度而得到的值小于等 于1.5。
4. 根據(jù)權(quán)利要求l所述的半導(dǎo)體元件，其特征在于 上述絕緣區(qū)域包括選自添加了氟的氧化硅、旋涂玻璃、添加了氟的非晶碳、添加了氟的聚酰亞胺、形成在柵電極下方的空隙的組中的 一個(gè)。
5. 根據(jù)權(quán)利要求l所述的半導(dǎo)體元件，其特征在于 上述第一絕緣膜具有高于3.9的相對(duì)介電常數(shù)。
6. 根據(jù)權(quán)利要求1所述的半導(dǎo)體元件，其特征在于 上述第一絕緣膜是鐵電體膜。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體元件，其特征在于 上述柵電極包括選自Au、 Pt、 Ir、 Ru的組中的一個(gè)。
8. —種半導(dǎo)體裝置，其特征在于以陣點(diǎn)狀配置有權(quán)利要求6的半導(dǎo)體元件，使屬于同一行且相鄰 的半導(dǎo)體元件的上述源/漏區(qū)域相互耦合，并且使屬于同 一列的半導(dǎo)體 元件的上述柵電極相互耦合。
9. 一種半導(dǎo)體元件，具有 半導(dǎo)體基板；絕緣區(qū)域，設(shè)置在上述半導(dǎo)體基板上；第一導(dǎo)電類型的多個(gè)線狀半導(dǎo)體層，大致平行地排列設(shè)置在上述 絕緣區(qū)域上，并具有上表面和側(cè)面；第二導(dǎo)電類型的多個(gè)源/漏區(qū)域，隔開設(shè)置在各線狀半導(dǎo)體層中；多個(gè)溝道區(qū)域，分別設(shè)置在上述源/漏區(qū)域之間；多個(gè)第一絕緣膜，分別設(shè)置在上述線狀半導(dǎo)體層的各溝道區(qū)域上；多個(gè)電荷蓄積層，設(shè)置在上述第一絕緣膜上；第二絕緣膜，覆蓋上述電荷蓄積層的上表面、以及上述溝道區(qū)域、 上述第一絕緣膜和上述電荷蓄積層的側(cè)壁；以及柵電極，設(shè)置在上述第二絕緣膜上，并連續(xù)設(shè)置成與上述線狀半 導(dǎo)體層交叉，其中，與在線方向上流過上述線狀半導(dǎo)體層的電流垂直且與上述 半導(dǎo)體基板的表面平行地測(cè)量的各溝道區(qū)域的長(zhǎng)度小于等于由上述溝 道區(qū)埃中的牽質(zhì)濃度決定的最大耗盡層寬度的二倍，上述線狀半導(dǎo)體層的間隔小于等于各線狀半導(dǎo)體層的上表面與上述柵電極的間隔的二倍，上述絕緣區(qū)域的表面的至少一部分的相對(duì)介電常數(shù)低于3.9,
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體元件，其特征在于于各電荷蓄積層的上部面積。
11. 根據(jù)權(quán)利要求9所述的半導(dǎo)體元件，其特征在于 上述第二絕緣膜的介電常數(shù)高于上述第一絕緣膜的介電常數(shù)。
12. 根據(jù)權(quán)利要求ll所述的半導(dǎo)體元件，其特征在于 上述第二絕緣膜包含金屬。
13. —種半導(dǎo)體裝置，其特征在于以陣點(diǎn)狀配置有權(quán)利要求9的半導(dǎo)體元件，使屬于同一行且相鄰 的半導(dǎo)體元件的上述源/漏區(qū)域相互耦合，并且使屬于同一列的半導(dǎo)體 元件的上述柵電極相互耦合。
14. 一種半導(dǎo)體元件，具有 半導(dǎo)體基板；第一導(dǎo)電類型的多個(gè)線狀半導(dǎo)體層，大致平行地排列設(shè)置在上述 半導(dǎo)體基板上，并具有上表面和側(cè)面；絕緣區(qū)域，以露出各線狀半導(dǎo)體層的方式形成在上述半導(dǎo)體基板上；多個(gè)第二導(dǎo)電類型的源/漏區(qū)域，隔開設(shè)置在各線狀半導(dǎo)體層中； 多個(gè)溝道區(qū)域，分別設(shè)置在上述源/漏區(qū)域之間； 第一絕緣膜，設(shè)置在上述溝道區(qū)域的上述上表面和側(cè)面上；以及 柵電極，設(shè)置在上述第一絕緣膜上，并連續(xù)設(shè)置成與上述線狀半 導(dǎo)體層交叉，其中，與在線方向上流過上述線狀半導(dǎo)體層的電流垂直且與上述 半導(dǎo)體基板的表面平行地測(cè)量的各溝道區(qū)域的長(zhǎng)度小于等于由上述溝 道區(qū)域中的雜質(zhì)濃度決定的最大耗盡層寬度的二倍，上述線狀半導(dǎo)體層的間隔小于等于各線狀半導(dǎo)體層的上表面與上 述柵電極的間隔的二倍，上述絕緣區(qū)域的表面的至少一部分的相對(duì)介電常數(shù)低于3.9。
15. 根據(jù)權(quán)利要求14所述的半導(dǎo)體元件，其特征在于 將與在線方向上流過上述線狀半導(dǎo)體層的電流垂直且與上述半導(dǎo)體基板的表面平行地測(cè)量的各溝道區(qū)域的長(zhǎng)度除以上述線狀半導(dǎo)體層 的間隔而得到的值大于等于0.5且小于等于3。
16. 根據(jù)權(quán)利要求14所述的半導(dǎo)體元件，其特征在于 將在與上述半導(dǎo)體基板的表面垂直的方向上測(cè)量的各溝道區(qū)域的高度除以與在線方向上流過上述線狀半導(dǎo)體層的電流垂直且與上述半 導(dǎo)體基板的表面平行地測(cè)量的各溝道區(qū)域的長(zhǎng)度而得到的值小于等于
17. 根據(jù)權(quán)利要求14所述的半導(dǎo)體元件，其特征在于 上述絕緣區(qū)域包括選自由添加了氟的氧化硅、旋涂玻璃、添加了氟的非晶碳、添加了氟的聚酰亞胺、形成在柵電極下方的空隙構(gòu)成的 組中的一個(gè)。
18. 根據(jù)權(quán)利要求14所述的半導(dǎo)體元件，其特征在于 上述第一絕緣膜具有高于3.9的相對(duì)介電常數(shù)。
19. 根據(jù)權(quán)利要求14所述的半導(dǎo)體元件，其特征在于 上述第一絕緣膜是鐵電體膜。
20. 根據(jù)權(quán)利要求19所述的半導(dǎo)體元件，其特征在于 上述柵電極包括選自由Au、 Pt、 Ir、 Ru構(gòu)成的組中的一個(gè)。
21. —種半導(dǎo)體裝置，其特征在于以陣點(diǎn)狀配置有權(quán)利要求19的半導(dǎo)體元件，使屬于同一行且相鄰 的半導(dǎo)體元件的上述源/漏區(qū)域相互耦合，并且使屬于同 一列的半導(dǎo)體 元件的上述柵電極相互耦合。
22. —種半導(dǎo)體元件，具有 半導(dǎo)體基板；第一導(dǎo)電類型的多個(gè)線狀半導(dǎo)體層，大致平行地排列設(shè)置在上述 半導(dǎo)體基板上，并具有上表面和側(cè)面；絕緣區(qū)域，以露出各線狀半導(dǎo)體層的方式形成在上述半導(dǎo)體基板上；多個(gè)第二導(dǎo)電類型的源/漏區(qū)域，隔開設(shè)置在各線狀半導(dǎo)體層中； 多個(gè)溝道區(qū)域，分別設(shè)置在上述源/漏區(qū)域之間； 第一絕緣膜，設(shè)置在上述溝道區(qū)域的上述上表面上； 電荷蓄積層，設(shè)置在上述第一絕緣膜上；第二絕緣膜，覆蓋上述電荷蓄積層的上表面、以及上述溝道區(qū)域、 上述第一絕緣膜和上述電荷蓄積層的側(cè)面；以及柵電極，設(shè)置在上述第一絕緣膜上，并連續(xù)設(shè)置成與上述線狀半 導(dǎo)體層交叉，其中，與在線方向上流過上述線狀半導(dǎo)體層的電流垂直且與上述 半導(dǎo)體基板的表面平行地測(cè)量的各溝道區(qū)域的長(zhǎng)度小于等于由上述溝 道區(qū)域中的雜質(zhì)濃度決定的最大耗盡層寬度的二倍，上述線狀半導(dǎo)體層的間隔小于等于各線狀半導(dǎo)體層的上表面與上 述柵電極的間隔的二倍，上述絕緣區(qū)域的表面的至少一部分的相對(duì)介電常數(shù)低于3.9。
23. 根據(jù)權(quán)利要求21所述的半導(dǎo)體元件，其特征在于 與各線狀半導(dǎo)體層對(duì)應(yīng)地分配的上述柵電極的下部部分的面積大于各電荷蓄積層的上部面積。
24. 根據(jù)權(quán)利要求22所述的半導(dǎo)體元件，其特征在于 上述第二絕緣膜的介電常數(shù)高于上述第一絕緣膜的介電常數(shù)。
25. 根據(jù)權(quán)利要求24所述的半導(dǎo)體元件，其特征在于 上述第二絕緣膜包含金屬。
26. —種半導(dǎo)體裝置，其特征在于以陣點(diǎn)狀配置有權(quán)利要求22的半導(dǎo)體元件，使屬于同一行且相鄰 的半導(dǎo)體元件的上述源/漏區(qū)域相互耦合，并且使屬于同一列的半導(dǎo)體 元件的上述柵電極相互耦合。
全文摘要
本發(fā)明提供一種半導(dǎo)體元件，具有半導(dǎo)體基板、絕緣區(qū)域、第一導(dǎo)電類型的多個(gè)線狀半導(dǎo)體層、第二導(dǎo)電類型的多個(gè)源/漏區(qū)域、多個(gè)溝道區(qū)域、第一絕緣膜、以及柵電極，其中，與在線方向上流過上述線狀半導(dǎo)體層的電流垂直且與上述半導(dǎo)體基板的表面平行地測(cè)量的各溝道區(qū)域的長(zhǎng)度小于等于由上述溝道區(qū)域中的雜質(zhì)濃度決定的最大耗盡層寬度的二倍，上述多個(gè)線狀半導(dǎo)體層的間隔小于等于各線狀半導(dǎo)體層的上表面與上述柵電極的間隔的二倍，上述絕緣區(qū)域的表面的至少一部分的相對(duì)介電常數(shù)低于3.9。
文檔編號(hào)H01L29/66GK101483193SQ20091000163
公開日2009年7月15日 申請(qǐng)日期2009年1月9日 優(yōu)先權(quán)日2008年1月11日
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