專(zhuān)利名稱(chēng)：一種vdmos及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件的制造領(lǐng)域，尤其涉及一種v匿os及其制造方法。
背景技術(shù)：
功率金屬-氧化物-半導(dǎo)體場(chǎng)效應(yīng)管(Power MOSFET)結(jié)構(gòu)由于功能上的特殊性， 在非常廣闊的領(lǐng)域有著廣泛的應(yīng)用，例如，磁盤(pán)驅(qū)動(dòng)，汽車(chē)電子以及功率器件等方面。
以功率器件為例，應(yīng)用于功率器件的超大規(guī)模集成電路器件，其輸出整流器要求 能夠在輸入20V電壓而輸出大約3. 3V電壓和輸入10V電壓而輸出大約1. 5V電壓；并且要 求所述器件能夠具有10V至50V范圍的衰竭電壓。對(duì)于現(xiàn)有的一些器件無(wú)法滿足所述需求， 例如肖特基二極管(Schottky diodes)衰竭電壓范圍大約在0. 5V。 麗OS(Vertical double-diffused metal oxide semiconductor,垂直雙擴(kuò)散 MOS)被提出來(lái)解決上述這個(gè)問(wèn)題。V匿OS具有開(kāi)關(guān)損耗??；輸入阻抗高，驅(qū)動(dòng)功率??；頻率 特性好；跨導(dǎo)高度線性的優(yōu)點(diǎn)。特別值得指明出的是，它具有負(fù)的溫度系數(shù)，沒(méi)有雙極功率 的二次穿問(wèn)題，安全工作出了區(qū)大。因此，不論是開(kāi)關(guān)應(yīng)用還是線性應(yīng)用，V匿OS都是理想 的功率器件。在例如在申請(qǐng)?zhí)枮閁S19940259769的美國(guó)專(zhuān)利中還能發(fā)現(xiàn)更多關(guān)于VDMOS制 造的相關(guān)信息。 公知的V匿OS如圖1所示，包括，半導(dǎo)體襯底100 ;形成在半導(dǎo)體襯底100上的外 延層101 ;形成在半導(dǎo)體襯底100內(nèi)的漏極區(qū)102 ;依次形成在外延層101上的柵氧層106， 多晶層107，電極層108 ;形成在外延層101上并位于柵氧層106、多晶層107、電極層108兩 側(cè)的隔離側(cè)墻105 ;位于外延層101并分布于柵氧層106、多晶層107、電極層108兩側(cè)的隔 離區(qū)103 ;位于隔離區(qū)內(nèi)的源極區(qū)104。在公知的VDMOS結(jié)構(gòu)中，采用了掩埋漏極區(qū)和外延 層技術(shù)，提高了器件的制備成本。

發(fā)明內(nèi)容
本發(fā)明解決的問(wèn)題是提供一種VDMOS及其制造方法，能夠降低VDMOS的制備成本。
為解決上述問(wèn)題，本發(fā)明提供一種VDMOS的制造方法，包括，提供半導(dǎo)體襯底；在 所述半導(dǎo)體襯底內(nèi)形成位于基底層上的摻雜層；在所述摻雜層上形成柵極區(qū)；在所述摻雜 層形成位于柵極區(qū)兩側(cè)的隔離阱；在所述隔離阱形成源極區(qū)；在所述摻雜層形成暴露出基 底層的開(kāi)口 ；在所述開(kāi)口內(nèi)形成隔離側(cè)墻；沿開(kāi)口在所述基底層形成漏極區(qū)；在所述開(kāi)口 內(nèi)填充導(dǎo)電物質(zhì)形成導(dǎo)電插塞 本發(fā)明還提供一種V匿OS，包括，位于半導(dǎo)體襯底中的基底層與摻雜層，位于摻雜
層上的柵極區(qū)；所述基底層包括位于柵極區(qū)兩側(cè)的漏極區(qū)；所述摻雜層包括位于漏極區(qū)上
并貫穿摻雜層的導(dǎo)電插塞、位于柵極區(qū)兩側(cè)的隔離阱、位于隔離阱內(nèi)的源極區(qū)。 與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)采用了常規(guī)的半導(dǎo)體制備工藝如刻蝕，離
子注入、沉積等工藝實(shí)現(xiàn)了 VDMOS制備，克服了現(xiàn)有技術(shù)的缺點(diǎn)，具體的說(shuō)，現(xiàn)有的VDMOS采
用了掩埋漏極區(qū)和外延層技術(shù)，提高了器件的制備成本。本發(fā)明通過(guò)采用常規(guī)的半導(dǎo)體制
4備工藝如刻蝕，離子注入、沉積等工藝，不需要采用造價(jià)高昂的掩埋漏極區(qū)和外延層技術(shù)，降低了制造成本。


圖1是現(xiàn)有的VDM0S結(jié)構(gòu)示意圖； 圖2是本發(fā)明V匿0S制造方法的第一實(shí)施方式的流程圖； 圖3至圖11是本發(fā)明V匿0S制造方法第一實(shí)施方式的實(shí)施例的示意圖； 圖12是本發(fā)明V匿0S制造方法的第二實(shí)施方式的流程圖； 圖13至圖21是本發(fā)明V匿0S制造方法第二實(shí)施方式的實(shí)施例的示意圖。
具體實(shí)施例方式
第一實(shí)施方式 參照?qǐng)D2，本發(fā)明首先提供一種VDM0S的制造方法，包括如下步驟
步驟S11，提供半導(dǎo)體襯底； 步驟S12，在所述半導(dǎo)體襯底內(nèi)形成位于基底層上的摻雜層； 步驟S13，在所述摻雜層上形成柵極區(qū)；柵極區(qū)依次包括柵氧層、多晶硅層、硅化物層以及側(cè)墻； 步驟S14，在所述摻雜層形成位于柵極區(qū)兩側(cè)的隔離阱； 步驟S15，在所述隔離阱形成源極區(qū)； 步驟S16，在所述摻雜層形成暴露出基底層的開(kāi)口 ； 步驟S17，在所述開(kāi)口內(nèi)形成隔離側(cè)墻； 步驟S18，沿所述開(kāi)口在基底層形成漏極區(qū)； 步驟S19，在所述開(kāi)口填充導(dǎo)電物質(zhì)形成導(dǎo)電插塞。 以下通過(guò)結(jié)合附圖詳細(xì)的描述形成VDM0S的具體實(shí)施例，上述的目的和本發(fā)明的優(yōu)點(diǎn)將更加清楚 首先參考圖2和圖3，提供半導(dǎo)體襯底200，所述半導(dǎo)體襯底200可以為硅基半導(dǎo)體或者為絕緣體上硅(SOI)襯底，本實(shí)施例中以硅襯底為例加以示例性說(shuō)明。
參考圖2和圖4，在半導(dǎo)體襯底200內(nèi)形成位于基底層201上的摻雜層202。具體包括，向半導(dǎo)體襯底200中進(jìn)行第一離子注入(未圖示)，形成基底層201和摻雜層202。所述第一離子注入可以為由至少一道離子注入步驟構(gòu)成，比如通過(guò)二次或者三次離子注入，主要目的為在源漏區(qū)和多晶硅柵中形成更加合理的雜質(zhì)分布，同時(shí)達(dá)到有效控制源漏區(qū)及多晶硅柵的電阻值和其它一些電學(xué)參數(shù)的目的。作為本實(shí)施例的一個(gè)實(shí)施方式，所述第一離子注入的離子為P離子或者為As離子，能量范圍為2KeV至40KeV，劑量范圍為1E13cm—2至1. 5E15cm—2。 參考圖2和圖5，在摻雜層202形成柵極區(qū)；柵極區(qū)依次包括柵氧層203、多晶硅層204、硅化物層205以及側(cè)墻206。 具體包括，在摻雜層202表面形成一層氧化層(未圖示)，所述氧化層可以利用公知的熱氧化法或者為CVD沉積技術(shù)形成；在所述氧化層上形成多晶硅層204，所述多晶硅層可以利用公知的CVD沉積技術(shù)形成；在多晶硅層204表面形成第一光刻膠圖形(未圖示)，
5工藝包括通過(guò)例如旋轉(zhuǎn)涂布等方式在所述多晶硅層204表面形成光刻膠。在涂布光刻膠 后，通過(guò)曝光將接觸孔掩膜圖形從掩膜版上轉(zhuǎn)移到光刻膠上，并利用顯影液將相應(yīng)部位的 光刻膠去除以形成與接觸孔掩膜圖形一致的第一光刻膠圖形。 以第一光刻膠圖形為掩膜，采用化學(xué)試劑腐蝕或者等離子體刻蝕等方法，依次去 除一定的多晶硅層204和氧化硅層，比較優(yōu)選的工藝是采用等離子體刻蝕的方法。具體參 數(shù)包括，去除一定多晶硅層204參數(shù)可以為，刻蝕設(shè)備腔體壓力為10毫托至50毫托，頂部 射頻功率為200瓦至500瓦，底部射頻功率為50瓦至150瓦，CHF3流量為每分鐘20SCCM至 每分鐘40SCCM， CH2F2流量為每分鐘25SCCM至每分鐘50SCCM， 02流量為每分鐘20SCCM至每 分鐘40SCCM。去除一定氧化硅層參數(shù)可以為，刻蝕設(shè)備腔體壓力為10毫托至50毫托，頂 部射頻功率為200瓦至500瓦，底部射頻功率為150瓦至300瓦，C4F8流量為每分鐘10SCCM 至每分鐘50SCCM， CO流量為每分鐘100SCCM至每分鐘200SCCM， Ar流量為每分鐘300SCCM 至每分鐘600SCCM， 02流量為每分鐘10SCCM至每分鐘50SCCM。 去除第一光刻膠圖形，去除光刻膠工藝可以為公知的光刻膠去除工藝，包括光刻 膠去除溶液去除、等離子轟擊去除等。 在摻雜層202表面和多晶硅層204表面形成側(cè)壁層(未圖示)，所述側(cè)壁層可以為 單層也可以為堆棧結(jié)構(gòu)，具體工藝可以為CVD沉積。采用公知的回刻蝕技術(shù)去除一定的側(cè) 壁層，保留隔離側(cè)墻206。 參考圖2和圖6，在摻雜層形成位于柵極區(qū)兩側(cè)的隔離阱。具體包括，在摻雜層202 表面形成第二光刻膠圖形(未圖示)；以第二光刻膠圖形為掩膜，向摻雜層202進(jìn)行第二離 子注入，形成隔離阱210 ;去除第二光刻膠圖形。 具體工藝可以為，在摻雜層202表面形成第二光刻膠圖形，工藝包括通過(guò)例如旋 轉(zhuǎn)涂布等方式在所述摻雜層202表面形成光刻膠。在涂布光刻膠后，通過(guò)曝光將接觸孔掩 膜圖形從掩膜版上轉(zhuǎn)移到光刻膠上，并利用顯影液將相應(yīng)部位的光刻膠去除以形成與接觸 孔掩膜圖形一致的第二光刻膠圖形。 以第二光刻膠圖形為掩膜，向摻雜層202進(jìn)行第二離子注入，形成隔離阱210。所 述第二離子注入可以為由至少一道離子注入步驟構(gòu)成，比如通過(guò)二次或者三次離子注入， 所述第二離子注入的離子為B離子，注入能量范圍為0. 5KeV至12KeV，劑量范圍為1E13cm—2 至1E14cm—2。 去除第二光刻膠圖形。去除光刻膠工藝可以為公知的光刻膠去除工藝，包括光刻 膠去除溶液去除、等離子轟擊去除等。 參考圖2和圖7，在隔離阱形成源極區(qū)。具體包括，在摻雜層202表面形成第三光 刻膠圖形，以第三光刻膠圖形為掩膜，向隔離阱210進(jìn)行第一離子注入，形成源極區(qū)211，去 除第三光刻膠圖形； 具體工藝可以為，在摻雜層202表面形成第三光刻膠圖形(未圖示)，工藝包括通 過(guò)例如旋轉(zhuǎn)涂布等方式在所述摻雜層202表面形成光刻膠。在涂布光刻膠后，通過(guò)曝光將 接觸孔掩膜圖形從掩膜版上轉(zhuǎn)移到光刻膠上，并利用顯影液將相應(yīng)部位的光刻膠去除以形 成與接觸孔掩膜圖形一致的第三光刻膠圖形。 以第三光刻膠圖形為掩膜，向隔離阱210進(jìn)行第一離子注入，形成源極區(qū)211。所 述第一離子注入可以為由至少一道離子注入步驟構(gòu)成，比如通過(guò)二次或者三次離子注入，
6主要目的為源極區(qū)211形成更加合理的雜質(zhì)分布，同時(shí)達(dá)到有效控制源極區(qū)211電阻值和其它一些電學(xué)參數(shù)的目的。所述第一離子注入的離子為As離子，注入能量范圍為0. 5KeV至12KeV，劑量范圍為1E13cm—2至1E14cm—2。 去除第三光刻膠圖形。去除光刻膠工藝可以為公知的光刻膠去除工藝，包括光刻膠去除溶液去除、等離子轟擊去除等。 參考圖2和圖8，在摻雜層形成暴露出基底層的開(kāi)口。具體包括，在摻雜層202形成第四光刻膠圖形(未圖示)，以第四光刻膠圖形為掩膜，刻蝕摻雜層202直至暴露出基底層201，形成開(kāi)口 220，去除第四光刻膠圖形。 具體工藝可以為，在摻雜層202表面形成第四光刻膠圖形，工藝包括通過(guò)例如旋轉(zhuǎn)涂布等方式在所述摻雜層202表面形成光刻膠。在涂布光刻膠后，通過(guò)曝光將接觸孔掩膜圖形從掩膜版上轉(zhuǎn)移到光刻膠上，并利用顯影液將相應(yīng)部位的光刻膠去除以形成與接觸孔掩膜圖形一致的第四光刻膠圖形。 以第四光刻膠圖形為掩膜，刻蝕摻雜層202直至暴露出基底層201，形成開(kāi)口 220，所述刻蝕可以為等離子體刻蝕工藝，具體工藝包括，刻蝕設(shè)備腔體壓力為10毫托至50毫托，頂部射頻功率為200瓦至500瓦，底部射頻功率為150瓦至300瓦，C4F8流量為每分鐘10標(biāo)準(zhǔn)立方厘米(SCCM)至每分鐘50標(biāo)準(zhǔn)立方厘米，CO流量為每分鐘100標(biāo)準(zhǔn)立方厘米至每分鐘200標(biāo)準(zhǔn)立方厘米，Ar流量為每分鐘300標(biāo)準(zhǔn)立方厘米至每分鐘600標(biāo)準(zhǔn)立方厘米，02流量為每分鐘10標(biāo)準(zhǔn)立方厘米至每分鐘50標(biāo)準(zhǔn)立方厘米。 去除第四光刻膠圖形。去除光刻膠工藝可以為公知的光刻膠去除工藝，包括光刻膠去除溶液去除、等離子轟擊去除等。 參考圖2和圖9，在開(kāi)口 220內(nèi)形成隔離側(cè)墻221。具體包括，沉積隔離層(未圖示)；回刻蝕隔離層，在開(kāi)口 220形成隔離側(cè)壁211。所述沉積隔離層可以是單一的覆層，也可以是由多層覆層所形成的堆棧結(jié)構(gòu)，而隔離層具體采用何種結(jié)構(gòu)，可以根據(jù)實(shí)際需要而確定。所述沉積隔離層可以為CVD工藝，具體工藝包括常壓化學(xué)氣相沉積(APCVD)、低壓化學(xué)氣相沉積(LPCVD)、離子體增強(qiáng)化學(xué)氣相沉積(PECVD)、高密度等離子體化學(xué)氣相沉積(HDPCVD)，隔離層厚度可以為30埃至300埃。 回刻蝕隔離層，形成隔離側(cè)壁211。所述回刻蝕工藝為公知的等離子體刻蝕工藝，具體工藝包括，刻蝕設(shè)備腔體壓力為10毫托至50毫托，頂部射頻功率為150瓦至250瓦，底部射頻功率為150瓦至300瓦，CF4流量為每分鐘20標(biāo)準(zhǔn)立方厘米至每分鐘50標(biāo)準(zhǔn)立方厘米，CHF3流量為每分鐘40標(biāo)準(zhǔn)立方厘米至每分鐘100標(biāo)準(zhǔn)立方厘米，02流量為每分鐘10標(biāo)準(zhǔn)立方厘米至每分鐘50標(biāo)準(zhǔn)立方厘米，刻蝕去除隔離層。保留隔離側(cè)墻211。
參考圖2和圖IO，沿開(kāi)口 220在基底層201形成漏極區(qū)230。具體包括，沿開(kāi)口向基底層201進(jìn)行第一離子注入，形成漏極區(qū)230并進(jìn)行快速熱退火。具體工藝包括，所述第一離子注入可以為由至少一道離子注入步驟構(gòu)成，比如通過(guò)二次或者三次離子注入，主要目的為漏極區(qū)形成更加合理的雜質(zhì)分布，同時(shí)達(dá)到有效控制漏極區(qū)電阻值和其它一些電學(xué)參數(shù)的目的。作為本實(shí)施例的一個(gè)實(shí)施方式，所述第一離子注入的離子為P離子或者為As離子，能量范圍為2至40KeV，劑量范圍為1E13至1. 5E15cm一2。 所述快速熱退火的工藝為在氮?dú)饣驓鍤獾榷栊詺怏w環(huán)境中，退火溫度為900°C至95(TC，退火時(shí)間為10至60秒。作為本發(fā)明的一個(gè)優(yōu)化實(shí)施方式，退火溫度可以為910、
7920、930、940。C，退火溫度可以為15秒、20秒、25秒、30秒、40秒、50秒。 參考圖3和圖ll，在所述開(kāi)口 220填充導(dǎo)電物質(zhì)形成導(dǎo)電插塞222。具體包括采
用公知的填充技術(shù)如PVD、 CVD技術(shù)填充開(kāi)口，導(dǎo)電物質(zhì)優(yōu)選材料是金屬，而金屬中更優(yōu)的
選擇是鎢，因?yàn)殒u在接觸孔/通孔填充中臺(tái)階覆蓋能力出色并且工藝成熟。 —并參照?qǐng)D3至圖ll，在本實(shí)施例中，采用了常規(guī)的半導(dǎo)體制備工藝如刻蝕，離子
注入、沉積等工藝實(shí)現(xiàn)了 VDMOS制備，克服了現(xiàn)有技術(shù)的缺點(diǎn)，具體的說(shuō)，現(xiàn)有的VDMOS采用
了掩埋漏極區(qū)和外延層技術(shù)，提高了器件的制備成本。通過(guò)采用常規(guī)的半導(dǎo)體制備工藝如
刻蝕，離子注入、沉積等工藝，不需要采用造價(jià)高昂的掩埋漏極區(qū)和外延層技術(shù)，降低了制
造成本。 如圖11所示，基于上述的實(shí)施方法，形成的VDMOS，包括包含基底層201和摻雜 層202的半導(dǎo)體襯底200，位于基底層201的漏極區(qū)230 ;位于漏極區(qū)上并貫穿摻雜層202 的導(dǎo)電插塞222，位于導(dǎo)電插塞側(cè)壁的隔離側(cè)墻211 ;位于摻雜層202上的柵極區(qū)，所述柵極 區(qū)包括依次位于摻雜層上的柵氧層203、多晶硅層204、硅化物層205以及位于柵氧層203、 多晶硅層204、硅化物層205側(cè)壁的側(cè)墻206 ;位于摻雜層內(nèi)并且位于柵極區(qū)兩側(cè)的隔離阱 210 ;位于隔離阱210內(nèi)的源極區(qū)211。
第二實(shí)施方式 參照?qǐng)D12，本發(fā)明首先提供一種VDMOS的制造方法，包括如下步驟
步驟S21，提供半導(dǎo)體襯底； 步驟S22，在所述半導(dǎo)體襯底內(nèi)形成位于基底層上的摻雜層；
步驟S23，在所述摻雜層形成暴露出基底層的開(kāi)口 ；
步驟S24，在所述開(kāi)口內(nèi)形成隔離側(cè)墻；
步驟S25，沿所述開(kāi)口在基底層形成漏極區(qū)；
步驟S26，在所述開(kāi)口填充導(dǎo)電物質(zhì)形成導(dǎo)電插塞。 步驟S27，在所述摻雜層上形成柵極區(qū)；柵極區(qū)依次包括柵氧層、多晶硅層、硅化 物層以及側(cè)墻； 步驟S28，在所述摻雜層形成位于柵極區(qū)兩側(cè)的隔離阱；
步驟S29，在所述隔離阱形成源極區(qū)； 首先參考圖12和圖13，提供半導(dǎo)體襯底300，所述半導(dǎo)體襯底300可以為硅基半 導(dǎo)體或者為絕緣體上硅(SOI)襯底，本實(shí)施例中以硅襯底為例加以示例性說(shuō)明。
參考圖12和圖14，在半導(dǎo)體襯底300內(nèi)形成位于基底層301上的摻雜層302。具 體包括，向半導(dǎo)體襯底300中進(jìn)行第一離子注入(未圖示)，形成基底層301和摻雜層302。 所述第一離子注入可以為由至少一道離子注入步驟構(gòu)成，比如通過(guò)二次或者三次離子注 入，主要目的為在源漏區(qū)和多晶硅柵中形成更加合理的雜質(zhì)分布，同時(shí)達(dá)到有效控制源漏 區(qū)及多晶硅柵的電阻值和其它一些電學(xué)參數(shù)的目的。作為本實(shí)施例的一個(gè)實(shí)施方式，所述 第一離子注入的離子為P離子或者為As離子，能量范圍為2至40KeV，劑量范圍為1E13至 1. 5E15cm—2。 參考圖12和圖15，在摻雜層形成暴露出基底層的開(kāi)口。具體包括，在摻雜層302 形成第五光刻膠圖形(未圖示)，以第五光刻膠圖形為掩膜，刻蝕摻雜層302直至暴露出基 底層301，形成開(kāi)口 320，去除第五光刻膠圖形。
具體工藝可以為，在摻雜層302表面形成第五光刻膠圖形，工藝包括通過(guò)例如旋轉(zhuǎn)涂布等方式在所述摻雜層302表面形成光刻膠。在涂布光刻膠后，通過(guò)曝光將接觸孔掩膜圖形從掩膜版上轉(zhuǎn)移到光刻膠上，并利用顯影液將相應(yīng)部位的光刻膠去除以形成與接觸孔掩膜圖形一致的第五光刻膠圖形。 以第五光刻膠圖形為掩膜，刻蝕摻雜層302直至暴露出基底層301，形成開(kāi)口 320，所述刻蝕可以為等離子體刻蝕工藝，具體工藝包括，刻蝕設(shè)備腔體壓力為10毫托至50毫托，頂部射頻功率為200瓦至500瓦，底部射頻功率為150瓦至300瓦，C4F8流量為每分鐘10標(biāo)準(zhǔn)立方厘米(SCCM)至每分鐘50標(biāo)準(zhǔn)立方厘米，CO流量為每分鐘100標(biāo)準(zhǔn)立方厘米至每分鐘200標(biāo)準(zhǔn)立方厘米，Ar流量為每分鐘300標(biāo)準(zhǔn)立方厘米至每分鐘600標(biāo)準(zhǔn)立方厘米，02流量為每分鐘10標(biāo)準(zhǔn)立方厘米至每分鐘50標(biāo)準(zhǔn)立方厘米。 去除第五光刻膠圖形。去除光刻膠工藝可以為公知的光刻膠去除工藝，包括光刻膠去除溶液去除、等離子轟擊去除等。 參考圖12和圖16，在開(kāi)口 320內(nèi)形成隔離側(cè)墻321。具體包括，沉積隔離層(未圖示)；回刻蝕隔離層，在開(kāi)口 320形成隔離側(cè)壁311。所述沉積隔離層可以是單一的覆層，也可以是由多層覆層所形成的堆棧結(jié)構(gòu)，而隔離層具體采用何種結(jié)構(gòu)，可以根據(jù)實(shí)際需要而確定。所述沉積隔離層可以為CVD工藝，具體工藝包括化學(xué)氣相沉積包括常壓化學(xué)氣相沉積(APCVD)、低壓化學(xué)氣相沉積(LPCVD)、離子體增強(qiáng)化學(xué)氣相沉積(PE CVD)、高密度等離子體化學(xué)氣相沉積(HDPCVD)，隔離層厚度可以為30埃至300埃。 回刻蝕隔離層，形成隔離側(cè)壁311。所述回刻蝕工藝為公知的等離子體刻蝕工藝，具體工藝包括，刻蝕設(shè)備腔體壓力為10毫托至50毫托，頂部射頻功率為150瓦至250瓦，底部射頻功率為150瓦至300瓦，CF4流量為每分鐘20標(biāo)準(zhǔn)立方厘米至每分鐘50標(biāo)準(zhǔn)立方厘米，CHF3流量為每分鐘40標(biāo)準(zhǔn)立方厘米至每分鐘100標(biāo)準(zhǔn)立方厘米，02流量為每分鐘10標(biāo)準(zhǔn)立方厘米至每分鐘50標(biāo)準(zhǔn)立方厘米，刻蝕去除隔離層。保留隔離側(cè)墻311。
參考圖12和圖17，沿開(kāi)口 320在基底層301形成漏極區(qū)330。具體包括，沿開(kāi)口向基底層301進(jìn)行第一離子注入，形成漏極區(qū)330并進(jìn)行快速熱退火。具體工藝包括，所述第一離子注入可以為由至少一道離子注入步驟構(gòu)成，比如通過(guò)二次或者三次離子注入，主要目的為漏極區(qū)形成更加合理的雜質(zhì)分布，同時(shí)達(dá)到有效控制漏極區(qū)電阻值和其它一些電學(xué)參數(shù)的目的。作為本實(shí)施例的一個(gè)實(shí)施方式，所述第一離子注入的離子為P離子或者為As離子，能量范圍為2至40KeV，劑量范圍為1E13至1. 5E15cm一2。 所述快速熱退火的工藝為在氮?dú)饣驓鍤獾榷栊詺怏w環(huán)境中，退火溫度為900°C
至95(TC，退火時(shí)間為10至60秒。作為本發(fā)明的一個(gè)優(yōu)化實(shí)施方式，退火溫度可以為910、
920、930、940。C，退火溫度可以為15秒、20秒、25秒、30秒、40秒、50秒。 參考圖12和圖18，在開(kāi)口 320填充導(dǎo)電物質(zhì)形成導(dǎo)電插塞322。具體包括采用公
知的填充技術(shù)如PVD、 CVD技術(shù)填充開(kāi)口 ，導(dǎo)電物質(zhì)優(yōu)選材料是金屬，而金屬中更優(yōu)的選擇
是鎢，因?yàn)殒u在接觸孔/通孔填充中臺(tái)階覆蓋能力出色并且工藝成熟。 參考圖12和圖19，在摻雜層302形成柵極區(qū)；柵極區(qū)依次包括柵氧層303、多晶硅
層304、硅化物層305以及側(cè)墻306。 具體包括，在摻雜層302表面形成一層氧化層(未圖示)，所述氧化層可以利用公知的熱氧化法或者為CVD沉積技術(shù)形成；在所述氧化層上形成多晶硅層304，所述多晶硅層可以利用公知的CVD沉積技術(shù)形成；在多晶硅層204表面形成第六光刻膠圖形(未圖示)， 工藝包括通過(guò)例如旋轉(zhuǎn)涂布等方式在所述多晶硅層304表面形成光刻膠。在涂布光刻膠 后，通過(guò)曝光將接觸孔掩膜圖形從掩膜版上轉(zhuǎn)移到光刻膠上，并利用顯影液將相應(yīng)部位的 光刻膠去除以形成與接觸孔掩膜圖形一致的第六光刻膠圖形。 以第六光刻膠圖形為掩膜，采用化學(xué)試劑腐蝕或者等離子體刻蝕等方法，依次去 除一定的多晶硅層304和氧化硅層，比較優(yōu)選的工藝是采用等離子體刻蝕的方法。具體參 數(shù)包括，去除一定多晶硅層304參數(shù)可以為，刻蝕設(shè)備腔體壓力為10毫托至50毫托，頂部 射頻功率為200瓦至500瓦，底部射頻功率為50瓦至150瓦，CHF3流量為每分鐘20SCCM至 每分鐘40SCCM， CH2F2流量為每分鐘25SCCM至每分鐘50SCCM， 02流量為每分鐘20SCCM至每 分鐘40SCCM。去除一定氧化硅層參數(shù)可以為，刻蝕設(shè)備腔體壓力為10毫托至50毫托，頂 部射頻功率為200瓦至500瓦，底部射頻功率為150瓦至300瓦，0/8流量為每分鐘10SCCM 至每分鐘50SCCM， CO流量為每分鐘100SCCM至每分鐘200SCCM， Ar流量為每分鐘300SCCM 至每分鐘600SCCM， 02流量為每分鐘10SCCM至每分鐘50SCCM。 去除第六光刻膠圖形，去除光刻膠工藝可以為公知的光刻膠去除工藝，包括光刻 膠去除溶液去除、等離子轟擊去除等。 在摻雜層302表面和多晶硅層304表面形成側(cè)壁層(未圖示)，所述側(cè)壁層可以為 單層也可以為堆棧結(jié)構(gòu)，具體工藝可以為CVD沉積。采用公知的回刻蝕技術(shù)去除一定的側(cè) 壁層，保留隔離側(cè)墻306。 參考圖12和圖20，在摻雜層302形成位于柵極區(qū)兩側(cè)的隔離阱310。具體包括，
具體包括，在摻雜層302表面形成第七光刻膠圖形(未圖示)；以第七光刻膠圖形為掩膜，
向摻雜層302進(jìn)行第二離子注入，形成隔離阱310 ;去除第七光刻膠圖形。 具體工藝可以為，在摻雜層302表面形成第七光刻膠圖形，工藝包括通過(guò)例如旋
轉(zhuǎn)涂布等方式在所述摻雜層302表面形成光刻膠。在涂布光刻膠后，通過(guò)曝光將接觸孔掩
膜圖形從掩膜版上轉(zhuǎn)移到光刻膠上，并利用顯影液將相應(yīng)部位的光刻膠去除以形成與接觸
孔掩膜圖形一致的第七光刻膠圖形。 以第七光刻膠圖形為掩膜，向摻雜層302進(jìn)行第二離子注入，形成隔離阱310。所 述第二離子注入可以為由至少一道離子注入步驟構(gòu)成，比如通過(guò)二次或者三次離子注入， 所述第二離子注入的離子為B離子，注入能量范圍為0. 5KeV至12KeV，劑量范圍為1E13cm—2 至1E14cm—2。 去除第七光刻膠圖形。去除光刻膠工藝可以為公知的光刻膠去除工藝，包括光刻 膠去除溶液去除、等離子轟擊去除等。 參考圖12和圖21，在隔離阱形成源極區(qū)。具體包括，在摻雜層302表面形成第八 光刻膠圖形，以第八光刻膠圖形為掩膜，向隔離阱310進(jìn)行第一離子注入，形成源極區(qū)311， 去除第八光刻膠圖形。 具體工藝可以為，在摻雜層302表面形成第八光刻膠圖形(未圖示)，工藝包括通 過(guò)例如旋轉(zhuǎn)涂布等方式在所述摻雜層302表面形成光刻膠。在涂布光刻膠后，通過(guò)曝光將 接觸孔掩膜圖形從掩膜版上轉(zhuǎn)移到光刻膠上，并利用顯影液將相應(yīng)部位的光刻膠去除以形 成與接觸孔掩膜圖形一致的第三光刻膠圖形。 以第八光刻膠圖形為掩膜，向隔離阱310進(jìn)行第一離子注入，形成源極區(qū)311。所述第一離子注入可以為由至少一道離子注入步驟構(gòu)成，比如通過(guò)二次或者三次離子注入， 主要目的為源極區(qū)311形成更加合理的雜質(zhì)分布，同時(shí)達(dá)到有效控制源極區(qū)311電阻值和 其它一些電學(xué)參數(shù)的目的。所述第一離子注入的離子為As離子，注入能量范圍為0. 5KeV 至12KeV，劑量范圍為1E13cm—2至1E14cm—2。 去除第八光刻膠圖形。去除光刻膠工藝可以為公知的光刻膠去除工藝，包括光刻 膠去除溶液去除、等離子轟擊去除等。 —并參照?qǐng)D13至圖21，在本實(shí)施例中，采用了常規(guī)的半導(dǎo)體制備工藝如刻蝕，離 子注入、沉積等工藝實(shí)現(xiàn)了 VDM0S制備，克服了現(xiàn)有技術(shù)的缺點(diǎn)，具體的說(shuō)，現(xiàn)有的VDM0S采 用了掩埋漏極區(qū)和外延層技術(shù)，提高了器件的制備成本。通過(guò)采用常規(guī)的半導(dǎo)體制備工藝 如刻蝕，離子注入、沉積等工藝，不需要采用造價(jià)高昂的掩埋漏極區(qū)和外延層技術(shù)，降低了 制造成本。 如圖21所示，基于上述的實(shí)施方法，形成的VDM0S，包括包含基底層301和摻雜 層302的半導(dǎo)體襯底300，位于基底層301的漏極區(qū)330 ;位于漏極區(qū)上并貫穿摻雜層302 的導(dǎo)電插塞322，位于導(dǎo)電插塞側(cè)壁的隔離側(cè)墻311 ;位于摻雜層302上的柵極區(qū)，所述柵極 區(qū)包括依次位于摻雜層上的柵氧層303、多晶硅層304、硅化物層305以及位于柵氧層303、 多晶硅層304、硅化物層305側(cè)壁的側(cè)墻306 ;位于摻雜層內(nèi)并且位于柵極區(qū)兩側(cè)的隔離阱 310 ;位于隔離阱310內(nèi)的源極區(qū)311。 雖然本發(fā)明已以較佳實(shí)施例披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù) 人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng) 當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
權(quán)利要求
一種VDMOS制造方法，其特征在于，包括提供半導(dǎo)體襯底；在所述半導(dǎo)體襯底內(nèi)形成位于基底層上的摻雜層；在所述摻雜層上形成柵極區(qū)；在所述摻雜層形成位于柵極區(qū)兩側(cè)的隔離阱；在所述隔離阱形成源極區(qū)；在所述摻雜層形成暴露出基底層的開(kāi)口；在所述開(kāi)口內(nèi)形成隔離側(cè)墻；沿開(kāi)口在所述基底層形成漏極區(qū)；在所述開(kāi)口內(nèi)填充導(dǎo)電物質(zhì)，形成導(dǎo)電插塞。
2. 根據(jù)權(quán)利要求1所述的V匿0S的制造方法，其特征在于，所述摻雜層的形成方法為離子注入技術(shù)，注入第一離子。
3. 根據(jù)權(quán)利要求1所述的V匿0S的制造方法，其特征在于，所述柵極區(qū)依次包括柵氧層、多晶硅層、硅化物層以及形成在所述柵氧層、多晶硅層、硅化物層兩側(cè)的側(cè)墻。
4. 根據(jù)權(quán)利要求3所述的V匿0S的制造方法化法或者為CVD沉積法。
5. 根據(jù)權(quán)利要求1所述的V匿0S的制造方法子注入技術(shù)，注入第二離子。
6. 根據(jù)權(quán)利要求1所述的VDM0S的制造方法子注入技術(shù)，注入第一離子。
7. 根據(jù)權(quán)利要求1所述的V匿0S的制造方法法為等離子刻蝕技術(shù)。
8. 根據(jù)權(quán)利要求1所述的V匿0S的制造方法回刻蝕技術(shù)。
9. 根據(jù)權(quán)利要求1所述的V匿0S的制造方法為離子注入技術(shù)，注入第一離子。
10. —種V匿OS，其特征在于，包括，位于半導(dǎo)體襯底中的基底層與摻雜層，位于摻雜層上的柵極區(qū)；所述基底層包括位于柵極區(qū)兩側(cè)的漏極區(qū)；所述摻雜層包括位于漏極區(qū)上并貫穿摻雜層的導(dǎo)電插塞、位于柵極區(qū)兩側(cè)的隔離阱、位于隔離阱內(nèi)的源極區(qū)。
11. 根據(jù)權(quán)利要求IO所述的VDMOS，其特征在于，所述摻雜層包括采用離子注入技術(shù)注入的第一離子。
12. 根據(jù)權(quán)利要求IO所述的V匿OS，其特征在于，所述柵極區(qū)包括依次位于摻雜層上的柵氧層、多晶硅層、硅化物層以及位于柵氧層、多晶硅層、硅化物層側(cè)壁的側(cè)墻。
13. 根據(jù)權(quán)利要求IO所述的V匿OS，其特征在于，所述隔離阱包括采用離子注入技術(shù)注入的第二離子。
14. 根據(jù)權(quán)利要求IO所述的VDMOS，其特征在于，所述源極區(qū)包括采用離子注入技術(shù)注入的第一離子。
15. 根據(jù)權(quán)利要求IO所述的VDMOS，其特征在于，所述漏極區(qū)包括采用離子注入技術(shù)注入的第一離子。 ，其特征在于，所述柵氧層形成方法為熱氧，其特征在于，所述隔離阱的形成方法為離，其特征在于，所述源極區(qū)的形成方法為離，其特征在于，所述開(kāi)口的形成方法制造方，其特征在于，所述隔離側(cè)墻的形成方法為，其特征在于，所述漏極區(qū)的形成方法制造
16.根據(jù)權(quán)利要求10所述的VDMOS，其特征在于，所述導(dǎo)電插塞包括隔離側(cè)墻。
全文摘要
一種VDMOS及其制造方法，其中VDMOS包括，位于半導(dǎo)體襯底中的基底層與摻雜層，位于摻雜層上的柵極區(qū)；所述基底層包括位于柵極區(qū)兩側(cè)的漏極區(qū)；所述摻雜層包括位于漏極區(qū)上并貫穿摻雜層的導(dǎo)電插塞、位于柵極區(qū)兩側(cè)的隔離阱、位于隔離阱內(nèi)的源極區(qū)。本發(fā)明不需要采用造價(jià)高昂的掩埋漏極區(qū)和外延層技術(shù)，降低了制造成本。
文檔編號(hào)H01L29/08GK101789376SQ20091004570
公開(kāi)日2010年7月28日 申請(qǐng)日期2009年1月23日 優(yōu)先權(quán)日2009年1月23日
發(fā)明者三重野文健, 季明華 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司