專利名稱：一種無電容式動(dòng)態(tài)隨機(jī)存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)，尤其涉及一種源漏能帶工程無電容式DRAM， 屬于超大規(guī)模集成電路中的半導(dǎo)體存儲(chǔ)器技術(shù)領(lǐng)域。
背景技術(shù)：
半導(dǎo)體存儲(chǔ)器是半導(dǎo)體產(chǎn)業(yè)的重要組成部分，動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)是最重要的 存儲(chǔ)器之一，被認(rèn)為是半導(dǎo)體技術(shù)節(jié)點(diǎn)的推動(dòng)和領(lǐng)航者。傳統(tǒng)的DRAM基于一個(gè)晶體管 和一個(gè)電容的結(jié)構(gòu)(1T/1C)，晶體管控制信息的讀取和寫操作，電容儲(chǔ)存電荷信息。不 斷降低單元成本，提高動(dòng)態(tài)隨機(jī)存儲(chǔ)器的密度和容量，是DRAM取得商業(yè)成功的關(guān)鍵。 但是在DRAM工藝進(jìn)入亞lOOnm以后，在小面積上制作可靠的大電容面臨嚴(yán)峻的挑戰(zhàn)。 為了保持足夠的信噪比，存儲(chǔ)電容至少需要30fF。在傳統(tǒng)的DRAM工作原理下，30fF的 存儲(chǔ)電容限制不會(huì)隨著器件單元尺寸的縮小而縮小。為了提升1T/1CDRAM性能，新介電 常數(shù)材料和新的單元結(jié)構(gòu)已被廣泛運(yùn)用，如采用高介電常數(shù)材料用作電容的介質(zhì)，釆用溝 槽形式的電容結(jié)構(gòu)，但這些技術(shù)都使得工藝復(fù)雜，加工成本大大增加。
這種情況下， 一種無電容式的DRAM被提出(Charles Kuo，Tsu-Jae King, and Chenming Hu.， "A Capacitorless Double-Gate DRAM Cell" , ￡7e"raw Z>ev/ce， vol. 23， JUNE. 2002, pp. 345-347)并受到了廣泛的關(guān)注。無電容式的DRAM采用一個(gè)晶體管實(shí)現(xiàn)信息存儲(chǔ) 和控制，單元面積減半，而且沒有復(fù)雜的電容工藝，工藝成本大大降低，并有很好的工藝 兼容性，極適于未來的SOC運(yùn)用。無電容式DRAM存儲(chǔ)信息利用了浮體的存儲(chǔ)效應(yīng)， 一般 采用SOI襯底或者重?fù)诫sN+勢(shì)阱形成浮體。寫"1"時(shí)，通過碰撞電離產(chǎn)生電子空穴對(duì)，電 子被漏極收集，空穴則被浮體收集，空穴在下次刷新之前將會(huì)一直保持在浮體內(nèi)，實(shí)現(xiàn)信 息的存儲(chǔ)。存儲(chǔ)的空穴使得浮體電勢(shì)改變，器件的閾值電壓改變，從而可以讀到電流信號(hào) 差。然而上述無電容式的DRAM基于硅的源-體-漏橫向P-N-P結(jié)存儲(chǔ)空穴，由于半導(dǎo)體硅禁 帶寬度有限，體電勢(shì)的變化受到限制，所以閾值電壓的變化較小(一般只有0.3V左右)， 這使得讀出的信號(hào)電流較小。另外一方面，隨著單元尺寸不斷縮小，短溝道器件在編程時(shí) 將會(huì)受到來自漏端的嚴(yán)重干擾，即漏端電勢(shì)使得源端的勢(shì)壘降低，這將使得浮體的空穴會(huì) 通過源端流出浮體，形成泄漏電流，造成信息損失。 一種解決方法是采用寬溝器件單元來提高單元的信號(hào)電流，但這會(huì)使得存儲(chǔ)器的集成密度降低。所以，上述原因?qū)?huì)使得這種 無電容式的DRAM繼續(xù)縮小單元尺寸，提高集成密度時(shí)面臨嚴(yán)重挑戰(zhàn)。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服現(xiàn)有的無電容式DRAM中存在的上述問題，進(jìn)一步獲得高集 成密度，高性能的無電容式DRAM。
本發(fā)明在現(xiàn)有的無電容式DRAM的基礎(chǔ)上，采用寬禁帶的能帶工程材料作為單元晶 體管的源和漏，得到一種源漏能帶工程無電容式DRAM結(jié)構(gòu)，能夠有效解決上述問題。
具體而言，本發(fā)明無電容式DRAM包括源區(qū)，漏區(qū)，所述源漏之間的溝道，和所述 溝道上的柵區(qū)，其特征在于，所述源區(qū)和漏區(qū)是寬禁帶的能帶工程材料。圖1， 2分別表 示現(xiàn)有的無電容式DRAM和本發(fā)明的無電容式DRAM的剖面示意圖。
其中，所述寬禁帶的能帶工程材料可以是導(dǎo)帶結(jié)構(gòu)和常規(guī)硅溝道材料硅相似或者相 同，但價(jià)帶較低的材料，比如導(dǎo)帶和硅相同，但價(jià)帶小于硅的價(jià)帶0eV-0.5eV的材料。
所述寬禁帶的能帶工程材料優(yōu)選為碳化硅(SiC。，通過調(diào)整Si和C的化學(xué)摩爾比(即 x值)，它和硅的價(jià)帶差優(yōu)選為0.3eV。
圖3顯示了常規(guī)無電容式DRAM和本發(fā)明無電容式DRAM的橫向源/漏和溝道間的能 帶對(duì)比，可以看到本發(fā)明無電容式DRAM主要利用寬禁帶材料形成價(jià)帶差，而價(jià)帶差會(huì) 在器件的源/漏和溝道形成一個(gè)高的空穴勢(shì)壘，這個(gè)高勢(shì)壘使得器件在寫"1"和保持時(shí)的 空穴泄漏電流大大降低。在器件寫"1"時(shí)，浮體內(nèi)碰撞電離的空穴產(chǎn)生電流和空穴泄漏 電流同時(shí)存在，兩者之差就對(duì)應(yīng)單位時(shí)間存儲(chǔ)的電荷，最后達(dá)到平衡時(shí)兩種電流近似相等。 常規(guī)的無電容式的DRAM由于空穴泄漏電流大，平衡時(shí)存儲(chǔ)的電荷少，所以信號(hào)電流小。 而本發(fā)明提出的源漏能帶工程無電容式DRAM具有的高空穴勢(shì)壘可以使得空穴泄漏電流 減小，從而使得存儲(chǔ)的空穴電荷增加，體電勢(shì)的變化可以突破硅禁帶寬度的限制，體電勢(shì) 變化的增大，閾值電壓變化能夠增大，從而可以獲得更大的信號(hào)電流。由于降低了空穴泄 漏電流，采用新型的源漏能帶工程無電容式的DRAM,可以極大提高信號(hào)電流，改善保持 時(shí)間，適于未來高集成密度的DRAM運(yùn)用。
本發(fā)明無電容式DRAM和現(xiàn)有器件之間的另一區(qū)別在于，本發(fā)明器件柵區(qū)的長(zhǎng)度大 于溝道的有效長(zhǎng)度，如圖2所示，Lg>Leff;而現(xiàn)有的無電容式DRAM的柵區(qū)長(zhǎng)度則可以 等于或小于溝道長(zhǎng)度。柵區(qū)寬度超出溝道寬度部分分別在溝道兩側(cè)存在源區(qū)摻雜延伸區(qū)和漏區(qū)摻雜延伸區(qū)， 所述摻雜延伸區(qū)均為N型摻雜的硅。無電容式DRAM的編程是通過在橫向電場(chǎng)下碰撞電 離產(chǎn)生電子空穴對(duì)的，N型延伸區(qū)電場(chǎng)較高，是發(fā)生碰撞電離的重要區(qū)域，所以這部分應(yīng) 優(yōu)選為能帶較窄的硅，而寬禁帶材料的電離系數(shù)很低，不利于編程。
本發(fā)明無電容式DRAM相對(duì)于現(xiàn)有的無電容式DRAM的優(yōu)勢(shì)在于
(1) 在同樣的設(shè)計(jì)尺寸下，可以提高信號(hào)電流3-4倍，獲得更高的信噪比；
(2) 有效防止空穴的泄漏，可以提高信息的保持時(shí)間，減少刷新次數(shù)；
(3) 在同樣的信號(hào)電流下，可以采用窄溝寬器件，提高存儲(chǔ)密度；
(4) 在柵長(zhǎng)縮小時(shí)，相比而言，本發(fā)明的能帶工程DRAM單元有更大的信號(hào)電流， 即有更好的等比例縮小能力。
因此，本發(fā)明所提出的源漏能帶工程無電容式的DRAM，可以提高柵長(zhǎng)的等比例縮小 能力，提高信號(hào)電流和保持時(shí)間，實(shí)現(xiàn)更高的存儲(chǔ)密度，在高密度，高性能DRAM應(yīng)用 中，有著明顯的優(yōu)勢(shì)和廣泛的應(yīng)用前景。


圖1為常規(guī)無電容式DRAM的剖面示意圖2為本發(fā)明無電容式DRAM的結(jié)構(gòu)剖面示意圖；其中
101 —SOI襯底埋氧(二氧化硅層)(p-摻雜)；102—溝道；
103 —多晶硅或者金屬柵電極；104 —柵氧化層；105 —氧化硅側(cè)墻；
106—N+源區(qū)(圖2采用寬禁帶材料)；107—N+漏區(qū)(圖2采用寬禁帶材料)；
108—溝道N型摻雜區(qū)(源漏摻雜延伸區(qū))
lll一柵區(qū)長(zhǎng)度Lg; 112 —溝道有效長(zhǎng)度Leff
圖3為常規(guī)無電容式DRAM和本發(fā)明無電容式DRAM的橫向源/漏和溝道間的能帶對(duì) 比示意圖，導(dǎo)帶結(jié)構(gòu)近似相同，價(jià)帶的不同形成價(jià)帶差，其中a表示常規(guī)無電容式DRAM 能帶結(jié)構(gòu)；b表示本發(fā)明無電容式DRAM能帶結(jié)構(gòu)。
圖4為常規(guī)無電容式DRAM和本發(fā)明無電容式DRAM的性能對(duì)比示意圖，其中圖4a 表示輸出特性比較，圖4b表示信號(hào)電流比較，圖4c表示等比例縮小能力比較。
具體實(shí)施例方式
下面通過具體實(shí)施例結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步描述。
在下述實(shí)施例中，進(jìn)行性能對(duì)比的常規(guī)無電容式DRAM(如圖1所示，根據(jù)Charles Kuo, Tsu-Jae King, and Chenming Hu., "A Capacitorless Double-Gate DRAM Cell" ,
DeWce i>".， vol. 23, JUNE. 2002, pp. 345-347獲得)和本發(fā)明無電容式DRAM的版 圖相同，即柵長(zhǎng)相同，溝寬相同、源漏結(jié)深、溝道摻雜分布等均相同，區(qū)別僅在于本發(fā)明 無電容式DRAM的源漏為碳化硅，該碳化硅和常規(guī)材料硅之間的價(jià)帶差在(O， 0.5]eV的范 圍內(nèi)。
實(shí)施例l:輸出特性比較
圖4 (a)為柵長(zhǎng)Lg-100nm的兩種DRAM單元的輸出特性曲線比較，圖中橫坐標(biāo)是 漏電壓(Vd)，縱坐標(biāo)是漏電流(Id)。可以看到，在高漏壓時(shí)，兩種單元都出現(xiàn)Kink 翹曲曲線，但本發(fā)明的能帶工程DRAM單元翹曲更加明顯，意味著達(dá)到平衡時(shí)浮體內(nèi)的 空穴數(shù)目更多，從而可以獲得更大的信號(hào)電流。
實(shí)施例2:信號(hào)電流比較
圖4 (b)為柵長(zhǎng)等于100nm的兩種DRAM單元的讀寫電流隨讀寫操作時(shí)的變化，圖 中橫坐標(biāo)是讀寫時(shí)間，縱坐標(biāo)是漏電流(Id)。可以看到本發(fā)明的能帶工程DRAM單元在 相同0態(tài)電流下，有更大的l態(tài)電流，信號(hào)電流(Aid)提高3倍左右。
實(shí)施例3:等比例縮小能力比較
圖4 (c)顯示在保持其他參數(shù)不變的情況下，兩種DRAM單元的信號(hào)電流隨柵長(zhǎng)Lg 的變化，圖中橫坐標(biāo)是柵長(zhǎng)Lg，縱坐標(biāo)是信號(hào)電流(Aid)，溝長(zhǎng)從lOOnm縮小到30nm 時(shí)，常規(guī)無電容DRAM受到體電勢(shì)變化的限制和漏端的干擾越來越嚴(yán)重，信號(hào)電流變得 越來越小，等比例縮小能力受到嚴(yán)重挑戰(zhàn)。本發(fā)明的能帶工程DRAM單元?jiǎng)t能夠突破體 電勢(shì)變化的限制，在小柵長(zhǎng)時(shí)仍有較大信號(hào)電流，即有更好的等比例縮小能力。
權(quán)利要求
1.一種無電容式動(dòng)態(tài)隨機(jī)存儲(chǔ)器，包括源區(qū)，漏區(qū)，所述源漏之間的溝道，和所述溝道上的柵區(qū)，其特征在于，所述源區(qū)和漏區(qū)是寬禁帶的能帶工程材料。
2. 如權(quán)利要求1所述的動(dòng)態(tài)隨機(jī)存儲(chǔ)器，其特征在于，所述寬禁帶的能帶工程材料的導(dǎo) 帶和硅相同，但價(jià)帶低于硅。
3. 如權(quán)利要求2所述的動(dòng)態(tài)隨機(jī)存儲(chǔ)器，其特征在于，所述寬禁帶的能帶工程材料和硅 的價(jià)帶差〉0eV且《0.5eV。
4. 如權(quán)利要求3所述的動(dòng)態(tài)隨機(jī)存儲(chǔ)器，其特征在于，所述寬禁帶的能帶工程材料和硅 的價(jià)帶差為0.3eV。
5. 如權(quán)利要求1-4任意一項(xiàng)所述的動(dòng)態(tài)隨機(jī)存儲(chǔ)器，其特征在于，所述寬禁帶的能帶工 程材料是碳化硅。
6. 如權(quán)利要求1所述的動(dòng)態(tài)隨機(jī)存儲(chǔ)器，其特征在于，所述柵區(qū)的長(zhǎng)度大于所述溝道的 有效長(zhǎng)度。
7. 如權(quán)利要求6所述的動(dòng)態(tài)隨機(jī)存儲(chǔ)器，其特征在于，所述源區(qū)，漏區(qū)分別和溝道之間 存在源區(qū)摻雜延伸區(qū)和漏區(qū)摻雜延伸區(qū)。
8. 如權(quán)利要求7所述的動(dòng)態(tài)隨機(jī)存儲(chǔ)器，其特征在于，所述源區(qū)摻雜延伸區(qū)和所述漏區(qū) 摻雜延伸區(qū)均為N型摻雜的硅。
全文摘要
本發(fā)明公開了一種無電容式動(dòng)態(tài)隨機(jī)存儲(chǔ)器，屬于超大規(guī)模集成電路中的半導(dǎo)體存儲(chǔ)器技術(shù)領(lǐng)域。本發(fā)明存儲(chǔ)器包括源區(qū)，漏區(qū)，源漏之間的溝道，和溝道上的柵區(qū)，其特征在于，源區(qū)和漏區(qū)是寬禁帶的能帶工程材料，其導(dǎo)帶和硅相同，但價(jià)帶低于硅，兩者的價(jià)帶差＞0eV且≤0.5eV，比如0.3eV。所述寬禁帶的能帶工程材料優(yōu)選為碳化硅。本發(fā)明無電容式動(dòng)態(tài)隨機(jī)存儲(chǔ)器可以提高柵長(zhǎng)的等比例縮小能力，提高信號(hào)電流和保持時(shí)間，實(shí)現(xiàn)更高的存儲(chǔ)密度，在高密度，高性能DRAM應(yīng)用中，有著明顯的優(yōu)勢(shì)和廣泛的應(yīng)用前景。
文檔編號(hào)H01L27/108GK101615616SQ20091008887
公開日2009年12月30日 申請(qǐng)日期2009年7月21日 優(yōu)先權(quán)日2009年7月21日
發(fā)明者吳大可, 唐粕人, 如 黃 申請(qǐng)人:北京大學(xué)