專利名稱：制造半導體元件的方法與半導體元件的制作方法
技術領域：
本發(fā)明涉及一種制造半導體元件的方法，且特別涉及一種于高介電常數(shù) 金屬柵極技術中改善介電品質(zhì)的方法。
背景技術：
半導體集成電路工業(yè)已經(jīng)歷了快速成長。于集成電路材料與設計中的技 術發(fā)展已產(chǎn)生集成電路世代，其中各世代相較于先前的世代具有更小與更復 雜的電路。然而，這些發(fā)展已增加了加工與制造集成電路的復雜度，而為了 能實現(xiàn)這些發(fā)展，需要于集成電路加工與制造中的相似發(fā)展。
于集成電路進展過程中，通常增加功能性密度(fbnctional density)(即每 芯片面積的內(nèi)連線元件數(shù)目)而減少幾何尺寸(geometrysize)(即使用一制造 工藝可產(chǎn)生的最小零件(或線))。通過增加生產(chǎn)效率與降低相關成本，此 縮小尺寸工藝(scaling down process)通常提供了優(yōu)勢。此種縮小尺寸工藝也產(chǎn) 生一相對高的功率耗散(power dissipation)值，而其可通過使用低功率耗散元 件，例如互補式金屬氧化物半導體(complementary metal-oxide semiconductor, CMOS)元件來應付。 一般以柵極氧化物與多晶硅柵極電極來形成CMOS元 件。隨著結構尺寸持續(xù)下降，以高介電常數(shù)柵極介電層與金屬柵極電極取代 柵極氧化物與多晶硅柵極電極來改善元件性能已成為一需求。然而，當高介 電常數(shù)/金屬柵極結構整合于CMOS工藝流程中時，由于各種因素，例如材 料不相容性、復雜的工藝與熱預算(thermal budget)而產(chǎn)生了問題。例如，對 于高介電常數(shù)柵極介電層的議題之一即為其較低的熱穩(wěn)定性。因此，于 CMOS工藝流程的熱工藝循環(huán)與周圍環(huán)境中時，高介電常數(shù)柵極介電層的品 質(zhì)會改變，且因此會導致不佳的元件性能與可信賴度。

發(fā)明內(nèi)容
本發(fā)明提供一種制造半導體元件的方法，包括提供一半導體基底，其體基底上；形成一第一蓋層與一第二蓋層于該高介電常數(shù)介電層上，該第一蓋層覆蓋該第一區(qū)而該第二蓋層覆蓋該第二區(qū)；形成一含硅層于該第一與第二蓋層上；形成一金屬層于該含硅層上；以及形成一第一柵極堆疊于該第一區(qū)上與一第二柵極堆疊于該第二區(qū)上，其中該第一柵極堆疊包括該高介電常數(shù)介電層、該第一蓋層、該含硅層與該金屬層，又其中該第二柵極堆疊包括該高介電常數(shù)介電層、該第二蓋層、該含硅層與該金屬層。
本發(fā)明提供另一種制造半導體元件的方法，包括提供一半導體基底，其具有一第一區(qū)與一第二區(qū)；形成一高介電常數(shù)介電層于該半導體基底上；
形成一第一蓋層于該高介電常數(shù)介電層上；蝕刻覆蓋該第二區(qū)的該第一蓋層；執(zhí)行一第一處理工藝，該第一處理工藝包括一等離子體工藝或一退火工藝；形成一金屬層于覆蓋該第一區(qū)的該第一蓋層上且于覆蓋該第二區(qū)的該高介電常數(shù)介電層上；以及形成一第一柵極堆疊于該第一區(qū)上與一第二柵極堆疊于該第二區(qū)上，其中該第一柵極堆疊包括該高介電常數(shù)介電層、該第一蓋層與該金屬層，又其中該第二柵極堆疊包括該高介電常數(shù)介電層與該金屬層。
本發(fā)明還提供一種半導體裝置，包括 一半導體基底，其具有一第一區(qū)與一第二區(qū)；以及一第一晶體管形成于該第一區(qū)中，該第一晶體管具有一第一柵極堆疊。該第一柵極堆疊包括 一界面層形成于該半導體基底上； 一高介電常數(shù)介電層形成于該界面層上； 一含硅層形成于該高介電常數(shù)介電層上，該含硅層的厚度小于5A;以及一金屬層形成于該含硅層上。
本發(fā)明的半導體元件的制造方法和半導體元件由于包括位于高介電常數(shù)介電層212與金屬柵極層220間的硅(在高介電常數(shù)介電層沉積后，金屬柵極層沉積前)，各種性能特征的尺寸依賴度可被減少。換句話說，對于包括臨界電壓、驅(qū)動電流、關電流的晶體管性能而言，具有較少的尺寸依賴度。
本發(fā)明公開的方法提供了一簡單與有成本效益的方法以改善于CMOS工藝流程中的高介電常數(shù)介電質(zhì)的介電品質(zhì)。因此，于半導體工藝中可維持高介電常數(shù)柵極介電層的完整?？奢p易將于此所公開的方法及元件與現(xiàn)行的CMOS技術工藝與半導體設備進行整合。更進一步而言，于此所公開的方法與元件減低了元件性能的尺寸依賴度(dimension dependence),例如臨界電壓(threshold voltage)、驅(qū)動電流(drive current)、關電流(off current)。
為了讓本發(fā)明的上述和其他目的、特征、和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合附圖，作詳細說明如下。


圖1顯示制造具有高介電常數(shù)介電層與金屬柵極的半導體元件的方法流程圖。
圖2A至圖2F顯示根據(jù)圖1的方法， 一半導體元件于各制造階段的剖面圖。
圖3顯示制造具有高介電常數(shù)介電層與金屬柵極的半導體元件的替代方法流程圖。
圖4A至圖4E顯示根據(jù)圖3的方法， 一半導體元件于各制造階段的剖面圖。
圖5顯示制造具有高介電常數(shù)介電層與金屬柵極的半導體元件的另一替代方法流程圖。
圖6A至圖6F顯示根據(jù)圖5的方法， 一半導體元件于各制造階段的剖面圖。
圖7顯示制造具有高介電常數(shù)介電層與金屬柵極的半導體元件的又另一替代方法流程圖。
圖8A至圖8F顯示根據(jù)圖7的方法， 一半導體元件于各制造階段的剖面圖。
圖9顯示制造具有高介電常數(shù)介電層與金屬柵極的半導體元件的再另一替代方法流程圖。
圖10A至圖10E顯示根據(jù)圖9的方法， 一半導體元件于各制造階段的剖面圖。
并且，上述附圖中的附圖標記說明如下
100 制造具有高介電常數(shù)介電層與金屬柵極的半導體元件的方法200、 400、 600、 800、 1000 半導體元件
110、 120、 130、 140、 150、 160、 310、 320、 330、 340、 350、 360、 510、520、 530、 540、 550、 560、 570、 750、 760、 770、 780、 910、 920、 930、940、 950、 960 步驟
300、 500、 700、 900 制造具有高介電常數(shù)介電層與金屬柵極的半導體元件的替代方法
202 半導體基底
204 隔離結構
206、 208 有源區(qū)
210 界面層
212 高介電常數(shù)介電層
214、 216、 414、 614、 616、 814、 816、 1014、 1016 蓋層
215、 217、 817 圖案化光致抗蝕劑218 含硅薄層
220 金屬層
420、 620、 820 處理工藝
具體實施例方式
參見圖1，其根據(jù)本發(fā)明所公開，顯示一制造具有高介電常數(shù)介電層與金屬柵極的半導體元件的方法100流程圖。參見圖2A至2F，其顯示根據(jù)圖I的方法IOO， 一半導體元件200于各制造階段的剖面圖。為了使本發(fā)明實施例更容易被了解，已將圖2A至2F進行簡化以分別強調(diào)一n型MOS(NMOS)元件與p型MOS(PMOS)元件的柵極結構。
方法100以步驟110起始，于其中可提供一半導體基底，其具有一第一區(qū)與一第二區(qū)。于圖2A中，半導體元件200可包括一半導體基底202，例如一硅基底?；蛘呋?02可包括硅鍺、鎵砷或其他適合的半導體材料?；?02可還包括其他結構，例如不同的摻雜區(qū)，如一p阱或n阱、 一埋入層和/或一外延層。更進一步而言，基底202可為一絕緣層上半導體，例如絕緣層上硅(silicon on insulator, SOI)。在其他實施例中，半導體基底202可包括一摻雜外延層、 一梯度半導體層(gradient semiconductor layer),禾口/或可還包括一半導體層覆蓋另一不同型的半導體層，例如一硅層于一硅鍺層上。在其他實施例中，化合物半導體基底(compound semiconductor substrate)可包括一多層硅結構，或一硅基底可包括一多層化合物半導體結構。半導體元件200可還包括一隔離結構204，例如一淺溝槽隔離結構(shallow trench isolation, STI)形成于基底202中以隔離于基底中的有源區(qū)206與208。隔離結構204可由氧化硅、氮化硅、氮氧化硅、摻氟的硅玻璃(fluoride-doped silicate glass, FSG)和/或本技術領域所熟知的低介電常數(shù)材料所形成。有源區(qū)206可設置為一 NMOS晶體管元件，而有源區(qū)208可設置為一PMOS晶體管元件。
半導體元件200可還包括一界面層210形成于基底202上。界面層210可包括一氧化硅層，其厚度為約5-10A。于方法100的步驟120中， 一高介電常數(shù)介電層可形成于基底上。半導體元件200可還包括一高介電常數(shù)介電層212形成于界面層210上?？赏ㄟ^原子層沉積(atomic layer deposition,ALD)、化學氣相沉積、物理氣相沉積(或濺鍍)或其他適合的技術來形成高介電常數(shù)介電層212。高介電常數(shù)介電層212的厚度為約10-30 A。高介電常數(shù)介電層212可包括氧化鉿(HfQ2)?；蛘?，高介電常數(shù)介電層212可視需要而定包括其他高介電常數(shù)介電質(zhì)，例如氧化鉿硅(HfSiO)、氮氧化鉿硅(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)與上述的組合。
于方法100的步驟130中， 一第一蓋層與一第二蓋層可形成于高介電常數(shù)介電層上，第一蓋層覆蓋第一區(qū)，而第二蓋層覆蓋第二區(qū)。半導體元件200可還包括協(xié)調(diào)功函數(shù)(workflmction)(柵極電極)的蓋層，以恰當?shù)胤謩e表現(xiàn)如一NMOS元件206與一 PMOS元件208。例如， 一蓋層214，如氧化鑭(LaOx)可形成于NMOS元件206側中。或者，蓋層214可視需要而定包括含Dy、Sc、 Yb、 Er或Gd的氧化物。蓋層214的厚度為約3-20 A。
在圖2B中，通過形成一圖案化光致抗蝕劑215以保護于NMOS元件206側中的蓋層214，且之后執(zhí)行一濕蝕刻或干蝕刻或干與濕蝕刻的組合工藝以移除未受保護的蓋層214，可移除于PMOS元件208側中的蓋層214。例如，通過一光微影(photolithography)工藝來形成圖案化光致抗蝕劑215。 一示范的光微影工藝可包括光致抗蝕劑涂布、軟烤(soft baking)、掩模對準(maskaligning)、曝光、曝后烤(post exposure baking)、顯影光致抗蝕齊U(developingphotoresist)與硬烤(hard baking)。也可通過其他適合的方法，例如無掩模微影(maskless photolithography)、電子束寫入(electron誦beam writing)、離子束寫入
9(ion國beam writing)與分子拓印(molecular imprinting)來實施光微影曝光工藝。 或者，可視需要而定使用一硬掩模來保護于NMOS元件206側中的蓋層214 以取代光致抗蝕劑215。蝕刻工藝可使用稀釋的鹽酸溶液或硫酸或其他適合 的蝕刻劑以移除蓋層。于蝕刻工藝后，通過去光致抗蝕劑工藝(stripping process)或其他適合的工藝可移除圖案化光致抗蝕劑215。
一蓋層216，例如氧化鋁可形成于PMOS元件208側中。于圖2C中， 蓋層216可形成于NMOS元件206側中的蓋層214上與PMOS元件208側 中的高介電常數(shù)介電層212上。蓋層216的厚度為約3-20 A。通過形成一圖 案化光致抗蝕劑217以保護于PMOS元件208側中的蓋層216，且之后執(zhí)行 一濕蝕刻或干蝕刻或干與濕蝕刻的組合工藝以移除未受保護的蓋層216，可 移除在NMOS元件206側中的蓋層216。或者，可視需要而定，使用一硬掩 模來保護于PMOS元件208側中的蓋層216以取代光致抗蝕劑217。于圖2D 中，通過去光致抗蝕劑工藝(stripping process)或其他適合的工藝可移除光致 抗蝕劑217。因此，蓋層216維持于PMOS元件208側中?；蛘撸w層216 可視需要而定包括一含鈦氧化物。需注意的是，上述的高介電常數(shù)介電層212 與蓋層214、 216僅為例子，也可使用其他結構。在一些實施例中，可省略 蓋層214、 216。
于方法100的步驟140中，可形成一含硅層于高介電常數(shù)介電層與蓋層 上。于圖2E中，半導體元件200可包括一含硅薄層218形成于高介電常數(shù) 介電層212與蓋層214、 216上。含硅薄層218可包括一硅層?；蛘?，含硅 薄層218可視需要而定包括氧化硅。更進一步而言，含硅薄層218也可包括 一富硅氧化硅(Si-rich silicon oxide)。可通過原子層沉積、物理氣相沉積、in-situ 02 (原位02)或其他氧化工藝可形成含硅薄層218。含硅薄層218的厚度小 于約5 A。
于方法100的步驟150中，可形成一金屬層于含硅層上。于圖2F中， 半導體元件200可還包括一金屬層220形成于含硅層218上。金屬層220可 包括任何金屬材料，其適合形成一金屬柵極或其部分，包括功函數(shù)層、襯墊 層、界面層、種晶層、粘合層、阻障層等。金屬層220可包括各種金屬，例 如TiN、 TiAlN、 TaN、 TaC、 WN、 Al或其他適合的金屬。金屬層220的厚 度為約20-200 A?？赏ㄟ^各種沉積技術，例如化學氣相沉積、物理氣相沉積或濺鍍、電鍍或其他適合的技術來形成金屬層220。
于方法100的步驟160中，可形成一第一柵極堆疊于第一區(qū)上與形成一 第二柵極堆疊于第二區(qū)上。通過一適合的沉積工藝，半導體元件200可還包 括一多晶硅(或多)層形成于金屬層220上。多晶硅層的厚度為約400-800 A。 半導體元件200可視需要而定包括一硬掩模層，例如氮化硅或氮氧化硅形成 于多晶硅層上。硬掩模的厚度為約100-400 A。更進一步而言，半導體元件 200可包括一抗反射涂層或一底部抗反射涂(bottom anti-reflective coating, B ARC)層以加強圖案化一光致抗蝕劑層的光微影工藝。
例如， 一圖案化光致抗蝕劑層可形成于硬掩模層上，其包括覆蓋NMOS 元件206側的柵極圖案與覆蓋PMOS區(qū)域208側的柵極圖案。通過一干或濕 蝕刻工藝，可使用柵極圖案來將硬掩模層圖案化。通過一干蝕刻工藝、濕蝕 刻工藝或干與濕蝕刻的組合工藝，可使用一經(jīng)圖案化的硬掩模層來形成于 NMOS元件206中的柵極堆疊與于PMOS區(qū)域208中的柵極堆疊。可以了解 的是，半導體元件200可以一 CMOS工藝流程繼續(xù)以形成各種結構與構造， 例如輕摻雜源/漏極區(qū)、于柵極堆疊上的側壁間隙壁、源/漏極區(qū)、硅化結構、 接觸蝕刻終止層(contact etch stop layer, CESL)、層間介電層(inter-layer dielectric, ILD)、接觸孑L/穿孑L(contact/vias)、內(nèi)連線層、金屬層、介電層、保 護層等。
需注意的是，在接下來的CMOS工藝流程中，介于高介電常數(shù)介電層 212與金屬柵極層220間的含硅層218中的硅會擴散，以使硅出現(xiàn)于自高介 電常數(shù)介電層212/金屬柵極層220層介面的5 A中。由于包括位于高介電常 數(shù)介電層212與金屬柵極層220間的硅(在高介電常數(shù)介電層沉積后，金屬 柵極層沉積前)，各種性能特征(performance characteristic)的尺寸依賴度 (dimension dependence)可被減少。換句話說，對于包括臨界電壓(threshold voltage)、驅(qū)動電流(drivecurrent)、關電流(offcurrent)的晶體管性能而言，具 有較少的尺寸依賴度。于上述實施例中，也可改善高介電常數(shù)介電層212的 熱穩(wěn)定度，且因此可改善載子遷移率(carriermobility)與可信賴度。此外，由 于將含硅層218插入金屬柵極層220之下，而具有可忽略的臨界/電容 (threshold/capacitance)改變。更進一步而言，雖然上述例子為于一柵極先工藝 (gate first process)中制造，含硅層可被實施于一柵極后(gate last process)工藝
ii與一混合工藝其包括一柵極先工藝與一柵極后工藝。
參見圖3,其根據(jù)本發(fā)明所公開的不同樣態(tài)，顯示一制造具有高介電常
數(shù)介電層與金屬柵極的半導體元件的替代方法300流程圖。參見圖4A至圖 4F，其顯示根據(jù)圖3的方法300， 一半導體元件400于各制造階段的剖面圖。 為了使本發(fā)明實施例更容易被了解，已將圖4A至圖4F進行簡化以分別強調(diào) 一 NMOS元件與PMOS元件的柵極結構。半導體元件400可相似于圖2的 半導體元件200。為了簡化與清楚的目的，于圖2與圖4中的相似結構以相 同的附圖標記顯示。
方法300以步驟310起始，于其中可提供一半導體基底，其具有一第一 區(qū)與一第二區(qū)。于圖4A中，半導體元件400可包括一半導體基底202，例 如一硅基底?；蛘呋?02可包括硅鍺、鎵砷或其他適合的半導體材料?；?底202可還包括其他結構，例如不同的摻雜區(qū)，如一p阱或n阱、 一埋入層 和/或一外延層。更進一步而言，基底202可為一絕緣層上半導體，例如絕緣 層上硅(silicon on insulator, SOI)。在其他實施例中，半導體基底202可包括 一，參雜夕卜延層、 一梯度半導體層(gradient semiconductor layer),禾口/或可還包 括一半導體層覆蓋另一不同型的半導體層，例如一硅層于一硅鍺層上。在其 他實施例中，化合物半導體基底(compound semiconductor substrate)可包括一 多層硅結構，或一硅基底可包括一多層化合物半導體結構。
半導體元件400可還包括一隔離結構204，例如一淺溝槽隔離結構 (shallow trench isolation, STI)形成于基底202中以隔離于基底中的有源區(qū)206 與208。隔離結構204可由氧化硅、氮化硅、氮氧化硅、摻氟的硅玻璃 (fluoride-doped silicate glass, FSG)和/或本技術領域所熟知的低介電常數(shù)材料 所形成。有源區(qū)206可設置為一 NMOS晶體管元件，而有源區(qū)208可設置為 一PMOS晶體管元件。
半導體元件400可還包括一界面層210形成于基底202上。界面層210 可包括一氧化硅層，其厚度為約5-10A。于方法300的步驟320中， 一高介 電常數(shù)介電層可形成于基底上。半導體元件400可還包括一高介電常數(shù)介電 層212形成于界面層210上?？赏ㄟ^原子層沉積(atomic layer deposition, ALD)、化學氣相沉積、物理氣相沉積或其他適合的技術來形成高介電常數(shù)介 電層212。高介電常數(shù)介電層212的厚度為約10-30 A。高介電常數(shù)介電層212可包括氧化鉿(Hf02)?；蛘?，高介電常數(shù)介電層212可視需要而定包括 其他高介電常數(shù)介電質(zhì)，例如氧化鉿硅(HfSiO)、氮氧化鉿硅(HfSiON)、氧化 鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)與上述的組合。
于方法300的步驟330中，可形成一蓋層于第一區(qū)中的高介電常數(shù)介電 層上。半導體元件400可還包括一協(xié)調(diào)功函數(shù)(work function)(柵極電極)的 蓋層，以恰當?shù)胤謩e表現(xiàn)如一 NMOS元件206與一 PMOS元件208。例如， 一蓋層414，如氧化鑭(LaO》可形成于NMOS元件206中?；蛘?，蓋層414 可視需要而定包括含Dy、 Sc、 Yb、 Er或Gd的氧化物。蓋層414的厚度為 約3-20A。在圖4B中，通過一光微影工藝與一蝕刻工藝以移除于PMOS元 件208中的蓋層414，可將蓋層414圖案化。類似于前述，可形成一圖案化 光致抗蝕劑215于蓋層414的部分上，且執(zhí)行一蝕刻工藝以移除未受保護的 蓋層414?？梢粤私獾氖牵ㄟ^一相似的工藝， 一蓋層，例如氧化鋁或氧化 鈦形成于PMOS元件208中以取代NOMS元件206。在圖4C中，通過去光 致抗蝕劑工藝(strippingprocess)或其他適合的工藝可移除光致抗蝕劑215。因 此，蓋層414維持于NMOS元件206側中。
于方法300的步驟340中，可執(zhí)行一處理工藝。于圖4D中，可執(zhí)行一 處理工藝420于經(jīng)圖案化蓋層414上。處理工藝420可包括使用03、 He、 NH3、 H2或N2的等離子體工藝。等離子體工藝可包括下列工藝條件總壓為 約l-5torr (較佳為2torr)，分壓為約0.2-1 torr (較佳為0.5torr)，時間為 約1-10秒(較佳為5秒)，溫度小于約400。C (較佳350。C)?；蛘?，處理 工藝420可視需要而定包括一低溫(低于40(TC)退火，其使用一包括H20、 03、 He、 NH3、 H2、 N2或SiH4的氣體。
于方法300的步驟350中，可形成一金屬層于第一區(qū)中的蓋層上與于第 二區(qū)中的高介電常數(shù)介電層上。于圖4C中，半導體元件400可還包括一金 屬層220形成于NMOS元件206側中的蓋層414上與于PMOS元件208側 中的高介電常數(shù)介電層212上。金屬層220可包括任何金屬材料，其適合形 成一金屬柵極或其部分，包括功函數(shù)層、襯墊層、界面層、種晶層、粘合層、 阻障層等。金屬層220可包括各種金屬，例如TiN、 TiAlN、 TaN、 TaC、 WN、 Al或其他適合的金屬。金屬層220的厚度為約20-200 A?？赏ㄟ^各種沉積技 術，例如化學氣相沉積、物理氣相沉積或濺鍍、電鍍或其他適合的技術來形成金屬層220。
于方法300的步驟360中，可形成一第一柵極堆疊于第一區(qū)中與可形成 一第二柵極堆疊于第二區(qū)中。實施于步驟360的工藝與圖1的步驟160中所 討論的工藝相似。之后，可以了解的是，半導體元件400可以一 CMOS工藝 流程繼續(xù)以形成各種結構，例如輕摻雜源/漏極區(qū)、于柵極堆疊上的側壁間隙 壁、源/漏極區(qū)、硅化結構、接觸蝕刻終止層(contact etch stop layer， CESL)、 層間介電層(inter-layer dielectric, ILD)、接觸孑L/穿孑L(contact/vias)、內(nèi)連線層、 金屬層、介電層、保護層等。雖然上述例子為于一柵極先工藝(gate first process) 中制造，含硅層可被實施于一柵極后(gate lastprocess)工藝與一混合工藝其包 括一柵極先工藝與一柵極后工藝。另外，需注意的是，在金屬沉積前的處理 工藝420 (于步驟340中所討論)可修復由于蓋層414的圖案化工藝所導致 的損害。因此，各種性能特征(performance characteristic)的尺寸依賴度 (dimension dependence)可被減少且柵極電容不會惡化。
參見圖5，其根據(jù)本發(fā)明所公開的不同樣態(tài)，顯示一制造具有高介電常 數(shù)介電層與金屬柵極的半導體元件的另一替代方法500流程圖。參見圖6A 至圖6F，其顯示根據(jù)圖5的方法500， 一半導體元件600于各制造階段的剖 面圖。為了使本發(fā)明實施例更容易被了解，己將圖6A至圖6F進行簡化以分 別強調(diào)一 NMOS元件與PMOS元件的柵極結構。半導體元件600可相似于 圖2的半導體元件200。因此，為了簡化與清楚的目的，于圖2與圖6中的 相似結構以相同的附圖標記顯示。
方法500以步驟510起始，于其中可提供一半導體基底，其具有一第一 區(qū)與一第二區(qū)。于圖6A中，半導體元件600可包括一半導體基底202，例 如一硅基底?；蛘呋?02可包括硅鍺、鎵砷或其他適合的半導體材料?；?底202可還包括其他結構，例如不同的摻雜區(qū)，如一p阱或n阱、 一埋入層 和/或一外延層。更進一步而言，基底202可為一絕緣層上半導體，例如絕緣 層上硅(silicon on insulator, SOI)。在其他實施例中，半導體基底202可包括 一摻雜外延層、 一梯度半導體層(gradient semiconductor layer),禾口/或可還包 括一半導體層覆蓋另一不同型的半導體層，例如一硅層于一硅鍺層上。在其 他實施例中，化合物半導體基底(compound semiconductor substrate)可包括一 多層硅結構，或一硅基底可包括一多層化合物半導體結構。
14半導體元件600可還包括一隔離結構204，例如一淺溝槽隔離結構 (shallow trench isolation, STI)形成于基底202中以隔離于基底中的有源區(qū)206 與208。隔離結構204可由氧化硅、氮化硅、氮氧化硅、摻氟的硅玻璃 (fluoride-doped silicate glass, FSG)和/或本技術領域所熟知的低介電常數(shù)材料 所形成。有源區(qū)206可設置為一 NMOS晶體管元件，而有源區(qū)208可設置為 一PMOS晶體管元件。
半導體元件600可還包括一界面層210形成于基底202上。界面層210 可包括一氧化硅層，其厚度為約5-10A。于方法500的步驟520中， 一高介 電常數(shù)介電層可形成于基底上。半導體元件600可還包括一高介電常數(shù)介電 層212形成于界面層210上?？赏ㄟ^原子層沉積(atomic layer deposition, ALD)、化學氣相沉積、物理氣相沉積或其他適合的技術來形成高介電常數(shù)介 電層212。高介電常數(shù)介電層212的厚度為約10-30 A。高介電常數(shù)介電層 212可包括氧化鉿(Hf02)。或者，高介電常數(shù)介電層212可視需要而定包括 其他高介電常數(shù)介電質(zhì)，例如氧化鉿硅(HfSiO)、氮氧化鉿硅(HfSiON)、氧化 鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)與上述的組合。
于方法500的步驟530中，可形成一第一蓋層于第一區(qū)中的高介電常數(shù) 介電層上。半導體元件600可還包括一協(xié)調(diào)功函數(shù)(workfimction)(柵極電極) 的蓋層，以恰當?shù)乇憩F(xiàn)如一 NMOS元件206。例如， 一蓋層614，如氧化鑭 (LaO》可形成于NMOS元件206中?；蛘撸w層614可視需要而定包括含 Dy、 Sc、 Yb、 Er或Gd的氧化物。蓋層614的厚度為約3-20A。在圖6B中， 通過一光微影工藝與一蝕刻工藝以移除于PMOS元件208中的蓋層614，可 將蓋層614圖案化。類似于前述，例如可形成一圖案化光致抗蝕劑215于蓋 層614的部分上，且執(zhí)行一蝕刻工藝以移除未受保護的蓋層614。在圖6C 中，通過去光致抗蝕劑工藝(stripping process)或其他適合的工藝可移除光致 抗蝕劑215。因此，蓋層614維持于NMOS元件206側中。
于方法500的步驟540中，可執(zhí)行一第一處理工藝。于圖6D中，可執(zhí) 行一處理工藝620于經(jīng)圖案化的蓋層614上。處理工藝620可包括使用03、 He、 NH3、 112或N2的等離子體工藝。等離子體工藝可包括下列工藝條件 總壓為約l-5torr (較佳為2torr)，分壓為約0.2-1 torr (較佳為0.5torr)， 時間為約1-10秒(較佳為5秒)，溫度小于約40(TC (較佳35(TC)?；蛘撸幚砉に?20可視需要而定包括一低溫(低于400。C)退火，其使用一包括 H20、 03、 He、 NH3、 H2、 N2或SiH4的氣體。
于方法500的步驟550中，可形成一第二蓋層于第一區(qū)中的第一蓋層上 與于第二區(qū)中的高電常數(shù)介電層上。半導體元件600可還包括一協(xié)調(diào)功函數(shù) (work function)(柵極電極)的蓋層616，以恰當?shù)乇憩F(xiàn)如一 PMOS元件208。 于圖6E中，例如， 一蓋層616，如氧化鋁可形成于PMOS元件208側中的 高介電常數(shù)介電層上與于NMOS元件206側中的蓋層614上。蓋層616的厚 度小于約10 A。需注意的是，于NMOS元件206側中的蓋層614與蓋層616 相較，是由較強的有效功函數(shù)協(xié)調(diào)材料所形成。其為，即使蓋層616形成于 NMOS元件206側中的蓋層614上，蓋層614仍然可于NMOS元件206中 協(xié)調(diào)有效功函數(shù)。更進一步而言，需注意的是，在金屬沉積前的處理工藝620 (于步驟540中所討論)可修復由于蓋層614的圖案化工藝所導致的損害。 因此，各種性能特征(performance characteristic)的尺寸依賴度(dimension dependence)可被減少且柵極電容不會惡化。
于方法500的步驟560中，可形成一金屬層于第二蓋層上。于圖6F中， 一金屬層220形成蓋層616上。金屬層220可包括任何金屬材料，其適合形 成一金屬柵極或其部分，包括功函數(shù)層、襯墊層、界面層、種晶層、粘合層、 阻障層等。金屬層220可包括各種金屬，例如TiN、 TiAlN、 TaN、 TaC、 WN、 Al或其他適合的金屬。金屬層220的厚度為約20-200 A?？赏ㄟ^各種沉積技 術，例如化學氣相沉積、物理氣相沉積或濺鍍、電鍍或其他適合的技術來形 成金屬層220。
于方法500的步驟570中，可形成一第一柵極堆疊于第一區(qū)中與可形成 一第二柵極堆疊于第二區(qū)中。實施于步驟570的工藝與圖1的步驟160中所 討論的工藝相似。之后，可以了解的是，半導體元件600可以一 CMOS工藝 流程繼續(xù)以形成各種結構，例如輕摻雜源/漏極區(qū)、于柵極堆疊上的側壁間隙 壁、源/漏極區(qū)、硅化結構、接觸蝕刻終止層(contact etch stop layer, CESL)、 層間介電層(inter-layer dielectric, ILD)、接觸孑L/穿孑L(contact/vias)、內(nèi)連線層、 金屬層、介電層、保護層等。雖然上述例子為于一柵極先工藝(gate first process) 中制造，方法500可被實施于一柵極后(gate lastprocess)工藝與一混合工藝其 包括一柵極先工藝與一柵極后工藝。參見圖7，其根據(jù)本發(fā)明所公開的不同樣態(tài)，顯示一制造具有高介電常
數(shù)介電層與金屬柵極的半導體元件的又另一替代方法700流程圖。參見圖8A 至圖8F，其顯示根據(jù)圖7的方法700， 一半導體元件800于各制造階段的剖 面圖。為了使本發(fā)明實施例更容易被了解，己將圖8A至圖8F進行簡化以分 別強調(diào)一 NMOS元件與PMOS元件的柵極結構。方法700相似于圖5的方 法500，且半導體元件800相似于圖6的半導體元件600。因此，為了簡化 與清楚的目的，于圖5與圖7中的相似步驟及于圖6與圖8中的相似結構以 相同的附圖標記顯示。
方法700以步驟510起始，于其中可提供一半導體基底，其具有一第一 區(qū)與一第二區(qū)。于圖8A中，半導體元件800可包括一半導體基底202，例 如一硅基底?；蛘呋?02可包括硅鍺、鎵砷或其他適合的半導體材料?；?底202可還包括其他結構，例如不同的摻雜區(qū)，如一p阱或n阱、 一埋入層 和/或一外延層。更進一步而言，基底202可為一絕緣層上半導體，例如絕緣 層上硅(silicon on insulator, SOI)。在其他實施例中，半導體基底202可包括 一摻雜外延層、 一梯度半導體層(gradient semiconductor layer),禾口/或可還包 括一半導體層覆蓋另一不同型的半導體層，例如一硅層于一硅鍺層上。在其 他實施例中，化合物半導體基底(compound semiconductor substrate)可包括一 多層硅結構，或一硅基底可包括一多層化合物半導體結構。
半導體元件800可還包括一隔離結構204，例如一淺溝槽隔離結構 (shallow trench isolation, STI)形成于基底202中以隔離于基底中的有源區(qū)206 與208。隔離結構204可由氧化硅、氮化硅、氮氧化硅、摻氟的硅玻璃 (fluoride-doped silicate glass, FSG)和/或本技術領域所熟知的低介電常數(shù)材料 所形成。有源區(qū)206可設置為一 NMOS晶體管元件，而有源區(qū)208可設置為 一PMOS晶體管元件。
半導體元件800可還包括一界面層210形成于基底202上。界面層210 可包括一氧化硅層，其厚度為約5-10A。于方法700的步驟520中， 一高介 電常數(shù)介電層可形成于基底上。半導體元件800可還包括一高介電常數(shù)介電 層212形成于界面層210上?？赏ㄟ^原子層沉積(atomic layer deposition, ALD)、化學氣相沉積、物理氣相沉積或其他適合的技術來形成高介電常數(shù)介 電層212。高介電常數(shù)介電層212的厚度為約10-30 A。高介電常數(shù)介電層212可包括氧化鉿(HfQ2)?；蛘撸呓殡姵?shù)介電層212可視需要而定包括 其他高介電常數(shù)介電質(zhì)，例如氧化鉿硅(HfSiO)、氮氧化鉿硅(HfSiON)、氧化 鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)與上述的組合。
于方法700的步驟530中，可形成一第一蓋層于第一區(qū)中的高介電常數(shù) 介電層上。半導體元件800可還包括一協(xié)調(diào)功函數(shù)(workfUnction)(柵極電極) 的蓋層，以恰當?shù)乇憩F(xiàn)如一NMOS元件206。例如， 一蓋層814，如氧化鑭 (LaOJ可形成于NMOS元件206中。或者，蓋層814可視需要而定包括含 Dy、 Sc、 Yb、 Er或Gd的氧化物。蓋層814的厚度為約3-20 A。在圖8B中， 通過一光微影工藝與一蝕刻工藝以移除于PMOS元件208中的蓋層814，可 將蓋層814圖案化。例如，類似于前述，可形成一圖案化光致抗蝕劑215于 蓋層814的部分上，且執(zhí)行一蝕刻工藝以移除未受保護的蓋層814。可以了 解的是，通過一相似的工藝，可于PMOS元件208中先形成一蓋層，例如氧 化鋁或氧化鈦，以取代NMOS元件。通過去光致抗蝕劑工藝(stripping process) 或其他適合的工藝可移除光致抗蝕劑215。因此，蓋層814維持于NMOS元 件206側中。
于方法700的步驟540中，可執(zhí)行一第一處理工藝。第一處理工藝與于 圖6D中討論的處理工藝620相似。如先前所討論，處理工藝620可修復由 于蓋層814的圖案化工藝所導致的損害。需注意的是，于一些實施例中，此 第一處理工藝可被省略。
于上述方法的步驟750中，可形成一第二蓋層于第二區(qū)中的高介電常數(shù) 介電層上。 一蓋層816，例如氧化鋁可形成于PMOS元件208側中。于圖8C 中，蓋層816可形成于NMOS元件206側中的蓋層814上且于PMOS元件 208側中的高介電常數(shù)介電層212上。蓋層816的厚度為約3-20 A。通過形 成一圖案化光致抗蝕劑817以保護于PMOS元件208側中的蓋層816，且之 后執(zhí)行一濕蝕刻或干蝕刻或干與濕蝕刻的組合工藝以移除未受保護的蓋層 816，可移除在NMOS元件206側中的蓋層816。或者，可視需要而定使用 一硬掩模來保護于PMOS元件208側中的蓋層816以取代光致抗蝕劑817。 于圖8D中，通過去光致抗蝕劑工藝(strippingprocess)或其他適合的工藝可移 除光致抗蝕劑817。因此，蓋層816維持于PMOS元件208側中?；蛘?，蓋 層816可視需要而定包括一含鈦氧化物。需注意的是，上述的高介電常數(shù)介
18電層212與蓋層814、 816僅為例子，也可使用其他結構。
于方法700的步驟760中，可執(zhí)行一第二處理工藝。于圖8E中，處理 工藝820可執(zhí)行于蓋層814、 816上。處理工藝820可與于圖6D中討論的處 理工藝620相似。
于方法700的步驟770中，可形成一金屬層于第一區(qū)中的第一蓋層上與 于第二區(qū)中的第二蓋層上。于圖8F中，半導體元件800可還包括一金屬層 220形成于NMOS元件206側中的蓋層814上與于PMOS元件208側中的蓋 層816上。金屬層220可包括任何金屬材料，其適合形成一金屬柵極或其部 分，包括功函數(shù)層、襯墊層、界面層、種晶層、粘合層、阻障層等。金屬層 220可包括各種金屬，例如TiN、 TiAlN、 TaN、 TaC、 WN、 Al或其他適合 的金屬。金屬層220的厚度為約20-200 A?？赏ㄟ^各種沉積技術，例如化學 氣相沉積、物理氣相沉積或濺鍍、電鍍或其他適合的技術來形成金屬層220。
于方法700的步驟780中，可形成一第一柵極堆疊于第一區(qū)中與可形成 一第二柵極堆疊于第二區(qū)中。實施于步驟780的工藝與圖1的步驟160中所 討論的工藝相似。之后，可以了解的是，半導體元件800可以一 CMOS工藝 流程繼續(xù)以形成各種結構，例如輕摻雜源/漏極區(qū)、于柵極堆疊上的側壁間隙 壁、源/漏極區(qū)、硅化結構、接觸蝕刻終止層(contact etch stop layer, CESL)、 層間介電層(inter-layer dielectric, ILD)、接觸孑L/穿孑L(contact/vias)、內(nèi)連線層、 金屬層、介電層、保護層等。雖然上述例子為于一柵極先工藝(gate first process) 中制造，方法700可被實施于一柵極后(gate lastprocess)工藝與一混合工藝其 包括一柵極先工藝與一柵極后工藝。更進一步而言，需注意的是，在金屬沉 積前的處理工藝620與820 (步驟540與760)可修復由于蓋層814、 816的 圖案化工藝所導致的損害。因此，各種性能特征(performance characteristic) 的尺寸依賴度(dimension dependence)可被減少且柵極電容不會惡化。
參見圖9，其根據(jù)本發(fā)明所公開的不同樣態(tài)，顯示一制造具有高介電常 數(shù)介電層與金屬柵極的半導體元件的再另一替代方法900流程圖。參見圖 10A至圖10E，其顯示根據(jù)圖9的方法900， 一半導體元件1000于各制造階 段的剖面圖。為了使本發(fā)明實施例更容易被了解，已將圖10A至圖10E進行 簡化以分別強調(diào)一 NMOS元件與PMOS元件的柵極結構。半導體元件1000 可相似于圖2的半導體元件200。為了簡化與清楚的目的，于圖2與圖10中的相似結構以相同的附圖標記顯示。
方法900以步驟910起始，于其中可提供一半導體基底，其具有一第一 區(qū)與一第二區(qū)。于圖10A中，半導體元件1000可包括一半導體基底202， 例如一硅基底?；蛘呋?02可包括硅鍺、鎵砷或其他適合的半導體材料。 基底202可還包括其他結構，例如不同的摻雜區(qū)，如一p阱或n阱、 一埋入 層和/或一外延層。更進一步而言，基底202可為一絕緣層上半導體，例如絕 緣層上硅(silicon on insulator, SOI)。在其他實施例中，半導體基底202可包 括一摻雜外延層、 一梯度半導體層(gradient semiconductor layer),和/或可還 包括一半導體層覆蓋另一不同型的半導體層，例如一硅層于一硅鍺層上。在 其他實施例中，化合物半導體基底(compound semiconductor substrate)可包括 一多層硅結構，或一硅基底可包括一多層化合物半導體結構。
半導體元件1000可還包括一隔離結構204，例如一淺溝槽隔離結構 (shallow trench isolation, STI)形成于基底202中以隔離于基底中的有源區(qū)206 與208。隔離結構204可由氧化硅、氮化硅、氮氧化硅、摻氟的硅玻璃 (fluoride-doped silicate glass, FSG)和/或本技術領域所熟知的低介電常數(shù)材料 所形成。有源區(qū)206可設置為一 NMOS晶體管元件，而有源區(qū)208可設置為 一PMOS晶體管元件。
半導體元件1000可還包括一界面層210形成于基底202上。界面層可 包括一氧化硅層，其厚度為約5-10A。于方法900的步驟920中， 一高介電 常數(shù)介電層可形成于基底上。半導體元件1000可還包括一高介電常數(shù)介電 層212形成于界面層210上。可通過原子層沉積(atomic layer deposition, ALD)、化學氣相沉積或其他適合的技術來形成高介電常數(shù)介電層212。高介 電常數(shù)介電層212的厚度為約10-30 A。高介電常數(shù)介電層212可包括氧化 鉿(Hf02)。或者，高介電常數(shù)介電層212可視需要而定包括其他高介電常數(shù) 介電質(zhì)，例如氧化鉿硅(HfSiO)、氮氧化鉿硅(HfSiON)、氧化鉿鉅(HfTaO)、 氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)與上述的組合。
于方法900的步驟930中，可形成一第一蓋層于第一區(qū)中的高介電常數(shù) 介電層上。半導體元件1000可還包括一協(xié)調(diào)功函數(shù)(work fimction)(柵極電 極)的蓋層，以恰當?shù)乇憩F(xiàn)如一NMOS元件206。例如， 一蓋層1014，如氧 化鑭(LaOJ可形成于NMOS元件206中?；蛘?，蓋層1014可視需要而定包括含Dy、 Sc、 Yb、 Er或Gd的氧化物。蓋層1014的厚度為約3-20 A。在圖 10B中，通過一光微影工藝與一蝕刻工藝以移除于PMOS元件208中的蓋層 1014，可將蓋層1014圖案化。例如，類似于前述，可形成一圖案化光致抗 蝕劑215于蓋層1014的部分上，且可執(zhí)行一蝕刻工藝以移除未受保護的蓋 層1014。于圖10C中，通過去光致抗蝕劑工藝(strippingprocess)或其他適合 的工藝可移除光致抗蝕劑215。因此，蓋層1014維持于NMOS元件206側 中。
于方法900的步驟940中，可形成一第二蓋層于第一區(qū)中的第一蓋層上 與在第二區(qū)中的高介電常數(shù)介電層上。于圖IOD中，半導體元件1000可還 包括一協(xié)調(diào)功函數(shù)(work fiinction)(柵極電極)的蓋層，以恰當?shù)乇憩F(xiàn)如一 PMOS元件208。例如一蓋層1016，如氧化鋁可形成于PMOS元件208側中 的高介電材料層212上與NMOS元件206側中的蓋層1014上?；蛘?，蓋層 1016可視需要而定包括一含鈦氧化物。蓋層1016的厚度小于約10 A。需注 意的是，于此實施例中不將蓋層1016圖案化。
于方法900的步驟950中，可形成一金屬層于第二蓋層上。于圖10E中， 半導體元件1000可還包括一金屬層220形成于NMOS元件206側中與PMOS 元件208側中的蓋層1016上。金屬層220可包括任何金屬材料，其適合形 成一金屬柵極或其部分，包括功函數(shù)層、襯墊層、界面層、種晶層、粘合層、 阻障層等。金屬層220可包括各種金屬，例如TiN、 TiAlN、 TaN、 TaC、 WN、 Al或其他適合的金屬。金屬層220的厚度為約20-200 A?？赏ㄟ^各種沉積技 術，例如化學氣相沉積、物理氣相沉積(或濺鍍)、電鍍或其他適合的技術 來形成金屬層220。
于方法900的步驟960中，可形成一第一柵極堆疊于第一區(qū)中與可形成 一第二柵極堆疊于第二區(qū)中。實施于步驟960的工藝與圖1的步驟160中所 討論的工藝相似。之后，可以了解的是，半導體元件1000可以一 CMOS工 藝流程繼續(xù)以形成各種結構，例如輕摻雜源/漏極區(qū)、于柵極堆疊上的側壁間 隙壁、源/漏極區(qū)、硅化結構、接觸蝕刻終止層(contact etch stop layer, CESL)、 層間介電層(inter-layer dielectric, ILD)、接觸孑L/穿孑L(contact/vias)、內(nèi)連線層、 金屬層、介電層、保護層等。雖然上述例子為于一柵極先工藝(gate first process) 中制造，方法900可被實施于一柵極后(gate lastprocess)工藝與一混合工藝其包括一柵極先工藝與一柵極后工藝。更進一步而言，需注意的是，于NMOS 元件206側中的蓋層1014與蓋層1016相較，是由較強的有效功函數(shù)協(xié)調(diào)材 料所形成。其為，即使蓋層1016形成于NMOS元件206側中，蓋層1014 仍然可于NMOS元件206中協(xié)調(diào)有效功函數(shù)。更進一步而言，蓋層1016可 于PMOS元件208中協(xié)調(diào)有效功函數(shù)。另外，由于少了一個圖案化/蝕刻工 藝(即少了一光掩模)，降低了制造成本。此外，無Tinv增加而可改善柵極 漏電流與可信賴度。更進一步而言，各種性能特征(performance characteristic) 的尺寸依賴度(dimension dependence)可被減少且柵極電容不會惡化。
本發(fā)明于此所公開的各種實施例中達到不同的優(yōu)點。例如，本發(fā)明公開 的方法提供了一簡單與有成本效益的方法以改善于CMOS工藝流程中的高 介電常數(shù)介電質(zhì)的介電品質(zhì)。因此，于半導體工藝中可維持高介電常數(shù)柵極 介電層的完整?？奢p易將于此所公開的方法及元件與現(xiàn)行的CMOS技術工藝 與半導體設備進行整合。更進一步而言，于此所公開的方法與元件減低了元 件性能的尺寸依賴度(dimension dependence),例如臨界電壓(threshold voltage)、驅(qū)動電流(drive current)、關電流(off current)。
在圖1與圖9的圖案化工藝之后可執(zhí)行圖3、圖5與圖7的處理工藝。 另外，圖4、圖6、圖8與圖10的半導體元件400、 600、 800與1000可分 別包含含硅層。此外，與此所公開的實施例可被實施于一柵極先工藝、 一柵 極后(gate last process)工藝與一混合工藝其包括一柵極先工藝與一柵極后工 藝。
雖然本發(fā)明已以較佳實施例公開如上，然而其并非用以限定本發(fā)明，任 何本領域普通技術人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更 動與潤飾，因此本發(fā)明的保護范圍當視隨附的權利要求所界定的范圍為準。
2權利要求
1.一種制造半導體元件的方法，包括提供一半導體基底，其具有一第一區(qū)與一第二區(qū)；形成一高介電常數(shù)介電層于該半導體基底上；形成一第一蓋層與一第二蓋層于該高介電常數(shù)介電層上，該第一蓋層覆蓋該第一區(qū)而該第二蓋層覆蓋該第二區(qū)；形成一含硅層于該第一與第二蓋層上；形成一金屬層于該含硅層上；以及形成一第一柵極堆疊于該第一區(qū)上與一第二柵極堆疊于該第二區(qū)上；其中該第一柵極堆疊包括該高介電常數(shù)介電層、該第一蓋層、該含硅層與該金屬層；其中該第二柵極堆疊包括該高介電常數(shù)介電層、該第二蓋層、該含硅層與該金屬層。
2. 如權利要求1所述的制造半導體元件的方法，其中形成該第一與第二 蓋層的方法包括形成該第一蓋層于該第一與第二區(qū)上； 通過一圖案化與蝕刻步驟移除覆蓋該第二區(qū)的該第一蓋層； 形成該第二蓋層于該第一與第二區(qū)上；以及 通過一圖案化與蝕刻工藝移除覆蓋該第一區(qū)的該第二蓋層。
3. 如權利要求2所述的制造半導體元件的方法，還包括在蝕刻該第一蓋 層與該第二蓋層之后執(zhí)行一等離子體處理或一退火處理。
4. 如權利要求3所述的制造半導體元件的方法，其中該等離子體處理包 括03、 He、 NH3、 H2或N2。
5. 如權利要求3所述的制造半導體元件的方法，其中該退火處理包括一 低溫退火，其使用一低于400'C的溫度與一包括H20、 03、 He、 NH3、 H2、 N2或SiH4的氣體。
6. 如權利要求1所述的制造半導體元件的方法，其中該第一蓋層包括氧 化鑭而該第二蓋層包括氧化鋁。
7. —種制造半導體元件的方法，包括 提供一半導體基底，其具有一第一區(qū)與一第二區(qū)；形成一高介電常數(shù)介電層于該半導體基底上；形成一第一蓋層于該高介電常數(shù)介電層上；蝕刻覆蓋該第二區(qū)的該第一蓋層；執(zhí)行一第一處理工藝，該第一處理工藝包括一等離子體工藝或一退火工藝；形成一金屬層于覆蓋該第一區(qū)的該第一蓋層上且于覆蓋該第二區(qū)的該高介電常數(shù)介電層上；以及形成一第一柵極堆疊于該第一區(qū)上與一第二柵極堆疊于該第二區(qū)上；其中該第一柵極堆疊包括該高介電常數(shù)介電層、該第一蓋層與該金屬層；其中該第二柵極堆疊包括該高介電常數(shù)介電層與該金屬層。
8. 如權利要求7所述的制造半導體元件的方法，其中于執(zhí)行該第一處理工藝后還包括形成一第二蓋層于覆蓋該第一區(qū)的該第一蓋層上且于覆蓋該第二區(qū)的該高介電常數(shù)介電層上，該第二蓋層不同于該第一蓋層；其中，該金屬層形成于該第二蓋層上；且其中，該第一與第二柵極各還包括該第二蓋層。
9. 如權利要求7所述的制造半導體元件的方法，其中于執(zhí)行該第一處理工藝后還包括形成一第二蓋層于覆蓋該第一區(qū)的該第一蓋層上且于覆蓋該第二區(qū)的該高介電常數(shù)介電層上，該第二蓋層不同于該第一蓋層；蝕刻覆蓋該第一區(qū)的該第二蓋層；以及執(zhí)行一第二處理工藝，該第二處理工藝包括一等離子體工藝或一退火工藝；其中，該金屬層形成于覆蓋該第一區(qū)的該第一蓋層上且于覆蓋該第二區(qū)的該第二蓋層上；其中，該第二柵極堆疊還包括該第二蓋層。
10. 如權利要求9所述的制造半導體元件的方法，其中該退火處理包括一低溫退火，其使用一低于400。C的溫度與一包括H20、 03、 He、 NH3、 H2、N2或SiH4的氣體。
11. 一種半導體裝置，包括一半導體基底，其具有一第一區(qū)與一第二區(qū)；以及一第一晶體管形成于該第一區(qū)中，該第一晶體管具有一第一柵極堆疊，其包括-一界面層形成于該半導體基底上；一高介電常數(shù)介電層形成于該界面層上；一含硅層形成于該高介電常數(shù)介電層上，該含硅層的厚度小于5A;以及一金屬層形成于該含硅層上。
12. 如權利要求ll所述的半導體裝置，其中該含硅層包括一硅層、 一氧化硅層或一富硅氧化硅層。
13. 如權利要求11所述的半導體裝置，其中該第一晶體管的該第一柵極堆疊還包括一第一蓋層形成于該高介電常數(shù)介電層與該含硅層之間。
14. 如權利要求13所述的半導體裝置，還包括一第二晶體管形成于該第二區(qū)中，該第二晶體管具有一第二柵極堆疊，其包括該界面層形成于該半導體基底上；該高介電常數(shù)介電層形成于該界面層上；一第二蓋層形成于該高介電常數(shù)介電層上，該第二蓋層不同于該第一蓋層；該含硅層形成于第二蓋層上；以及該金屬層形成于該含硅層上。
15. 如權利要求14所述的半導體裝置，其中該第一蓋層包括一含La、Dy、 Sc、 Yb、 Er或Gd的氧化物，且其中該第二蓋層包括一含Al或Ti的氧化物。
全文摘要
本發(fā)明提供一種制造半導體元件的方法與半導體元件。該方法提供一半導體基底，其具有一第一區(qū)與一第二區(qū)；形成一高介電常數(shù)介電層于該半導體基底上；形成一第一蓋層與一第二蓋層于該高介電常數(shù)介電層上，該第一蓋層覆蓋該第一區(qū)而該第二蓋層覆蓋該第二區(qū)；形成一含硅層于該第一與第二蓋層上；形成一金屬層于該含硅層上；以及形成一第一柵極堆疊于該第一區(qū)上與一第二柵極堆疊于該第二區(qū)上。該第一柵極堆疊包括該高介電常數(shù)介電層、該第一蓋層、該含硅層與該金屬層，且該第二柵極堆疊包括該高介電常數(shù)介電層、該第二蓋層、該含硅層與該金屬層。本發(fā)明的半導體元件包括的臨界電壓、驅(qū)動電流、關電流的晶體管性能等具有較少的尺寸依賴度。
文檔編號H01L21/82GK101661901SQ20091015977
公開日2010年3月3日 申請日期2009年7月20日 優(yōu)先權日2008年8月28日
發(fā)明者侯永田, H·迪雅茲 卡羅斯, 徐鵬富, 益岡有里, 黃國泰, 黃煥宗 申請人:臺灣積體電路制造股份有限公司