專利名稱：金屬插塞的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種金屬插塞的制作方法，屬于半導(dǎo)體制造技術(shù)領(lǐng)域。
背景技術(shù)：
在集成電路制造領(lǐng)域，銅制程工藝電路因為銅具有較低的電阻率和較高的抗電遷 移性，故銅是深亞微米和納米集成電路多層互連線的一種首選材料?，F(xiàn)有銅制程介電層的制作方法，如圖IA和IB所示，在已形成銅互連層的晶圓1上 使用物理氣相沉積上形成介電層2 ；如圖IC所示，接著在介電層2表面上同樣采用物理氣 相沉積的方法形成隔離層3 ；如圖ID所示，依序進行光刻，蝕刻等工藝形成設(shè)計所需的開 口 ；如圖1E，在開口內(nèi)沉積導(dǎo)電物質(zhì)(例如銅)用于形成金屬插塞；然后如圖IF所示，使用 化學機械研磨的方式平坦化金屬層，移除隔離層3，且以介電層為平坦化終點，最終形成設(shè) 計所需的金屬插塞。然而由于現(xiàn)在的后端連線(BEOL)采用的都是低k材料作為介電層(例如碳摻雜 的氧化硅BD)，特別是當k值小于2. 7時，所述介電層的硬度很軟，所以銅電路在經(jīng)過研磨過 程中受到壓力容易變形。銅電路變形使得晶圓結(jié)構(gòu)發(fā)生變化，破壞了正常的電路連線。為了解決這個問題，目前采用的辦法是減少CMP設(shè)備中的研磨頭的下壓力，使得 在研磨過程中，介電層不易發(fā)生變形，但是需要將研磨頭的壓縮空氣壓力值調(diào)整到機臺可 設(shè)定的最低值0.6psi.。同時為了保證研磨的效果，每片晶圓需要研磨的時間增加了 5 6 倍，大大影響了集成電路生產(chǎn)線產(chǎn)能，研磨墊材料消耗速度也比以前的方式加快的消耗。因 此，上述通過減小研磨頭下壓力防止銅電路變形的方法，會引起其它新問題。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種金屬插塞的制作方法，防止在化學機械研 磨過程中由于介電層采用的是硬度較軟的材料而使得銅電路變形。為解決上述問題，本發(fā)明采用的金屬插塞的制作方法為，首先提供已形成銅互連 層的晶圓，在晶圓上依次形成介電層、隔離層和保護層，其中保護層的材料為氮化硅，刻蝕 保護層、隔離層和介電層形成出露互連層的開口，在所述開口內(nèi)及保護層上沉積形成金屬 層，平坦化金屬層以及將保護層、隔離層去除，形成金屬插塞。保護層的形成厚度優(yōu)選為1000埃。采用物理氣相沉積方法形成介電層和隔離層，而所述介電層采用氧化硅材料，厚 度為2500至3500埃，而隔離層采用的材料為正硅酸乙酯，厚度為450埃至500埃。與現(xiàn)有的技術(shù)相比，本發(fā)明具有以下優(yōu)點通過覆蓋一層以氮化硅這種具有高硬 度為材料的保護層在隔離層表面，在平坦化金屬層的過程中使得采用低k材料的介電層能 夠得到支撐，防止因為介電層材質(zhì)較軟而導(dǎo)致電路變形，不僅能夠保證產(chǎn)品的品質(zhì)，而且能 夠提高研磨效率。


圖IA至IF為現(xiàn)有技術(shù)金屬插塞的制作方法結(jié)構(gòu)示意圖；圖2為本發(fā)明金屬插塞的制作方法的流程圖；圖3A至3G為本發(fā)明金屬插塞的制作方法的結(jié)構(gòu)示意圖。
具體實施例方式本發(fā)明實施例通過預(yù)先在介電層上沉積一層具有較高硬度和彈性的薄膜，防止半 導(dǎo)體晶圓在化學機械研磨的過程中受到研磨頭的應(yīng)力時發(fā)生變形，晶圓的金屬插塞具有不 易變形的效果。為使本發(fā)明的上述目的、特征與優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明 的具體實施方式
做詳細的說明。圖2本發(fā)明制作金屬插塞的流程示意圖，包括以下步驟步驟S11，提供具有互連 層的半導(dǎo)體晶圓，在晶圓上形成介電層；步驟S12，在介電層上覆蓋一層隔離層；步驟S13， 在隔離層上覆蓋一層保護層；步驟S14，刻蝕保護層、隔離層和介電層形成出露互連層的開 口 ；步驟S15，在所述開口內(nèi)及保護層上沉積形成金屬層；步驟S16，平坦化金屬層以及將保 護層、隔離層去除。結(jié)合圖3A至3G為本發(fā)明金屬插塞制作方法的結(jié)構(gòu)示意圖詳細進行描述。步驟S11，提供具有互連層的半導(dǎo)體晶圓，在晶圓上形成介電層。如圖3A所示，首先提供以銅為材料形成互連層的晶圓301，因為銅具有較低的電 阻率和較高的抗電遷移性，故銅是深亞微米和納米集成電路多層互連線的一種首選材料。 在晶圓301上通過PVD(物理氣相沉積)形成介電層302，形成圖3B所示的結(jié)構(gòu)。其中，所 述介電層302之材料為硅化物，本方法優(yōu)選的為氧化硅，厚度為2500 3500埃，優(yōu)選2700 埃，氧化硅的介電常數(shù)小于2. 7，可以減小層間寄生電容，提高器件響應(yīng)速度。步驟S12，在介電層上覆蓋一層隔離層。如圖3C，采用的是物理氣相沉積工藝來在介電層302上形成隔離層303，厚度為 450至500埃，隔離層303材料選用的是正硅酸乙酯(TEOS)。步驟S13，在隔離層上覆蓋一層保護層，保護層的材料為氮化硅。如圖3D所示，采用化學氣相沉積工藝在隔離層303上形成保護層304，保護層304 選用的材料是具有高硬度的氮化硅，厚度為1000 2000埃，優(yōu)選1000埃。沉積的詳細工藝 參數(shù)如下溫度300至400攝氏度，壓力在4至7托，硅烷(SiH4)流量在每分鐘100至200 立方厘米之間，氨氣(NH3)流量在每分鐘100至150立方厘米之間。步驟S14，刻蝕保護層、隔離層和介電層形成出露互連層的開口。如圖3E所示，通過二次曝光，刻蝕形成所述的雙鑲嵌開口，在其它制作工藝當中， 同樣有通過一次曝光，刻蝕形成不具有臺階的開口。二次曝光包括以下步驟首先在保護層 上形成第一層光刻膠，進行第一次曝光后，進行第一次刻蝕至形成露出金屬互連層的管孔； 然后形成第二層光刻膠，進行第二次曝光，接著進行第二次刻蝕至將上述管孔頂部拓寬，形 成臺階狀的雙鑲嵌開口。步驟S15，在開口內(nèi)及保護層上沉積形成金屬層。如圖3F所示，首先在晶圓301上形成一層阻擋層，阻擋層可以采用氮化鉭、氮化鈦、鈦或鉭中的一種或者混合物，防止金屬原子擴散到其它層中(形成阻擋層為現(xiàn)有常見 工藝，本發(fā)明不特別指出)；然后通過化學氣相沉積，在阻擋層上形成金屬層305，金屬層材 料可以為銅或者鋁，本發(fā)明優(yōu)選為銅，在沉積過程中除了在雙鑲嵌開口內(nèi)充滿金屬層，不可 避免在保護層303上也覆蓋部分金屬層。步驟S16，平坦化金屬層以及將保護層、隔離層去除。如圖3G所示，采用化學機械研磨平坦化金屬層305至介電層302，同時去除了保護 層304、隔離層303，形成所需的金屬插塞。平坦化過程中，由于保護層304采用的氮化硅具 有3. 3以上的介電常數(shù)且較硬，所以能夠起到支撐作用，避免所述金屬層305出現(xiàn)變形。隨 著化學機械研磨的結(jié)束，氮化硅層也全部被除去，不會給器件的電學性能造成任何影響。綜上所述，本發(fā)明在移除隔離層和保護層由于保護層的氮化硅的高硬度，此時，銅 電路層不會發(fā)生變形，保證了晶圓的質(zhì)量和后續(xù)工藝的可靠性。顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精 神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍 之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
權(quán)利要求
1.一種金屬插塞的制作方法，其特征在于，包括下列步驟 首先提供具有互連層的半導(dǎo)體晶圓，在晶圓上依次形成介電層、隔離層和保護層，其中保護層的材料為氮化硅； 刻蝕保護層、隔離層和介電層形成出露互連層的開口 ； 在所述開口內(nèi)以及保護層上沉積金屬層； 平坦化金屬層以及將保護層、隔離層去除，形成金屬插塞。
2.如權(quán)利要求1所述的金屬插塞的制作方法，其特征在于，所述保護層的厚度為1000 至2000埃。
3.如權(quán)利要求2所述的金屬插塞的制作方法，其特征在于，所述保護層的厚度為1000埃。
4.如權(quán)利要求1所述的金屬插塞的制作方法，其特征在于，所述介電層和隔離層都采 用物理氣相沉積方法形成。
5.如權(quán)利要求1所述的金屬插塞的制作方法，其特征在于，所述形成保護層采用的工 藝參數(shù)為化學氣相沉積。
6.如權(quán)利要求1所述的金屬插塞的制作方法，其特征在于，所述介電層采用的材料為 氧化硅，厚度為2500至3500埃。
7.如權(quán)利要求1所述的金屬插塞的制作方法，其特征在于，所述隔離層采用的材料為 正硅酸乙酯，厚度為450埃至500埃。
8.如權(quán)利要求1所述的金屬插塞的制作方法，其特征在于，在沉積所述金屬層前沉積 阻擋層，阻擋層材料采用氮化鉭、氮化鈦、鈦或鉭中的一種或者混合物，阻擋層厚度為90 150 埃。
9.如權(quán)利要求1所述的金屬插塞的制作方法，其特征在于，所述平坦化金屬層以及將 保護層、隔離層去除為采用化學機械研磨工藝。
全文摘要
本發(fā)明涉及一種金屬插塞的制作方法，首先提供具有互連層的半導(dǎo)體晶圓，在晶圓上依次形成介電層、隔離層和保護層，其中保護層的材料為氮化硅，刻蝕保護層、隔離層和介電層形成出露互連層的開口，在開口內(nèi)及保護層上沉積形成金屬層；平坦化金屬層以及將保護層、隔離層去除，形成金屬插塞。采用上述制作方法，在平坦化金屬層時能夠防止銅電路變形，保證了晶圓的質(zhì)量和后續(xù)工藝的可靠性。
文檔編號H01L21/318GK101996939SQ20091019462
公開日2011年3月30日 申請日期2009年8月26日 優(yōu)先權(quán)日2009年8月26日
發(fā)明者牛孝昊 申請人:中芯國際集成電路制造(上海)有限公司