專利名稱：芯片堆棧裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種芯片堆棧裝置，尤指涉及一種經(jīng)溝槽填料(Trench Fill)或印刷(Printing)后所形成較低阻值的結(jié)構(gòu)，特別是指采用具納米微粒的導(dǎo)電銀膠材料 (NanoParticle Silver Paste)作為重配置導(dǎo)線的芯片堆棧裝置。
技術(shù)背景目前集成電路已愈來愈走向輕、薄、短、小、與傳輸快速的趨勢(shì)，因此集成電路中的 電容器會(huì)面臨因迷你化阻值增加造成RC時(shí)間延遲增加的問題，因而降低傳輸速度。有鑒于此，金屬內(nèi)導(dǎo)線對(duì)半導(dǎo)體組件中的電子功能而言是相當(dāng)關(guān)鍵的，有許多先 進(jìn)的半導(dǎo)體制程就是藉由降低金屬內(nèi)導(dǎo)線電阻與改善電子遷移效果阻力來改善訊號(hào)傳輸 速度，例如具有低電阻值與高電子遷移阻抗的銅就漸漸成為多層半導(dǎo)體組件中的上層金 屬，然而，其仍然避免不了通電后因壓降所造成的電性不穩(wěn)定，于無法有效降低耗電量的同 時(shí)，亦因其電氣訊號(hào)不穩(wěn)定的關(guān)系，僅可適用于較為低頻的產(chǎn)品應(yīng)用，故其所產(chǎn)生的效果皆 不盡理想，一般無法符合使用者于實(shí)際使用時(shí)所需
實(shí)用新型內(nèi)容
本實(shí)用新型所要解決的技術(shù)問題是針對(duì)上述現(xiàn)有技術(shù)的不足，提供一種芯片堆 棧裝置，采用具納米微粒的導(dǎo)電銀膠材料作為重配置導(dǎo)線，經(jīng)溝槽填料或印刷后形成較低 阻值。為了解決上述技術(shù)問題，本實(shí)用新型所采用的技術(shù)方案是一種芯片堆棧裝置，包 括芯片，該芯片具有第一表面、第二表面、堆棧于該第一表面上并具有數(shù)個(gè)接墊形成于其上 的電路組件、及堆棧于該電路組件上但顯露該接墊的保護(hù)層；其特點(diǎn)是還包括至少一介 電層、及重配置線路層，該介電層包含堆棧于該保護(hù)層上的第一、二介電層，且該第一、二介 電層上具有與該接墊連通的重配置孔；具納米微粒的導(dǎo)電銀膠材料涂布于該重配置孔之中 形成該重配置線路層。本實(shí)用新型所采用的另一種技術(shù)方案是一種芯片堆棧裝置，包括芯片，該芯片具 有第一表面、第二表面、堆棧于該第一表面上并具有數(shù)個(gè)接墊形成于其上的電路組件、以及 堆棧于該電路組件上但顯露該接墊的保護(hù)層；其特點(diǎn)是還包括介電層、及重配置線路層， 該介電層堆棧于該保護(hù)層上，并具有與該接墊連通的重配置孔；具納米微粒的導(dǎo)電銀膠材 料印刷于該重配置孔之中及部分介電層之上形成該重配置線路層。上述電路組件為晶體管。上述芯片制作形成于一晶圓。上述芯片包含硅。如此，該結(jié)構(gòu)采用具納米微粒的導(dǎo)電銀膠材料作為重配置線路層的重配置導(dǎo)線， 經(jīng)溝槽填料或印刷后形成較低阻值，可有效降低通電后因壓降所造成的電性不穩(wěn)定；可使 耗電量降低，節(jié)能省電；利用電氣訊號(hào)較為穩(wěn)定的特性，可適用于高頻產(chǎn)品的應(yīng)用而擴(kuò)大使 用范圍。


圖1是本實(shí)用新型較佳實(shí)施例的結(jié)構(gòu)剖面示意圖。圖2a是本實(shí)用新型較佳實(shí)施例的制作示意圖一。圖2b是本實(shí)用新型較佳實(shí)施例的制作示意圖二。圖2c是本實(shí)用新型較佳實(shí)施例的制作示意圖三。圖2d是本實(shí)用新型較佳實(shí)施例的制作示意圖四。圖3是本實(shí)用新型另一較佳實(shí)施例的結(jié)構(gòu)剖面示意圖。圖4a是本實(shí)用新型另一較佳實(shí)施例的制作示意圖一。圖4b是本實(shí)用新型另一較佳實(shí)施例的制作示意圖二。圖4c是本實(shí)用新型另一較佳實(shí)施例的制作示意圖三。標(biāo)號(hào)說明芯片10、40第一表面 101、401第二表面102、402 電路組件103、403接墊1031、4031保護(hù)層 104、404介電層20、50第一介電層20a第二介電層20b重配置孔21、51重配置線路層30、60
具體實(shí)施方式
請(qǐng)參閱圖1所示，為本實(shí)用新型一較佳實(shí)施例的結(jié)構(gòu)剖面示意圖。如圖所示 本實(shí)用新型為一種芯片堆棧裝置，是采用具納米微粒的導(dǎo)電銀膠材料(Nano Particle SilverPaste)作為重配置線路層的重配置導(dǎo)線，經(jīng)溝槽填料(Trench Fill)后形成較低阻 值的結(jié)構(gòu)，主要包括一芯片(Chip) 10、至少一介電層(Dielectric) 20以及一重配置線路層 (Re-Distribution Layer) 30 所構(gòu)成。上述芯片10包含硅，具有一第一表面101、一第二表面102、一堆棧于該第一表面 101上并具有數(shù)個(gè)接墊(Die Pad) 1031形成于其上的電路組件(Device) 103、以及一堆棧于 該電路組件103上但顯露該接墊1031的保護(hù)層(Passivation Layer) 104，其中，該電路組 件103為晶體管。該些介電層20包含堆棧于該保護(hù)層104上的第一、二介電層20a、20b，且該第一、二介電層20a、20b上具有與該接墊1031連通的重配置孔(RDL Trench) 21。該重配置線路層30涂布(Coated)于該重配置孔21之中。請(qǐng)參閱圖2a至圖2d所示，本實(shí)用新型針對(duì)上述圖1進(jìn)一步說明其芯片堆棧裝置 的制作流程。例如，使用本實(shí)用新型具納米微粒的導(dǎo)電銀膠材料于晶圓級(jí)芯片尺寸封裝件 (WaferLevel Chip Size Package, WLCSP)產(chǎn)品的制作應(yīng)用的較佳實(shí)施例中首先，如圖2a所示，提供至少一芯片10，該芯片10可形成于一晶圓(Wafer)內(nèi)，具 有一第一表面101、一第二表面102、一形成于該第一表面上并具有數(shù)個(gè)接墊1031形成于其 上的電路組件103、以及一形成于該電路組件103上但顯露該接墊1031的保護(hù)層104。之后，如圖2b所示，于該保護(hù)層104上先后被覆第一、第二介電層20a、20b后，以 挖孔或沖孔等技術(shù)，對(duì)準(zhǔn)該接墊1031形成一孔徑較大的重配置孔21。繼之，如圖2c所示，以全涂布的方式形成一具納米微粒的導(dǎo)電銀膠材料于該重配置孔21中及該第二介電層20b 上。最后，如圖2d所示，利用研磨的方式將部分具納米微粒的導(dǎo)電銀膠材料移除，并 顯露該第二介電層20b，進(jìn)而形成堆棧于該重配置孔21中的重配置線路層30，如圖1所示。請(qǐng)參閱圖3所示，為本實(shí)用新型的另一較佳實(shí)施例的結(jié)構(gòu)剖面示意圖。如圖所示 為本實(shí)用新型另一較佳實(shí)例的芯片堆棧裝置，同樣采用具納米微粒的導(dǎo)電銀膠材料作為重 配置線路層的重配置導(dǎo)線，經(jīng)印刷(Printing)后形成較低阻值的結(jié)構(gòu)，主要包括一芯片 40、一介電層50以及一重配置線路層60所構(gòu)成。上述芯片40包含硅，具有一第一表面401、一第二表面402、一堆棧于該第一表面 401上并具有數(shù)個(gè)接墊4031形成于其上的電路組件403、以及一堆棧于該電路組件403上 但顯露該接墊4031的保護(hù)層404，其中，該電路組件403為晶體管。該介電層50堆棧于該保護(hù)層404上，并具有與該接墊4031連通的重配置孔51。該重配置線路層60印刷于該重配置孔51之中及部分介電層50之上。以上述兩個(gè)實(shí)施例所述，構(gòu)成全新的芯片堆棧裝置。請(qǐng)參閱圖4a至圖4c所示，本實(shí)用新型針對(duì)上述圖3進(jìn)一步說明其芯片堆棧裝置 的制作流程。同樣使用本實(shí)用新型具納米微粒的導(dǎo)電銀膠材料于WLCSP產(chǎn)品的制作應(yīng)用的 較佳實(shí)施例中首先，如圖4a所示，提供至少一芯片40，該芯片40可形成于一晶圓內(nèi)，具有一第一 表面401、一第二表面402、一形成于該第一表面上并具有數(shù)個(gè)接墊4031形成于其上的電路 組件403、以及一形成于該電路組件403上但顯露該接墊4031的保護(hù)層404。之后，如圖4b所示，于該保護(hù)層404上先被覆一層介電層50后，以微影蝕刻方式， 對(duì)準(zhǔn)該接墊4031形成一重配置孔51。最后，如圖4c所示，以噴墨印刷(Jet Printer)、網(wǎng) 版印刷(Screen Printer)或鋼版印刷(Stencil Printer)等技術(shù)，針對(duì)需要用印刷之處形 成一具納米微粒的導(dǎo)電銀膠材料，進(jìn)而形成一堆棧于該重配置孔51中及該部分介電層50 上的重配置線路層60，如圖3所示。因此，本實(shí)用新型的芯片堆棧裝置利用一種具納米微粒的導(dǎo)電銀膠材料作為該重 配置線路層30、60，以其低阻值的特性應(yīng)用于WLCSP封裝時(shí)的導(dǎo)線，將可有效降低通電后因 壓降所造成的電性不穩(wěn)定，并使耗電量降低，在達(dá)到節(jié)能省電的同時(shí)，基于其電氣訊號(hào)較為 穩(wěn)定的特性，亦可擴(kuò)大使用范圍，而適用于高頻產(chǎn)品的應(yīng)用，為其特征。綜上所述，本實(shí)用新型的芯片堆棧裝置，可有效改善現(xiàn)有技術(shù)的種種缺點(diǎn)，利用一 種具納米微粒的導(dǎo)電銀膠材料作為重配置導(dǎo)線，以其低阻值的特性將可有效降低通電后因 降壓所造成的電性不穩(wěn)定，并使耗電量降低，于達(dá)到節(jié)能省電的同時(shí)，基于其電氣訊號(hào)較為 穩(wěn)定的特性，亦可擴(kuò)大使用范圍而適用于高頻產(chǎn)品。
權(quán)利要求一種芯片堆棧裝置，包括芯片，該芯片具有第一表面、第二表面、堆棧于該第一表面上并具有數(shù)個(gè)接墊形成于其上的電路組件、及堆棧于該電路組件上但顯露該接墊的保護(hù)層；其特征在于還包括至少一介電層、及重配置線路層，該介電層包含堆棧于該保護(hù)層上的第一、二介電層，且該第一、二介電層上具有與該接墊連通的重配置孔；具納米微粒的導(dǎo)電銀膠材料涂布于該重配置孔之中形成該重配置線路層。
2.如權(quán)利要求1所述的芯片堆棧裝置，其特征在于所述電路組件為晶體管。
3.如權(quán)利要求1所述的芯片堆棧裝置，其特征在于所述芯片制作形成于一晶圓。
4.如權(quán)利要求1所述的芯片堆棧裝置，其特征在于所述芯片包含硅。
5.一種芯片堆棧裝置，包括芯片，該芯片具有第一表面、第二表面、堆棧于該第一表面 上并具有數(shù)個(gè)接墊形成于其上的電路組件、以及堆棧于該電路組件上但顯露該接墊的保護(hù) 層；其特征在于還包括介電層、及重配置線路層，該介電層堆棧于該保護(hù)層上，并具有與 該接墊連通的重配置孔；具納米微粒的導(dǎo)電銀膠材料印刷于該重配置孔之中及部分介電層 之上形成該重配置線路層。
6.如權(quán)利要求5所述的芯片堆棧裝置，其特征在于所述電路組件為晶體管。
7.如權(quán)利要求5所述的芯片堆棧裝置，其特征在于所述芯片制作形成于一晶圓。
8.如權(quán)利要求5所述的芯片堆棧裝置，其特征在于所述芯片包含硅。
專利摘要一種芯片堆棧裝置，主要包括芯片、至少一介電層、及重配置線路層，該芯片具有第一表面、第二表面、堆棧于該第一表面上并具有數(shù)個(gè)接墊形成于其上的電路組件、及堆棧于該電路組件上但顯露該接墊的保護(hù)層；該介電層包含堆棧于該保護(hù)層上的第一、二介電層，且該第一、二介電層上具有與該接墊連通的重配置孔；具納米微粒的導(dǎo)電銀膠材料涂布于該重配置孔之中形成該重配置線路層，藉此，以其低阻值的特性將可有效降低通電后因壓降所造成的電性不穩(wěn)定，并使耗電量降低，于達(dá)到節(jié)能省電的同時(shí)，基于其電氣訊號(hào)較為穩(wěn)定的特性，亦可擴(kuò)大使用范圍而適用于高頻產(chǎn)品的應(yīng)用。
文檔編號(hào)H01L23/488GK201562676SQ20092031614
公開日2010年8月25日 申請(qǐng)日期2009年11月30日 優(yōu)先權(quán)日2009年11月30日
發(fā)明者盧旋瑜, 朱貴武, 梁裕民 申請(qǐng)人:茂邦電子有限公司