專利名稱：具有經集成法拉第屏蔽的集成電路封裝的制作方法
技術領域：
大體來說，此涉及集成電路封裝，且更特定來說，涉及用于調制集成電路封裝中電 磁干擾的結構和技術。
背景技術：
隨著對具有增加功能性的更快速、更小型電子產品的需求不斷增加，一些設計者 開始致力于系統(tǒng)級封裝(SIP)解決方案。SIP通常包含集成到單個IC封裝中的數(shù)個不同 類型的集成電路(IC)。然而，近些年來，已使用堆疊式封裝方案(例如，層疊封裝(POP)配 置)代替了 SIP方案。通常，通過允許堆疊不同的半導體封裝，可減小電子產品中用于半導 體封裝所需的占用面積大小。此外，由于一些堆疊式封裝(例如，POP封裝)通過允許堆疊 不同組合半導體封裝來提供模塊化解決方案，因此設計者通常可使用幾個單個半導體封裝 占用面積設計不同類型電子裝置。已知一些類型的集成電路(IC)(包含堆疊式封裝中所使用的那些集成電路)在操 作周期期間輻射相對大量的電磁能量。舉例來說，微處理器及其它數(shù)字處理裝置被公認為 是計算機系統(tǒng)中電磁輻射的主要來源。此類裝置所輻射的電磁能量可干擾在輻射IC(包含 同一堆疊式封裝中的那些IC)附近的其它裝置或電路的操作且因此通常是不期望的。過去曾使用過若干技術來減小從IC發(fā)射的電磁干擾(EMI)的水平，或保護IC使 其免受EMI。通常，此類技術需要使用圍繞其外圍可具有多個間隔開的支腿的沖壓板金屬 籠部件在所述IC周圍形成大體導電籠結構。接著，將所述籠部件放置于所述IC封裝上方 且將其耦合到下伏電路板上的對應接地墊。所述電路板的接地墊使用(舉例來說)通孔連 接各自以導電方式耦合到所述電路板的接地平面。以此方式，在IC周圍形成稱為法拉第 (Faraday)籠的用于阻擋EMI的大體導電屏蔽。然而，在堆疊式封裝方案(例如，POP封裝) 中使用常規(guī)法拉第籠通常增加所述封裝的總體尺寸且可消除最初通過堆疊式封裝方案所 獲得的至少一部分大小優(yōu)勢。

發(fā)明內容
隨著堆疊式封裝方案(例如，POP封裝)的日益普及，其中使用所述堆疊式封裝方 案的應用的數(shù)目也得以增加。然而，將EMI敏感IC并入到此類封裝中因法拉第籠的并入所 產生的增加尺寸而為困難的。更糟的是，如果設計者希望將EMI產生IC及EMI敏感IC并 入到單個POP封裝中，那么EMI產生IC的接近可阻止這樣做。對于此類封裝技術，發(fā)明者 已發(fā)現(xiàn)，添加常規(guī)法拉第籠結構不但增加POP封裝的大小，而且增加封裝及其中使用所述 封裝的電子裝置的成本及復雜性。響應于這些問題，本發(fā)明的實施例提供用于在不添加單 獨法拉第籠結構的情況下在堆疊式IC封裝中實施法拉第籠的方案。特定來說，發(fā)明者已發(fā) 現(xiàn)，通過將屏蔽層并入現(xiàn)有用于形成可堆疊封裝的電子襯底中并施加包括聚合物的導電環(huán) 氧樹脂以電接觸屏蔽層，可在不增加封裝總體尺寸且不需要將額外結構并入到所述封裝中 的情況下在其之間提供法拉第籠。
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在本發(fā)明的一個實施例中，提供經封裝集成電路。所述經封裝集成電路可包含第 一電子襯底，所述第一電子襯底具有第一多個層及在所述第一電子襯底的上表面處的至少 第一電路耦合特征，所述第一多個層包括至少第一電磁干擾(EMI)屏蔽層。所述經封裝集 成電路還可包含第二電子襯底，所述第二電子襯底具有通過導電粘合劑材料的一個或一個 以上部分附接到第一電子襯底的下表面的上表面，所述第二電子襯底包括第二多個層及在 所述第二電子襯底的下表面處的至少第二電路耦合特征，所述第一多個層包括至少第二 EMI屏蔽層。在所述經封裝集成電路中，至少一個功能裸片設置于所述第一電子襯底與所述 第二電子襯底之間且功能上耦合到所述第一電路耦合特征及所述第二電路耦合特征中的 至少一者。此外，所述粘合劑材料部分中的每一者均電耦合所述第一屏蔽層與所述第二屏 蔽層。在本發(fā)明的另一實施例中，提供用于封裝集成電路的方法。所述方法可包含提供 第一電子襯底，所述第一電子襯底包括第一多個層及在所述第一電子襯底的上表面處的至 少第一電路耦合特征，其中所述第一多個層包括至少第一電磁干擾(EMI)屏蔽層。所述方 法還可包含提供第二電子襯底，所述第二電子襯底包括第二多個層及在所述第二電子襯底 的下表面處的至少第二電路耦合特征，其中所述第二多個層包括至少第二 EMI屏蔽層。所 述方法可進一步包含將至少一個功能裸片附接到所述第一電子襯底的下表面或所述第二 電子襯底的上表面且將所述功能裸片功能上耦合到所述第一電路耦合特征及所述第二電 路耦合特征中的至少一者。所述方法還可包含通過導電粘合劑的一個或一個以上部分將所 述第二電子襯底的所述上表面附接到所述第一電子襯底的所述下表面，其中所述粘合劑部 分中的每一者均電耦合所述第一屏蔽層與所述第二屏蔽層。


圖1顯示根據(jù)本發(fā)明的實施例的實例性多芯片堆疊式封裝系統(tǒng)的分解圖。圖2A顯示根據(jù)本發(fā)明的實施例的封裝粘合劑的第一實例性接合圖案。圖2B顯示根據(jù)本發(fā)明的實施例的封裝粘合劑的第二實例性接合圖案。圖3顯示根據(jù)本發(fā)明的另一實施例的實例性經封裝集成電路。圖4顯示根據(jù)本發(fā)明的實施例的實例性多芯片封裝。圖5顯示根據(jù)本發(fā)明的實施例的多芯片封裝中封裝粘合劑的實例性接合圖案。圖6顯示根據(jù)本發(fā)明的又一實施例的另一實例性多芯片堆疊式封裝系統(tǒng)的分解 圖。
具體實施例方式本發(fā)明的實施例提供用于減小集成電路(IC)中電磁干擾的結構及方法。特定來 說，發(fā)明者已發(fā)現(xiàn)，可修改現(xiàn)有堆疊式封裝技術(例如，POP封裝)以在不顯著增加所述封裝 總體大小的情況下為一個或一個以上堆疊式IC提供法拉第籠。因此，可在不顯著改變POP 封裝工藝流程的情況下維持POP封裝的大小優(yōu)勢。用于提供法拉第籠的常規(guī)技術是基于提供用以包圍EMI敏感或EMI產生IC的接 地金屬殼體的基本思想。通常，可通過使用沖壓金屬結構或通過將固體金屬蓋部分附接到 放置于將要屏蔽的IC周圍的固體金屬壁部分來提供此類結構。在另一技術中，可在將要屏蔽的IC封裝上方噴射導電材料。然而，盡管此類技術可用來有效地屏蔽平面布置中的多個 IC，但此類技術對于屏蔽一個或一個以上個別堆疊式裸片或封裝來說通常不切實際。因此， 常規(guī)技術仍需要單獨封裝EMI產生IC及EMI敏感IC (統(tǒng)稱為“EMI反應IC” )且更重要的 是將其放置于電子裝置中的不同平面位置中。因此，用于這些EMI反應IC的不同平面位置 增加電子裝置中用于這些IC(例如，電子裝置的電路板上)所需的總體面積。發(fā)明者注意到，用于形成法拉第籠的基本要求是將要屏蔽的目標放置于包括接地 導電材料的殼體內。所述殼體不需要是連續(xù)的，但任何開口應顯著小于將要阻擋的EMI的 波長。此外，殼體壁應具有足夠厚度。即，所述厚度應足夠大以使得EMI僅影響所述殼體的 殼體壁厚度的外部部分(趨膚深度)。所需厚度可隨著殼體材料的導電性變化而變化且隨 著EMI的類型變化而變化。一般來說，當殼體材料的導電性增加時，用于阻擋EMI所需材料 的厚度減小且反之亦然。因此，電磁層需要不僅導電而且具有大于將要阻擋的EMI的趨膚 深度的厚度的層。在其中EMI產生IC在殼體內的情況下，除從殼體內部測量趨膚深度以外 應用相同的原則?？紤]到這些要求，發(fā)明者已發(fā)現(xiàn)，針對至少某些類型的堆疊封裝技術(例如，POP 封裝)，可通過修改封裝來形成法拉第籠，這些修改通常不需要顯著增加封裝的大小。特定 來說，發(fā)明者已發(fā)現(xiàn)，可通過電耦合常規(guī)堆疊式封裝的上部電子襯底及下部電子襯底中的 屏蔽層來形成法拉第籠。即，可在第一多層印刷電路板(PCB)或通常用于將封裝安裝于電 子裝置板上的其它電子襯底的層中的一者中形成下部屏蔽層。然而，在堆疊式封裝的情況 下，IC通常夾在第一電子襯底與第二電子襯底之間。在此類配置中，第二電子襯底通常提 供用于電及/或機械附接一個或一個以上第二 IC(堆疊式裸片)、其它IC封裝(堆疊式封 裝)或離散電裝置及組件的安裝或耦合特征。第一電子襯底也可包含耦合特征。耦合特征 (舉例說明但并不限于)可包含電端子或引線及/或用于附接裸片、封裝或離散電裝置及組 件的物理結構。無論耦合特征的類型如何，可在第二電子襯底的層中或其上形成第二屏蔽 層。將此類層引入到電子襯底中通常僅需要添加薄金屬層，所述薄金屬層具有僅為所述薄 金屬層所添加到的電子襯底的厚度的一小部分的厚度。舉例來說，在典型的POP封裝中，通 常用于提供對鄰近RF產生IC的充分屏蔽所需的金屬層厚度為至少IOum的(主要為)銅 合金，且通常在15um與20um之間。通常，POP封裝使用非導電模制材料或囊封材料來囊封第一電子襯底及第二電子 襯底以及夾在之間的IC。然而，本發(fā)明的實施例用耦合第一電子襯底與第二電子襯底中的 屏蔽層的導電粘合劑材料取代安置于第一電子襯底與第二電子襯底的面對表面之間的此 囊封材料的至少一部分。即，一種在其最終或固化狀態(tài)下導電且粘合到第一電子襯底及第 二電子襯底的至少導電部分的材料。舉例來說，已知一些包括基于銀及基于碳(石墨)的聚 合物的粘合劑可提供良好的導電性，例如，基于銀及基于石墨的環(huán)氧樹脂。然而，在各種實 施例中，可使用相對于第一電子襯底及第二電子襯底的面對表面具有粘合特性的任一類型 有機或無機導電材料，所述導電材料包含包括金屬或非金屬的材料。舉例來說，包括金屬的 焊料材料也可用作粘合劑。此外，導電粘合劑可以一圖案圍繞夾在中間的IC放置以電耦合 上部屏蔽層與下部屏蔽層且電磁包圍夾在中間的IC。因此，本發(fā)明的實施例為夾在中間的 IC提供法拉第籠，所述法拉第籠具有使用第一電子襯底層及第二電子襯底層形成的法拉第 籠的上部屏蔽層及下部屏蔽層以及由導電粘合劑形成的法拉第籠的側壁。
舉例來說，在圖1中所示的實例性堆疊式封裝系統(tǒng)100 (特定來說，POP封裝系統(tǒng)) 中圖解說明此一配置。在圖1中，系統(tǒng)100包含頂部封裝102及底部封裝104。底部封裝 104包含具有多個向下延伸以用于將封裝系統(tǒng)100耦合到裝置板(未顯示)的引線108的 下部襯底106。底部封裝104還包含具有多個耦合到下部電子襯底106的引線108中的至 少一些引線的端子112的上部電子襯底110。端子112還可經配置以接納并耦合到從頂部 封裝102的下部電子襯底116延伸的多個引線114。在各種實施例中，頂部封裝102包含電耦合到其下部電子襯底116的一個或一個 以上IC 118。頂部封裝102還可包含在IC 118與其下部電子襯底116之間的一個或一個 以上粘合劑層120及封裝模制件122。在組裝時，將頂部封裝102放置于底部封裝104的頂 部上。接著，可經由下部電子襯底106接近頂部封裝102中的IC118。在常規(guī)POP布置中，底部封裝104中的IC 124通常耦合到下部電子襯底106的引 線108中的至少一些引線。在圖1中所示的實例性布置中，IC 124以倒裝芯片布置配置。 即，IC 124附接到上部電子襯底110且焊料球126形成于IC 124上。接著，將上部電子襯 底110及IC 124面朝下放置于下部電子襯底106上?？墒褂靡粋€或一個以上接合線127 將上部電子襯底110的端子耦合到下部電子襯底106的端子(未顯示)。在倒裝芯片布置 中，下部電子襯底106可在其上表面上具有耦合到底部封裝104的引線108中的至少一些 引線的多個端子(未顯示)。在其它布置中，IC 124可附接且線接合到下部電子襯底106 上的端子?？墒褂盟龆俗觼斫咏虏侩娮右r底106的耦合到引線108的互連系統(tǒng)129。 接著，可使用底部填充層128及模制層130來將IC 124與上部電子襯底110及下部電子襯 底106附接在一起。在此常規(guī)POP布置中，頂部封裝102與底部封裝104之間的EMI屏蔽通常不切實 際，這是因為將額外結構插入在所述封裝之間可禁止性地增加堆疊式封裝的大小。因此，設 計者通常避免將EMI反應IC組合在此一布置中，如先前所描述。相反，本發(fā)明的各種實施例通過將電磁屏蔽層并入到現(xiàn)有的電子襯底中而允許 EMI反應IC的緊密放置。舉例來說，如圖1中所示，可通過使用所形成的包括底部封裝104 的上部電子襯底110及下部電子襯底106的法拉第籠來給IC 124提供電磁屏蔽?？赏ㄟ^ 用導電層涂覆上部電襯底110的下表面來提供上部屏蔽層132。舉例來說，如圖1中所示， 可在上部電襯底110的底部表面上施加金屬層，例如，銅、鋁、鎳、鈦或其任一合金。在一些 情況下，可如先前所描述通過沉積導電粘合劑來形成導電層。下部屏蔽層134可由底部封 裝104的下部電子襯底106的層中的一者來提供。即，通過配置下部電子襯底106的導電 層中的至少一者來提供電磁屏蔽。在各種實施例中，下部屏蔽層134可耦合到耦合到電子 裝置(未顯示)的接地平面的引線108中的一者。如先前所描述，選擇上部屏蔽層132及 下部屏蔽層134的厚度以確保對EMI的阻擋。用于IC 124的法拉第籠的側壁由接觸上部電子襯底110及下部電子襯底106的 面對表面以電及機械耦合上部屏蔽層132與下部屏蔽層134的導電粘合劑部分136來提 供。在上部屏蔽層132的情況下，導電粘合劑136可直接接觸上部屏蔽層132。在下部屏蔽 層134的情況下，可提供多個通孔138來電耦合粘合劑136與下部屏蔽134。下部屏蔽層 134電耦合到連接到裝置的接地平面的引線108中的一者。粘合劑導體部分的厚度或珠粒 (x)應如先前所描述足以阻擋EMI。
盡管在各種實施例中珠粒大小(χ)可變化，但在一個實施例中，已發(fā)現(xiàn)在IOOum 到200um之間的基于銀的環(huán)氧樹脂珠粒大小(χ)通常足以阻擋IC所產生的EMI，其包含在 800MHz到2700MHz范圍中的EMI，所述頻率范圍通常用于無線通信。然而，本發(fā)明并不限于 此方面且可選擇珠粒大小以阻擋在任何頻率下所產生的EMI。舉例來說，上部屏蔽層132及 下部屏蔽層134、通孔138以及導電粘合劑還可適合于屏蔽IC使其免受在診斷放射線照相 設備中及其周圍所產生的輻射，所述診斷放射線照相設備包含(但并不限于)計算機化斷 層顯像(CT)及其它χ射線成像設備、磁共振成像設備、放射性核素成像或核閃爍掃描設備 及正電子發(fā)射斷層顯像(PET)。在本發(fā)明的各種實施例中，導電粘合劑可以多種圖案施加且仍可有效阻擋EMI。舉 例來說，圖2A及圖2B顯示POP封裝系統(tǒng)的基于倒裝芯片的底部封裝的下部電子襯底200 的俯視圖。如先前所描述，下部電子襯底200在其上表面上可具有用于耦合來自上部電子 襯底的接合線的第一多個端子202。下部電子襯底200還可具有用于耦合基于倒裝芯片的 IC的第二多個端子204。區(qū)域206、208分別界定上部電子襯底及IC的占用面積。在放置上部電子襯底及IC之前，可施加導電粘合劑。所屬領域的技術人員將認識 到用于導電粘合劑的一些材料將具有非矩形橫截面。因此，所需的最小厚度及/或珠粒大 小將基于所得導電粘合劑橫截面的最薄部分。本文中所使用的“珠粒大小”是指導電粘合 劑的橫截面尺寸，其包含高度及厚度(X)。另外，導電粘合劑可以各種類型的接合圖案施加。 舉例來說，如圖2A中所示，可在區(qū)域206與208之間提供連續(xù)接合圖案210。在此類實施例 中，如先前所描述，在足夠珠粒大小的情況下，所述連續(xù)接合圖案可有效阻擋所有EMI。在另 一實例中，如在圖2B中所示，可替代地提供非連續(xù)接合圖案212。在此類實施例中，非連 續(xù) 接合圖案212可包含一個或一個以上空隙214。如先前所描述，可選擇空隙寬度(y)以使得 所述尺寸小于將要阻擋的EMI的波長。在此類實施例中，非連續(xù)圖案的每一部分均可接觸 電子襯底中的一個或一個以上通孔。所述部分可具有任一長度。舉例來說，在一些實施例 中，可使用一組焊料或環(huán)氧樹脂球形成非連續(xù)圖案212?；蛘撸部墒褂靡欢魏噶匣颦h(huán)氧樹 脂。盡管實例性接合圖案顯示為均勻地圍繞IC區(qū)域206，但接合圖案可經形成以遵循任何 路徑，只要仍提供上部屏蔽層與下部屏蔽層的耦合且粘合劑繼續(xù)電磁包圍IC區(qū)域206。再次參照圖1，可選擇通孔的尺寸以使得通孔138之間的間隔也適于供阻擋EMI之 用。S卩，通孔138的數(shù)目、間隔及寬度應基于通孔138的組成足以防止任何顯著量的EMI到 達IC 124。然而，導電粘合劑136與屏蔽層中的每一者之間的間隔通常小于lOOum。通常， 此間隔足以阻擋來自橫向放置源的EMI且在堆疊式封裝的情況下其不是EMI的主要路徑。如先前所描述，下部電子襯底104可含有具有用于接觸引線108的布線層129的 多個層。盡管下部屏蔽層134在一些實施例中可形成為實體板，但在其它實施例中，下部屏 蔽層134可被圖案化。在此類實施例中，圖案化允許下部電襯底106中的布線層129具有 到引線108的較短長度。然而，為保持法拉第籠的完整性，下部屏蔽層134中的任何開口可 具有小于將要阻擋的EMI波長的尺寸。在本發(fā)明的其它實施例中，法拉第籠的上部屏蔽層不必如圖1中所示形成于上部電 子襯底的表面上。而是，如圖3中所示，上部屏蔽層302可替代地形成于下部封裝300的上 部電子襯底304的內層中。在此類實施例中，可提供通孔306以將導電粘合劑308電耦合到 上部屏蔽層302。也可如先前針對圖1中的下部屏蔽層134所描述的那樣圖案化上部屏蔽層那樣配置通孔306的數(shù)目、間隔及寬度。在本發(fā)明的一些實施例中，可屏蔽多于一個IC。舉例來說，如圖4中所示，底部封 裝400可包含如先前針對圖1所描述的那樣使用上部屏蔽層404及下部屏蔽層406、導電粘 合劑408以及通孔410屏蔽的兩個或兩個以上IC 402、403。在一些實施例中，可通過在IC 402與403之間提供額外導電粘合劑部分412來在其之間提供額外屏蔽。如上文針對圖2A及圖2B所描述，用于圖4中的配置的導電粘合劑可以各種圖案 形成且仍可有效阻擋EMI。舉例來說，圖5顯示用于封裝兩個裸片的POP封裝系統(tǒng)的基于倒 裝芯片的底部封裝的下部電子襯底500的俯視圖。下部電子襯底500可在其上部表面上具 有用于耦合來自上部電子襯底的接合線的第一多個端子502。下部電子襯底500還可具有 用于耦合基于倒裝芯片的IC的第二多個端子504。區(qū)域506、508及509分別界定上部電子 襯底、第一 IC及第二 IC的占用面積。如先前所描述，所述接合圖案可變化。舉例來說，可圍繞IC區(qū)域508及509提供 連續(xù)接合圖案。在此類實施例中，如先前所描述，在足夠珠粒大小(X)的情況下，所述連續(xù) 接合圖案可有效阻擋所有EMI。在另一實例中，如圖5中所示，可如先前在圖3B中所描述 的那樣提供非連續(xù)接合圖案510。在此類實施例中，非連續(xù)接合圖案510可包含一個或一 個以上空隙514。如先前所描述，可選擇空隙大小(y)以使得所述尺寸小于將要阻擋的EMI 的波長。接合圖案510還可包含額外部分512。與接合圖案510—樣，部分512的圖案也 可變化。舉例來說，在一些情況下，如果提供非連續(xù)接合圖案，那么空隙大小(y)可足以阻 擋源于IC外部位置的EMI，但不能阻擋所述IC之間的EMI。在此類實施例中，可調整部分 512中的任何空隙以在所述IC之間提供額外EMI屏蔽。舉例來說，如圖5中所示，如果IC 彼此間比對周圍環(huán)境更加敏感，那么可給部分512提供連續(xù)圖案。在圖1到圖5中，法拉第籠是在POP系統(tǒng)的底部封裝中實施。然而，本發(fā)明并不限 于此方面且可在其中IC夾在兩個電子襯底之間的任一封裝中實施。舉例來說，如圖6中所 圖解說明，法拉第籠可在POP系統(tǒng)600的頂部封裝602中實施。在此類實施例中，底部封裝 604任選地還可包含如圖1到圖5中所描述的法拉第籠。然而，如圖6中所示，法拉第籠還 可在頂部封裝602中實施。在此類實施例中，頂部封裝602可如先前針對圖1所描述的那 樣包含用于屏蔽IC 614使其免受EMI所需的上部屏蔽層604及下部屏蔽層608、由導電粘 合劑610形成的壁以及通孔612。此外，圖6中的頂部封裝602還圖解說明性地顯示本發(fā)明可如何在堆疊式IC系統(tǒng) (非POP)中實施。在此類實施例中，第二 IC 616可安裝于第二電子襯底的上表面上。如圖 6中所示，第二 IC 616以倒裝芯片配置安裝，接觸第二電子襯底的上表面上的多個端子(未 顯示)。所述端子可如先前所描述經由接合線620連接到下部電子襯底622的上表面上的 端子且向外連接到引線624。接著，模制層626及底部填充層628可用于囊封IC 616、614。已主要在倒裝芯片應用方面描述了本發(fā)明的各種實施例；然而本發(fā)明并不限于此 方面。在一些實施例中，接合線可用于使IC表面上的端子直接接觸到所使用的下部電子襯 底或上部電子襯底的端子。此外，如圖1中所示，可使用線接合與倒裝芯片方法的組合。本發(fā)明所涉及領域的技術人員將了解，在所主張發(fā)明的范圍內，許多其它實施例 及變化形式是可能的。
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權利要求
一種經封裝集成電路，其包括第一電子襯底，所述第一電子襯底包括第一多個層及在所述第一電子襯底的上表面處的至少第一電路耦合特征，所述第一多個層包括至少第一電磁干擾(EMI)屏蔽層；第二電子襯底，所述第二電子襯底具有通過導電粘合劑材料的一個或一個以上部分附接到所述第一電子襯底的下表面的上表面，所述第二電子襯底包括第二多個層及在所述第二電子襯底的下表面處的至少第二電路耦合特征，所述第一多個層包括至少第二EMI屏蔽層；及至少一個功能裸片，其安置于所述第一電子襯底與所述第二電子襯底之間且功能上耦合到所述第一電路耦合特征及所述第二電路耦合特征中的至少一者，其中所述粘合劑材料部分中的每一者均電耦合所述第一屏蔽層與所述第二屏蔽層。
2.根據(jù)權利要求1所述的集成電路，其中所述第二電子襯底進一步包括在所述第二電 子襯底的所述上表面上電耦合到所述第二屏蔽層的至少一個端子。
3.根據(jù)權利要求2所述的集成電路，其中所述第一電子襯底進一步包括在所述第一電 子襯底的所述下表面上電耦合到所述第一屏蔽層的至少一個端子。
4.根據(jù)權利要求2所述的集成電路，其中在所述第一電子襯底的下表面處的所述第一 多個層中的一者包括所述第一屏蔽層。
5.根據(jù)權利要求1所述的集成電路，其中所述粘合劑是以接合圖案形成，所述接合圖 案界定所述第一電子襯底與所述第二電子襯底之間無所述粘合劑的至少一個區(qū)域。
6.根據(jù)權利要求1所述的集成電路，其中至少兩個功能裸片安置于所述第一電子襯底 與所述第二電子襯底之間，其中所述粘合劑是以接合圖案形成，且其中成所述接合圖案的 所述粘合劑電磁包圍所述功能裸片中的至少一者。
7.一種用于封裝集成電路的方法，其包括提供第一電子襯底，所述第一電子襯底包括第一多個層及在所述第一電子襯底的上表 面處的至少第一電路耦合特征，所述第一多個層包括至少第一電磁干擾(EMI)屏蔽層；提供第二電子襯底，所述第二電子襯底包括第二多個層及在所述第二電子襯底的下表 面處的至少第二電路耦合特征，所述第二多個層包括至少第二 EMI屏蔽層；將至少一個功能裸片附接到所述第一電子襯底的下表面或所述第二電子襯底的上表 面且將所述功能裸片功能上耦合到所述第一電路耦合特征及所述第二電路耦合特征中的 至少一者；及通過導電粘合劑的一個或一個以上部分將所述第二電子襯底的所述上表面附接到所 述第一電子襯底的所述下表面，其中所述粘合劑部分中的每一者均電耦合所述第一屏蔽層 與所述第二屏蔽層。
8.根據(jù)權利要求7所述的方法，其中所述附接步驟進一步包括與所述第二電子襯底的 所述上表面上電耦合到所述第二屏蔽層的至少一個端子接觸地放置所述粘合劑。
9.根據(jù)權利要求8所述的方法，其中所述附接步驟進一步包括與所述第一電子襯底的 所述下表面上電耦合到所述第一屏蔽層的至少一個端子接觸地放置所述粘合劑。
10.根據(jù)權利要求8所述的方法，其中所述第一電子襯底的下表面處的所述第一多個 層中的一者包括所述第一屏蔽層。
11.根據(jù)權利要求7所述的方法，其中所述附接步驟進一步包括以接合圖案將所述粘合劑放置于所述第一電子襯底及所述第二電子襯底中的一者上，所述接合圖案界定所述第 一電子襯底與所述第二電子襯底之間無所述粘合劑的至少一個區(qū)域。
12.根據(jù)權利要求7所述的方法，其中將至少兩個功能裸片安置于所述第一電子襯底 與所述第二電子襯底之間，其中所述粘合劑是以接合圖案形成，且其中成所述接合圖案的 所述粘合劑電磁包圍所述功能裸片中的至少一者。
13. 一種集成電路封裝系統(tǒng)，其包括至少一個頂部封裝，其用于封裝至少一個頂部功能裸片，所述頂部封裝包括耦合到所 述頂部功能裸片并從所述頂部封裝的下表面延伸的多個頂部封裝引線；及底部封裝，其用于封裝至少一個底部功能裸片，所述底部封裝包括第一電子襯底，所述第一電子襯底包括第一多個層及在所述第一電子襯底的上表面處 用于接納所述頂部引線的多個電端子，所述第一多個層包括至少第一電磁干擾(EMI)屏蔽 層，及第二電子襯底，所述第二電子襯底具有通過包括導電聚合物的粘合劑的一個或一個以 上部分附接到所述第一電子襯底的下表面的上表面，所述第二電子襯底包括第二多個層及 在所述第二電子襯底的下表面處的多個底部封裝引線，所述第二多個層包括至少第二 EMI屏蔽層，其中所述底部裸片安置于所述第一電子襯底與所述第二電子襯底之間，其中所述粘合 劑部分電耦合所述第一屏蔽層與所述第二屏蔽層，且其中所述頂部裸片及所述底部裸片均 功能上耦合到所述底部引線。
14.根據(jù)權利要求13所述的系統(tǒng)，其中所述第二電子襯底進一步包括所述第二電子襯 底的所述上表面上電耦合到所述第二屏蔽層的至少一個端子。
15.根據(jù)權利要求14所述的集成電路，其中所述第一電子襯底進一步包括所述第一電 子襯底的所述下表面上電耦合到所述第一屏蔽層的至少一個端子。
全文摘要
發(fā)明揭示一種經封裝集成電路(IC)(100)，其包含第一襯底(110)，所述第一襯底包括第一多個層及在所述第一襯底的上表面處的第一電路耦合特征(112)，所述第一多個層包含第一電磁干擾屏蔽層(132)。所述經封裝IC還包含第二襯底(106)，所述第二襯底具有通過導電粘合劑材料(136)附接到所述第一襯底的下表面的上表面。所述第二襯底包含第二多個層及在所述第二襯底的下表面處的第二電路耦合特征(108)。所述第一多個層包含第二EMI屏蔽層(134)。所述經封裝IC進一步包含功能裸片(124)，其安置于所述第一襯底與所述第二襯底之間且功能上耦合到所述第一電路耦合特征及/或所述第二電路耦合特征。在所述經封裝IC中，所述粘合劑材料電耦合所述第一屏蔽層與所述第二屏蔽層。
文檔編號H01L23/12GK101919053SQ200980102512
公開日2010年12月15日 申請日期2009年5月19日 優(yōu)先權日2008年5月19日
發(fā)明者斯坦利·克雷格·貝丁菲爾德, 讓-弗朗索瓦·德魯阿爾 申請人:德州儀器公司