專利名稱：具有改善的擊穿電壓的溝槽裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及溝槽裝置中的改善的擊穿電壓，且特定來說涉及具有改善的擊穿電壓 的溝槽裝置及用于制造所述溝槽裝置的方法。
背景技術(shù)：
除非本文另有指示，本章節(jié)中所描述的方法對(duì)于本申請(qǐng)案中的權(quán)利要求書來說并 非現(xiàn)有技術(shù)，且即使包括在本章節(jié)中也不表示就是現(xiàn)有技術(shù)。一些半導(dǎo)體功率裝置使用溝槽式來產(chǎn)生增加效率的金屬氧化物半導(dǎo)體(MOS)裝 置。舉例來說，整流器可由二極管陣列構(gòu)成。每一二極管具有PN結(jié)，所述PN結(jié)可耗散因所 述PN結(jié)的接通電壓而產(chǎn)生的功率?？赏ㄟ^在溝槽內(nèi)垂直制作以在半導(dǎo)體內(nèi)形成垂直MOS 裝置的溝槽式MOS柵極來減小約0. 6V的此接通電壓。所述MOS裝置可在十分之幾伏下接 通，且從而減小跨越所述PN結(jié)的電壓降。此又減小與所述電壓降相關(guān)聯(lián)的功率耗散。所述 整流器在跨越其端子施加反向電壓時(shí)關(guān)斷。當(dāng)以反向電壓偏置所述整流器時(shí)，無顯著電流流過。在一些應(yīng)用中，所述整流器可 經(jīng)歷70V以上的瞬時(shí)反向電壓，且所述整流器承受此類瞬時(shí)電壓而不會(huì)擊穿的能力是可靠 性的量度。使用溝槽式柵極的整流器的擊穿電壓可由所述溝槽式MOS柵極結(jié)構(gòu)界定。通過電介質(zhì)使所述溝槽式MOS柵極與所述二極管的陰極區(qū)絕緣。在所述反偏壓條 件期間，電壓V跨越此電介質(zhì)形成。在此情況下，所述溝槽式柵極電介質(zhì)可具有比所述二極 管本身的PN結(jié)的擊穿低的電壓擊穿。此過早擊穿可限制可與所述整流器一起使用的操作 電壓或可導(dǎo)致可靠性問題。因此，需要溝槽裝置中的改善的擊穿電壓。本發(fā)明通過提供具有改善的擊穿電壓 的溝槽裝置及用于制造所述溝槽裝置的方法解決這些及其它問題。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例改善溝槽裝置中的擊穿電壓。在一個(gè)實(shí)施例中，本發(fā)明包括半導(dǎo) 體裝置，所述半導(dǎo)體裝置包含在半導(dǎo)體襯底中的溝槽內(nèi)垂直安置的溝槽式柵極及在所述溝 槽內(nèi)且在所述溝槽式柵極下方垂直安置的溝槽式場(chǎng)區(qū)，其中所述溝槽式場(chǎng)區(qū)的下部部分呈 錐形，以擴(kuò)散電場(chǎng)。在一個(gè)實(shí)施例中，所述溝槽式場(chǎng)區(qū)包括所述下部部分內(nèi)的電介質(zhì)層，且其中所述 電介質(zhì)層依從于所述溝槽的交匯于所述溝槽場(chǎng)區(qū)的底部處的相對(duì)凹表面。在一個(gè)實(shí)施例中，所述下部部分形成三角形形狀，且其中所述三角形形狀的底部 形成銳角。在一個(gè)實(shí)施例中，所述下部部分包括所述下部部分的底部處的垂直細(xì)長(zhǎng)區(qū)，其中 所述垂直細(xì)長(zhǎng)區(qū)延伸所述下部部分以進(jìn)一步擴(kuò)散所述電場(chǎng)，且其中所述垂直細(xì)長(zhǎng)區(qū)具有小 于所述溝槽式場(chǎng)區(qū)的最寬部分的寬度的一半的寬度。在一個(gè)實(shí)施例中，所述溝槽式場(chǎng)區(qū)包括第一材料及電介質(zhì)層，其中所述電介質(zhì)層
4在所述半導(dǎo)體襯底與所述第一材料之間，其中所述電介質(zhì)層在所述溝槽的側(cè)壁上。在一個(gè)實(shí)施例中，所述第一材料在所述第一材料的底部處形成比在所述溝槽的底 部處形成的角度大的角度。在一個(gè)實(shí)施例中，所述電介質(zhì)層在所述下部部分的底部處具有比所述電介質(zhì)層在 所述溝槽的其它部分處的厚度大的厚度。在另一實(shí)施例中，本發(fā)明包括一種制造半導(dǎo)體功率裝置的方法，其包含在半導(dǎo)體 襯底中蝕刻溝槽，所述溝槽包括呈錐形的下部部分；在所述溝槽中生長(zhǎng)電介質(zhì)層，其中所述 電介質(zhì)層包括依從于所述溝槽的所述下部部分中的錐形部的錐形部；及在所述下部部分上 方在所述溝槽的側(cè)壁上形成垂直MOSFET。在一個(gè)實(shí)施例中，形成所述垂直MOSFET包含移除所述溝槽的所述下部部分上方 的電介質(zhì)層及在所述溝槽的側(cè)壁上生長(zhǎng)柵極氧化物。在一個(gè)實(shí)施例中，形成所述垂直MOSFET包含在所述溝槽的在所述下部部分上方 的一部分中沉積多晶硅。在一個(gè)實(shí)施例中，形成所述垂直MOSFET包含在所述溝槽的頂部處在所述襯底中 植入摻雜劑。在一個(gè)實(shí)施例中，所述方法進(jìn)一步包含在所述溝槽的所述下部部分中沉積第一材 料，其中所述電介質(zhì)層在所述第一材料與所述溝槽的側(cè)壁之間，且其中所述電介質(zhì)層具有 朝向所述溝槽的底部增加的第一厚度。在一個(gè)實(shí)施例中，所述方法進(jìn)一步包含于在所述下部部分上方且在所述第一材 料的頂部下方的區(qū)域中移除所述電介質(zhì)層的第一部分；移除所述第一材料的一部分，以便 將所述第一材料的所述頂部的深度降低到第一層面；移除所述電介質(zhì)層的第二部分，以便 將所述電介質(zhì)層的頂部的深度降低到第二層面；及添加覆蓋所述第一材料的所述頂部及所 述電介質(zhì)層的所述頂部的第二電介質(zhì)層。在一個(gè)實(shí)施例中，所述電介質(zhì)層相依于所述溝槽的交匯于所述溝槽的底部處的相 對(duì)凹表面。在一個(gè)實(shí)施例中，所述下部部分形成三角形形狀，且其中所述三角形形狀的底部 形成銳角。在一個(gè)實(shí)施例中，蝕刻所述溝槽包括在所述下部部分的底部處蝕刻垂直細(xì)長(zhǎng)區(qū)。在一個(gè)實(shí)施例中，所述垂直細(xì)長(zhǎng)區(qū)延伸所述下部部分以進(jìn)一步擴(kuò)散所述電場(chǎng)，且 其中所述垂直細(xì)長(zhǎng)區(qū)具有小于所述溝槽式場(chǎng)區(qū)的最寬部分的寬度的一半的寬度。在另一實(shí)施例中，本發(fā)明包括一種集成電路，其包含并聯(lián)耦合的多個(gè)二極管，所述 多個(gè)二極管中的每一二極管包含在半導(dǎo)體襯底中的溝槽內(nèi)垂直安置的溝槽式柵極；及在所 述溝槽內(nèi)且在所述溝槽式柵極下方垂直安置的溝槽式場(chǎng)區(qū)，其中所述溝槽式場(chǎng)區(qū)的下部部 分呈錐形以擴(kuò)散電場(chǎng)。在一個(gè)實(shí)施例中，使用半導(dǎo)體襯底的外延層的減小的厚度，其減小從溝槽場(chǎng)區(qū)實(shí) 現(xiàn)的擊穿電壓改善。在另一實(shí)施例中，所述多個(gè)二極管間隔開以改善RDS。n。在又一實(shí)施例中，所述多個(gè)二極管間隔開以改善集成。以下詳細(xì)說明及附圖提供對(duì)本發(fā)明的性質(zhì)及優(yōu)點(diǎn)的更好理解。


圖IA到IB圖解說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體功率裝置。圖2圖解說明根據(jù)本發(fā)明的另一實(shí)施例的半導(dǎo)體功率裝置。圖3A到3D圖解說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的制作半導(dǎo)體功率裝置的方法。圖4圖解說明根據(jù)本發(fā)明的另一實(shí)施例的集成電路。
具體實(shí)施例方式本文描述的是用于改善溝槽裝置中的擊穿電壓的技術(shù)。出于解釋的目的，以下說 明中陳述了眾多實(shí)例及具體細(xì)節(jié)，以便提供對(duì)本發(fā)明的透徹理解。然而，所屬領(lǐng)域的技術(shù)人 員將明了，由權(quán)利要求書界定的本發(fā)明可包括這些實(shí)例中的一些或所有特征自身或與以下 所描述的其它特征的組合，且可進(jìn)一步包括本文所描述的特征及概念的修改及等效內(nèi)容。圖IA到IB圖解說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體功率裝置100。半導(dǎo)體功 率裝置100包括二極管123、二極管IM及溝槽101。二極管123包括P區(qū)121與N-區(qū)125 之間的PN結(jié)117。二極管IM包括P區(qū)122與N-區(qū)125之間的PN結(jié)118。溝槽101包括 溝槽式柵極126及溝槽場(chǎng)區(qū)103。溝槽101垂直安置于半導(dǎo)體襯底中。所述半導(dǎo)體襯底可 包括P區(qū)121到122、N-區(qū)125及N+區(qū)102。溝槽式柵極1 是(分別)在二極管123及124的結(jié)構(gòu)內(nèi)的垂直N-MOSFET (η-溝 道MOS場(chǎng)效晶體管)119及120的部分。溝槽式柵極1 包括所述溝槽的兩個(gè)側(cè)上的電介質(zhì) 層116及導(dǎo)電材料107。電介質(zhì)層116可具有寬度105，所述寬度可經(jīng)設(shè)計(jì)以設(shè)定N-MOSFET 119及120的閾值電壓。N-MOSFET 119包括N+區(qū)114、P區(qū)121、N區(qū)125及溝槽式柵極126。 N-MOSFET 120 包括 N+區(qū) 115、P 區(qū) 122、N 區(qū) 125 及溝槽式柵極 126。N-MOSFET 119 及 120 可(分別)減小二極管123及124的接通電壓。溝槽式場(chǎng)區(qū)103垂直在溝槽式柵極1 下方延伸。溝槽101在N-MOSFET 119及 120的區(qū)中及在N-MOSFET下方的溝槽式場(chǎng)區(qū)103中垂直且大致平行。在下部部分104處， 溝槽101呈錐形。溝槽式場(chǎng)區(qū)103可在虛線113下方向尖部111延伸。溝槽式場(chǎng)區(qū)103的 下部部分104具有可隨溝槽101在錐形區(qū)109處呈錐形而減小的寬度。溝槽101的側(cè)壁包 括電介質(zhì)層127，電介質(zhì)層127具有從垂直側(cè)壁朝向錐形尖部111增加的電介質(zhì)厚度。溝槽 式場(chǎng)區(qū)103可以材料108填充且通過電介質(zhì)層199與溝槽式柵極1 分離(舉例來說)。 尖部111處的電介質(zhì)厚度112可比溝槽101的鄰近于錐形區(qū)109的垂直側(cè)壁上的電介質(zhì)厚 度106或錐形區(qū)109中的錐形側(cè)壁的電介質(zhì)厚度110大。電介質(zhì)厚度106可比N-MOSFET 電介質(zhì)層116的電介質(zhì)厚度105大，N-MOSFET電介質(zhì)層116垂直鄰近于電介質(zhì)127且在其 上方。另外，電介質(zhì)層127的厚度可沿錐形部109增加，在尖部111處達(dá)到最大厚度，使得 錐形區(qū)109中的電介質(zhì)厚度110比溝槽101的垂直側(cè)壁上的電介質(zhì)厚度106大，且尖部111 處的電介質(zhì)厚度112比電介質(zhì)厚度110大。當(dāng)跨越PN結(jié)117及118施加反向電壓時(shí)，錐形部109及溝槽式場(chǎng)區(qū)103的總寬度 的減小可擴(kuò)散電場(chǎng)。電介質(zhì)層127朝向下部部分104的尖部111的厚度可增加以進(jìn)一步擴(kuò) 散所述電場(chǎng)。此可改善功率裝置100容忍較高電壓且不擊穿所述電介質(zhì)的能力。在一個(gè)實(shí)施例中，材料108可以是多晶硅。在另一實(shí)施例中，電介質(zhì)層127可由二氧化硅構(gòu)成。材料108可以是浮動(dòng)的且可不直接耦合到P區(qū)121到122或N-區(qū)125。在另一實(shí)施例中，溝槽式場(chǎng)區(qū)103包括下部部分104內(nèi)的電介質(zhì)層，所述電介質(zhì)層 具有依從于溝槽場(chǎng)區(qū)103內(nèi)的溝槽101的形狀。溝槽101可具有交匯于下部部分104的底 部111處的相對(duì)凹表面，使得溝槽式場(chǎng)區(qū)103呈錐形以擴(kuò)散電場(chǎng)。在一個(gè)實(shí)施例中，下部部分104可具有三角形形狀。如圖IB中所圖解說明，下部 部分104的底部111及錐形側(cè)可形成銳角1 且此銳角可具有比溝槽式場(chǎng)區(qū)103的任何兩 個(gè)鄰近壁之間的任何其它角度小的值。舉例來說，圖IB圖解說明圖IA的溝槽式場(chǎng)區(qū)103。 側(cè)壁1 與側(cè)壁130之間的角度1 是銳角。角度1 具有比側(cè)壁132與側(cè)壁1 之間的 角度131的值小的值。角度128的值也比側(cè)壁134與側(cè)壁130之間的角度133的值小。在另一實(shí)施例中，電介質(zhì)層127可依從于溝槽的包括溝槽場(chǎng)區(qū)103的部分所界定 的邊界。材料108可依從于電介質(zhì)層127，使得材料108的壁135與壁136之間的角度137 比角度1 大。在另一實(shí)施例中，溝槽壁(例如，側(cè)壁1四、130、132及134)可并非如此處所圖解 說明為明顯線性。舉例來說，溝槽101的壁可以是連續(xù)的彎曲表面。在一個(gè)實(shí)施例中，溝槽 側(cè)壁132與1 及側(cè)壁134與130是單個(gè)彎曲表面，其在所述側(cè)壁接近溝槽式場(chǎng)區(qū)103的 底部111時(shí)使下部部分104的寬度變窄。圖2圖解說明根據(jù)本發(fā)明的另一實(shí)施例的半導(dǎo)體功率裝置200。半導(dǎo)體200類似 于圖IA的半導(dǎo)體裝置100。溝槽201、溝槽場(chǎng)區(qū)203、下部區(qū)204、二極管223、二極管224、 虛線213、電介質(zhì)層227、材料208及錐形區(qū)209對(duì)應(yīng)于圖IA的溝槽101、溝槽場(chǎng)區(qū)103、下 部區(qū)104、二極管123、二極管124、虛線113、電介質(zhì)層127、材料108及錐形區(qū)109。半導(dǎo)體 裝置200包括溝槽場(chǎng)區(qū)203的下部部分204的底部處的垂直細(xì)長(zhǎng)區(qū)202 (例如，垂直細(xì)長(zhǎng)尖 部)。垂直細(xì)長(zhǎng)區(qū)202可具有垂直側(cè)壁(或呈錐形的大致垂直側(cè)壁)，所述垂直側(cè)壁具有 寬度205。區(qū)202在錐形區(qū)209之后可具有長(zhǎng)度206。在二極管223及224的反偏壓期間， 電場(chǎng)可在垂直細(xì)長(zhǎng)區(qū)202周圍擴(kuò)散，使得半導(dǎo)體功率裝置200具有較高的擊穿電壓。垂直細(xì)長(zhǎng)區(qū)202延伸到半導(dǎo)體外延層(例如，N-區(qū)125)中。垂直細(xì)長(zhǎng)區(qū)202的 壁可如圖所示平行或可具有輕微錐度。所述錐度可比錐形區(qū)209中提供的錐度小，使得垂 直細(xì)長(zhǎng)區(qū)202的每一相對(duì)側(cè)進(jìn)一步延伸到所述外延層中。垂直延伸區(qū)202的寬度205可比 溝槽式場(chǎng)區(qū)203的寬度或溝槽201的寬度的一半小。下部部分204可包括兩個(gè)相對(duì)凸起彎 曲表面，使得長(zhǎng)度206更深地延伸到所述外延層中。圖3A到3C圖解說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的制作半導(dǎo)體功率裝置的方法。在300處，半導(dǎo)體襯底可具有N+區(qū)311、已植入有P本體區(qū)309的外延N-區(qū)310。在301處，可將溝槽312蝕刻到所述半導(dǎo)體襯底中。所述蝕刻產(chǎn)生開口，所述開口 界定溝槽式柵極區(qū)域313(向下的距離318)、上部溝槽場(chǎng)區(qū)域314(額外的向下距離319) 及垂直延伸額外距離320的下部溝槽場(chǎng)區(qū)域315。下部溝槽場(chǎng)區(qū)域315在下部溝槽場(chǎng)區(qū)域 315的一側(cè)上具有錐形側(cè)壁區(qū)316且在另一側(cè)上具有錐形部側(cè)壁區(qū)317。在圖2的實(shí)施例 中，蝕刻所述溝槽可包括用以在所述溝槽的所述下部部分的底部處形成所述垂直細(xì)長(zhǎng)區(qū)的 蝕刻步驟。在30 處，可在溝槽312內(nèi)生長(zhǎng)氧化物層321。氧化物層321在點(diǎn)323處可具有較大厚度。氧化物層321也可在底部區(qū)域3M處具有較大厚度。氧化物層321相依于溝槽 312所界定的邊界。在302b處，可在氧化物層321上方在溝槽312內(nèi)沉積多晶硅325。多晶硅的沉積 可使用化學(xué)氣相沉積(CVD)。多晶硅325可依從于在30 期間形成的氧化物層323。在一 些實(shí)施例中，氧化物層323的厚度朝向溝槽312的下部部分的底部增加。在此情況下，多晶 硅325的底部處的壁可形成比氧化物層323的底部處的壁所形成的角度大的角度。多晶硅 325可使頂部32 處于層面322b。在一些實(shí)施例中，多晶硅325可經(jīng)蝕刻以使頂部32 在層面322b處。在302c處，可移除氧化物層321的一部分。較薄氧化物341可將在所述溝槽內(nèi)的 深度延伸到層面；342。層面342可低于多晶硅325的頂部32加?？墒褂脻袷轿g刻或浸漬工 藝來移除氧化物層321的所述部分，且此工藝可保持氧化物層321在層面342下方不改變。在302d處，可移除多晶硅325的一部分，使得多晶硅325的頂部3 在層面344 處?？墒褂枚嗑Ч栉g刻工藝來移除多晶硅325的所述部分，以使頂部3 獲得層面344處 的深度。在303處，可移除氧化物層321的第二部分，以便移除較薄氧化物341。此可產(chǎn)生 氧化物層321的頂部327及頂部328的層面345?？蓽p小層面344與層面345之間的差 346，以改善在以下304期間添加的隨后氧化物的可靠性。當(dāng)可將氧化物層321回蝕刻到層 面345時(shí)，多晶硅325遮蔽氧化物層321的若干部分。在304處，在溝槽312內(nèi)生長(zhǎng)第二氧化物層330。區(qū)域331及332是柵極氧化物的 部分。位置3 及333指示第二氧化物330的具有因在以上303中所描述的差346而產(chǎn)生 的邊緣的部分。303的層面344與345足夠接近，以便減少陡邊緣。第二氧化物層330中的 陡邊緣的此減少可改善可靠性。在305處，在溝槽312的剩余區(qū)域內(nèi)沉積額外多晶硅334。在306處，可在區(qū)3；35及336處植入N+摻雜劑。在307處，可在區(qū)337及338處植入P+摻雜劑。還添加絕緣層339。絕緣層339 可以是硼磷硅玻璃(BPSG)。添加金屬層340以連接在溝槽312的任一側(cè)上形成的兩個(gè)二極 管的陽(yáng)極。圖4圖解說明根據(jù)本發(fā)明的另一實(shí)施例的集成電路400。集成電路400重復(fù)陣列， 使得多個(gè)二極管(例如，二極管402到409)借助耦合在一起的溝槽式柵極并聯(lián)耦合。N+區(qū) 311、外延N-區(qū)310、P本體區(qū)309、區(qū)3；35到338、絕緣層339及金屬層340可類似于圖3A 到3D的對(duì)應(yīng)元件。并聯(lián)的所述多個(gè)二極管(例如，二極管402到409)可通過增加電流從 陽(yáng)極向陰極可流過的路徑的數(shù)目及截面面積來改善穿過所述功率裝置的電流密度。擊穿電壓的改善可針對(duì)給定外延厚度410。如果因多個(gè)二極管(例如，402到409) 的溝槽式場(chǎng)區(qū)所產(chǎn)生的擊穿電壓的改善允許此參數(shù)的可變性余度，那么可通過減小外延厚 度410來向下調(diào)整所述改善。所述減小的外延厚度410將維持可接受的擊穿電壓且可改善 所述溝槽式柵極所形成的MOSFET裝置的在此情況下，給定間隔411到413及所述減 小的外延層厚度410允許較低的RDs。n。to另外，可通過縮小半導(dǎo)體功率裝置的二極管結(jié)構(gòu) 使用外延厚度410的減小來改善集成。在此情況下，可減小多個(gè)二極管(例如，402到409) 的間隔，以便增加I Ds。n且改善集成。在一些設(shè)計(jì)中，擊穿的改善允許實(shí)施其它改善的更多靈
8活性。 以上說明圖解說明本發(fā)明的各種實(shí)施例連同可如何實(shí)施本發(fā)明的各方面的實(shí)例。 以上實(shí)例及實(shí)施例不應(yīng)被認(rèn)為是僅有的實(shí)施例，且呈現(xiàn)所述實(shí)例及實(shí)施例旨在圖解說明由 以上權(quán)利要求書界定的本發(fā)明的靈活性及優(yōu)點(diǎn)?；谝陨辖沂緝?nèi)容及以上權(quán)利要求書，其 它結(jié)構(gòu)、實(shí)施例、實(shí)施方案及等價(jià)內(nèi)容對(duì)于所屬領(lǐng)域的技術(shù)人員將是顯而易見的，且可在不 背離權(quán)利要求書所界定的本發(fā)明的精神及范圍的前提下使用。
權(quán)利要求
1.一種半導(dǎo)體功率裝置，其包含溝槽式柵極，其垂直安置在半導(dǎo)體襯底中的溝槽內(nèi)；及溝槽式場(chǎng)區(qū)，其垂直安置在所述溝槽內(nèi)且位于所述溝槽式柵極下方，其中所述溝槽式場(chǎng)區(qū)的下部部分呈錐形以擴(kuò)散電場(chǎng)。
2.根據(jù)權(quán)利要求1所述的裝置，其中所述溝槽式場(chǎng)區(qū)包括所述下部部分內(nèi)的電介質(zhì) 層，且其中所述電介質(zhì)層依從于所述溝槽的交匯于所述溝槽場(chǎng)區(qū)的底部處的相對(duì)凹表面。
3.根據(jù)權(quán)利要求1所述的裝置，其中所述下部部分形成三角形形狀，且其中所述三角 形形狀的底部形成銳角。
4.根據(jù)權(quán)利要求1所述的裝置，其中所述下部部分包括所述下部部分的底部處的垂直 細(xì)長(zhǎng)區(qū)，其中所述垂直細(xì)長(zhǎng)區(qū)延伸所述下部部分以進(jìn)一步擴(kuò)散所述電場(chǎng)，且其中所述垂直細(xì)長(zhǎng) 區(qū)具有小于所述溝槽式場(chǎng)區(qū)的最寬部分的寬度的一半的寬度。
5.根據(jù)權(quán)利要求1所述的裝置，其中所述溝槽式場(chǎng)區(qū)包括第一材料及電介質(zhì)層，其中 所述電介質(zhì)層在所述半導(dǎo)體襯底與所述第一材料之間，其中所述電介質(zhì)層在所述溝槽的側(cè)壁上。
6.根據(jù)權(quán)利要求5所述的裝置，其中所述第一材料在所述第一材料的底部處形成比在 所述溝槽的底部處形成的角度大的角度。
7.根據(jù)權(quán)利要求5所述的裝置，其中所述電介質(zhì)層在所述下部部分的底部處具有比所 述電介質(zhì)層在所述溝槽的其它部分處的厚度大的厚度。
8.—種制造半導(dǎo)體功率裝置的方法，其包含在半導(dǎo)體襯底中蝕刻溝槽，所述溝槽包括呈錐形的下部部分；在所述溝槽中生長(zhǎng)電介質(zhì)層，其中所述電介質(zhì)層包括依從于所述溝槽的所述下部部分 中的錐形部的錐形部；及在所述溝槽的在所述下部部分上方的側(cè)壁上形成垂直M0SFET。
9.根據(jù)權(quán)利要求8所述的方法，其中形成所述垂直MOSFET包含移除所述溝槽的所述下 部部分上方的所述電介質(zhì)層及在所述溝槽的所述側(cè)壁上生長(zhǎng)柵極氧化物。
10.根據(jù)權(quán)利要求9所述的方法，其中形成所述垂直MOSFET包含在所述溝槽的在所述 下部部分上方的一部分中沉積多晶硅。
11.根據(jù)權(quán)利要求9所述的方法，其中形成所述垂直MOSFET包含在所述溝槽的頂部處 在所述襯底中植入摻雜劑。
12.根據(jù)權(quán)利要求8所述的方法，其進(jìn)一步包含在所述溝槽的所述下部部分中沉積第 一材料，其中所述電介質(zhì)層在所述第一材料與所述溝槽的所述側(cè)壁之間，且其中所述電介 質(zhì)層具有朝向所述溝槽的底部增加的第一厚度。
13.根據(jù)權(quán)利要求12所述的方法，其進(jìn)一步包含于在所述下部部分上方且在所述第一材料的頂部下方的區(qū)域中移除所述電介質(zhì)層的 第一部分；移除所述第一材料的一部分，以便將所述第一材料的所述頂部的深度降低到第一層移除所述電介質(zhì)層的第二部分，以便將所述電介質(zhì)層的頂部的深度降低到第二層面；及添加覆蓋所述第一材料的所述頂部及所述電介質(zhì)層的所述頂部的第二電介質(zhì)層。
14.根據(jù)權(quán)利要求8所述的方法，其中所述電介質(zhì)層依從于所述溝槽的交匯于所述溝 槽的底部處的相對(duì)凹表面。
15.根據(jù)權(quán)利要求8所述的方法，其中所述下部部分形成三角形形狀，且其中所述三角 形形狀的底部形成銳角。
16.根據(jù)權(quán)利要求8所述的方法，其中蝕刻所述溝槽包括在所述下部部分的底部處蝕 刻垂直細(xì)長(zhǎng)區(qū)，其中所述垂直細(xì)長(zhǎng)區(qū)延伸所述下部部分以進(jìn)一步擴(kuò)散所述電場(chǎng)，且其中所述垂直細(xì)長(zhǎng) 區(qū)具有小于所述溝槽式場(chǎng)區(qū)的最寬部分的寬度的一半的寬度。
17.一種集成電路，其包含多個(gè)二極管，其并聯(lián)耦合，所述多個(gè)二極管中的每一二極管包含， 溝槽式柵極，其垂直安置在半導(dǎo)體襯底中的溝槽內(nèi)；及 溝槽式場(chǎng)區(qū)，其垂直安置在所述溝槽內(nèi)且位于所述溝槽式柵極下方， 其中所述溝槽式場(chǎng)區(qū)的下部部分呈錐形以擴(kuò)散電場(chǎng)。
全文摘要
在一個(gè)實(shí)施例中，本發(fā)明包括半導(dǎo)體功率裝置。所述半導(dǎo)體功率裝置包含溝槽式柵極及溝槽式場(chǎng)區(qū)。所述溝槽式柵極垂直安置在半導(dǎo)體襯底中的溝槽內(nèi)。所述溝槽式場(chǎng)區(qū)垂直安置在所述溝槽內(nèi)且位于所述溝槽式柵極下方。所述溝槽式場(chǎng)區(qū)的下部部分呈錐形以擴(kuò)散電場(chǎng)。
文檔編號(hào)H01L27/07GK102064174SQ201010140319
公開日2011年5月18日 申請(qǐng)日期2010年3月25日 優(yōu)先權(quán)日2009年11月17日
發(fā)明者莊喬舜, 黃正鑫 申請(qǐng)人:達(dá)爾科技股份有限公司